JP6976301B2 - デジタル・アナログ変換装置と補償回路 - Google Patents

Description

本発明は、デジタル・アナログ変換装置と補償回路に関するものであり、特に、一定の基準電圧値を有するデジタル・アナログ変換装置と、補償回路に関するものである。

図１は従来のＲ２Ｒデジタル・アナログ変換器の概略回路図である。一般的に、既存のＲ２Ｒデジタル・アナログ変換器（Ｒ２ＲＤＡＣ）４１０は、基準電圧ＶｒｅｆとデジタルコードＤｉｎを用いることにより、デジタルコードＤｉｎに対応するアナログ出力信号Ａｏｕｔを生成する。高分解能要件を有するＲ２ＲＤＡＣ４１０において、基準電圧ＶｒｅｆはＲ２ＲＤＡＣ４１０の性能に影響する重要なパラメータである。基準電圧Ｖｒｅｆは、基準電流Ｉｒｅｆ、システム電力ＶＤＤ、配線抵抗Ｒｐにより決定される。ただし、基準電流Ｉｒｅｆは、デジタルコードＤｉｎにより電流値が変動する。この基準電流Ｉｒｅｆの変動は、基準電圧Ｖｒｅｆを不安定にし、そしてＲ２ＲＤＡＣ４１０の分解能、及び信号対雑音歪み比（ＳＩＮＡＤ）やスプリアスフリーダイナミックレンジ（ＳＦＤＲ）といった性能を低下させる。

本発明は、一定の基準電圧値を有するデジタル・アナログ変換装置と、補償回路を提供する。

本発明のデジタル・アナログ変換装置は、Ｒ２Ｒデジタル・アナログ変換器と補償回路とを含む。Ｒ２Ｒデジタル・アナログ変換器は、複数のビットであるデジタルコード、そして基準電圧を受け取り、基準電圧に基づきデジタルコードをアナログ出力信号へと変換するよう構成される。基準電圧は、基準電流に基づき生成される。基準電流は、デジタルコードに対応する電流値変動を有する。補償回路は、Ｒ２Ｒデジタル・アナログ変換器に連接される。補償回路は、デジタルコードを受け取り、複数のビットである補償コードを生成するために電流値変動に基づきデジタルコードをデコードし、補償済み基準電流を生成するために補償コードに基づき基準電流の電流値を補償するよう構成される。補償済み基準電流は、異なるデジタルコードに対応する定電流値を有する。

本発明の補償回路は、Ｒ２Ｒデジタル・アナログ変換器に適用可能である。Ｒ２Ｒデジタル・アナログ変換器は、複数のビットであるデジタルコード、そして基準電圧を受け取り、基準電圧に基づきデジタルコードをアナログ出力信号へと変換するよう構成される。基準電圧は、基準電流に基づき生成される。基準電流は、デジタルコードに対応する電流値変動を有する。補償回路は、デジタルコードを受け取り、複数のビットである補償コードを生成するために電流値変動に基づきデジタルコードをデコードするよう構成される。補償回路は、補償済み基準電流を生成するため、補償コードに基づき基準電流の電流値を補償するよう構成される。補償済み基準電流は、異なるデジタルコードに対応する定電流値を有する。

上記に基づき、本発明のデジタル・アナログ変換装置と補償回路は、補償コードを生成するため、デジタルコードに対応する基準電流の電流値変動に基づきデジタルコードをデコードし、補償済み基準電流を生成するため、補償コードに基づき基準電流の電流値を補償する。基準電流は、異なるデジタルコードに対応する定電流値を有する。これにより、基準電圧は定電圧値を有する。

本発明の上述した利点およびその他の利点を理解できるよう、図を伴う実施形態を以下に詳細に説明する。

図１は、従来のＲ２Ｒデジタル・アナログ変換器の概略回路図である。 図２は、本発明の第１の実施形態によるデジタル・アナログ変換装置の概略回路図である。 図３は、本発明の第２の実施形態によるデジタル・アナログ変換装置の概略回路図である。 図４は、本発明の一実施形態に基づき図示された、デジタルコード値に対応する基準電流、第１の補償電流、補償済み基準電流の電流値の概要図である。 図５は、本発明の第３の実施形態によるデジタル・アナログ変換装置の概略回路図である。 図６は、本発明の一実施形態に基づき図示された、デジタルコード値に対応する基準電流、第１の補償電流、第２の保障電流、補償済み基準電流の電流値の概要図である。

図２は、本発明の第１の実施形態によるデジタル・アナログ変換装置の概略回路図である。本実施形態において、デジタル・アナログ変換装置１００は、Ｒ２Ｒデジタル・アナログ変換器１１０と補償回路１２０とを含む。Ｒ２Ｒデジタル・アナログ変換器１１０は、複数のビットであるデジタルコードＤｉｎ、そして基準電圧Ｖｒｅｆを受け取り、基準電圧Ｖｒｅｆに基づいてデジタルコードＤｉｎをアナログ出力信号Ａｏｕｔへと変換するよう構成される。Ｒ２Ｒデジタル・アナログ変換器１１０は、基準電圧入力端を介し基準電圧Ｖｒｅｆを受け取る。基準電圧Ｖｒｅｆは、基準電流Ｉｒｅｆに基づき生成される。例えば、配線抵抗Ｒｐを通過する基準電流Ｉｒｅｆは、電圧降下を引き起こす。基準電圧Ｖｒｅｆは、システム電力ＶＤＤと上記電圧降下との間の差異である。基準電流Ｉｒｅｆは、デジタルコードＤｉｎに対応する電流値変動を有する。上記電流値変動は、例えば、製造工程またはテスト工程、またはシミュレーションにおいて、Ｒ２Ｒデジタル・アナログ変換器１１０により得られる。補償回路１２０は、Ｒ２Ｒデジタル・アナログ変換器１１０に連接される。補償回路１２０は、デジタルコードＤｉｎを受け取り、複数のビットである補償コードＤｃｍｐを生成するために電流値変動に基づきデジタルコードＤｉｎをデコードし、補償済み基準電流Ｉｒｅｆ＿ｃｍｐを生成するために補償コードＤｃｍｐに基づき基準電流Ｉｒｅｆの電流値を補償するよう構成される。例えば、補償回路１２０は、基準電圧入力端に連接される。補償回路１２０は、補償コードＤｃｍｐに基づき補償電流Ｉｃｍｐを生成する。デジタル・アナログ変換装置１００は、補償済み基準電流Ｉｒｅｆ＿ｃｍｐを生成するため、補償電流Ｉｃｍｐと基準電流Ｉｒｅｆとを加算する。

本実施形態において、補償済み基準電流Ｉｒｅｆ＿ｃｍｐは、異なるデジタルコードＤｉｎに対応する定電流値を有する。即ち、デジタルコードＤｉｎが変化するのに対し、補償済み基準電流Ｉｒｅｆ＿ｃｍｐの電流値は変化しない。

本実施形態において、補償済み基準電流Ｉｒｅｆ＿ｃｍｐの、異なるデジタルコードＤｉｎに対応する電流値は一定であり、配線抵抗Ｒｐを通過する補償済み基準電流Ｉｒｅｆ＿ｃｍｐにより引き起こされる電圧降下も一定である。これにより、Ｒ２Ｒデジタル・アナログ変換器１１０は一定の基準電圧Ｖｒｅｆを受け取る。Ｒ２Ｒデジタル・アナログ変換器は一定の基準電圧Ｖｒｅｆを受け取ることで、Ｒ２Ｒデジタル・アナログ変換器の分解能、及び信号対雑音歪み比（ＳＩＮＡＤ）やスプリアスフリーダイナミックレンジ（ＳＦＤＲ）などの性能を向上させる。

本実施形態において、Ｒ２Ｒデジタル・アナログ変換器１１０と補償回路１２０は、基準接地端に接続され、基準接地端の電位が基準低電圧レベルとして用いられる。いくつかの実施形態において、デジタル・アナログ変換装置１００は配線基準抵抗（図示せず）も含む。配線基準抵抗の第１端は、Ｒ２Ｒデジタル・アナログ変換器１１０と補償回路１２０に連接される。配線基準抵抗の第２端は、基準接地端に連接される。配線基準抵抗は、配線基準抵抗の抵抗値に基づき、配線基準抵抗の第１端で基準低電圧レベルを提供するよう構成される。Ｒ２Ｒデジタル・アナログ変換器１１０と補償回路１２０は、比較的安定した基準低電圧レベルを受け取る。

更に、図３と図４を同時に参照し、図３は本発明の第２の実施形態によるデジタル・アナログ変換装置の概略回路図であり、図４は本発明の一実施形態に基づき図示された、デジタルコード値に対応する基準電流、第１の補償電流、補償済み基準電流の電流値の概要図である。本実施形態において、デジタル・アナログ変換装置２００は、Ｒ２Ｒデジタル・アナログ変換器１１０と補償回路２２０とを含む。補償回路２２０は、第１のデコーダ２２２と第１の補償電流発生器２２４とを含む。第１のデコーダ２２２は、デジタルコードＤｉｎを受け取り、（第１の実施形態における補償コードＤｃｍｐといった）補償コードの第１の補償コードＡｉｎを生成するためにデジタルコードＤｉｎをデコードするよう構成される。第１の補償コードＡｉｎは、複数のビットを有する。第１の補償コードＡｉｎのビット数とデジタルコードＤｉｎのビット数とは、同一であるか、または異なる。本実施形態において、第１のデコーダ２２２の設計において、所望の論理ゲートのゲート段は６段未満である。この結果、デジタル・アナログ変換装置２００は高周波（７．２ＧＨｚ以上）状態で稼働する。第１の補償電流発生器２２４は、第１のデコーダ２２２と基準電圧入力端に連接される。第１の補償電流発生器２２４は、第１の補償コードＡｉｎを受け取り、第１の補償コードＡｉｎに基づきデジタルコードＤｉｎに対応する第１の補償電流Ｉｃｍｐ１を生成するよう構成される。

本実施形態において、基準電流Ｉｒｅｆは、デジタルコードＤｉｎのデジタルコード値のうちの第１のデジタルコード値Ｄ１から第２のデジタルコード値Ｄ２の間のデジタルコード値範囲における電流値変動の１段目の電流値変動を有する。例えば、上記デジタルコード値範囲において、基準電流Ｉｒｅｆの電流値は、デジタルコード値が増加するにつれ、５．５ミリアンペアから７．５ミリアンペアといったように増加する。次いで、デジタルコード値が増加するにつれ、電流値が７．５ミリアンペアから５．５ミリアンペアといったように減少する。上記１段目の電流値変動が得られた後、第１のデコーダ２２２と第１の補償電流発生器２２４は、上記１段目の電流値変動に基づき、図４に示されるように、第１の補償電流Ｉｃｍｐ１の電流値の結果を提供するよう設計される。第１の補償電流Ｉｃｍｐ１は、１段目の電流値変動を取り除くため、基準電流Ｉｒｅｆを補償するために用いられる。異なる設計のＲ２Ｒデジタル・アナログ変換器１１０は、異なる第１の補償コードＡｉｎを有する。第１のデコーダ２２２と第１の補償電流発生器２２４の設計も異なる。

本実施形態において、第１の補償電流Ｉｃｍｐ１の電流値変動は、１段目の電流値変動と負の相関にあるよう設計される。これにより、デジタル・アナログ変換装置２００は、補償済み基準電流Ｉｒｅｆ＿ｃｍｐを生成するため、第１の補償電流Ｉｃｍｐ１と基準電流Ｉｒｅｆを加算する。補償済み基準電流Ｉｒｅｆ＿ｃｍｐは、異なるデジタルコード値で、７．５または８ミリアンペアといった、同一の電流値を有する。

第１の補償電流Ｉｃｍｐ１を生成する方法を詳細に説明する。本実施形態において、第１の補償電流発生器２２４は、ｍ＋１個の第１のスイッチＳＷ１＿０〜ＳＷ１＿ｍと、ｍ＋１個の第１の補償抵抗Ｒ１＿０〜Ｒ１＿ｍとを含む。第１のスイッチＳＷ１＿０〜ＳＷ１＿ｍの第１端は、それぞれ基準電圧入力端に連接される。第１のスイッチＳＷ１＿０〜ＳＷ１＿ｍの制御端は、第１の補償コードＡｉｎの異なるビットコードを受け取るため、それぞれ第１のデコーダ２２２に連接される。例えば、第１のスイッチＳＷ１＿０〜ＳＷ１＿ｍの数は、第１の補償コードＡｉｎのビット数に等しい。第１のスイッチＳＷ１＿０の制御端は、第１の補償コードＡｉｎの０番目のビットコードを受け取るよう構成される。第１のスイッチＳＷ１＿１の制御端は、第１の補償コードＡｉｎの１番目のビットコードを受け取るよう構成される。第１のスイッチＳＷ１＿２の制御端は、第１の補償コードＡｉｎの２番目のビットコードを受け取るよう構成される。第１のスイッチＳＷ１＿ｍの制御端は、第１の補償コードＡｉｎのｍ番目のビットコードを受け取るよう構成される。本発明はこの例に限定されない。

第１の補償抵抗Ｒ１＿０〜Ｒ１＿ｍの第１端は、第１のスイッチＳＷ１＿０〜ＳＷ１＿ｍの第２端に、１対１で連接される。第１の補償抵抗Ｒ１＿０〜Ｒ１＿ｍの第２端は、それぞれ基準接地端に連接される。例えば、第１の補償抵抗Ｒ１＿０の第１端は、第１のスイッチＳＷ１＿０の第２端に連接される。第１の補償抵抗Ｒ１＿１の第１端は、第１のスイッチＳＷ１＿１の第２端に連接される。第１の補償抵抗Ｒ１＿２の第１端は、第１のスイッチＳＷ１＿２の第２端に連接される。第１の補償抵抗Ｒ１＿ｍの第１端は、第１のスイッチＳＷ１＿ｍの第２端に連接される。

本実施形態において、第１のスイッチＳＷ１＿０〜ＳＷ１＿ｍは、少なくとも１つのトランジスタスイッチにより実装される。第１のスイッチＳＷ１＿０〜ＳＷ１＿ｍは、第１の補償コードＡｉｎに基づき、それぞれオン又はオフされる。第１の補償電流発生器２２４は、第１の補償コードＡｉｎに基づき、第１のスイッチＳＷ１＿０〜ＳＷ１＿ｍをオン又はオフし、第１の補償抵抗値を提供するためオンされた第１のスイッチを介し、並列接続された第１の補償抵抗の数を決定する。第１の補償電流発生器２２４は、第１の補償抵抗値に基づき、第１の補償電流Ｉｃｍｐ１を提供する。第１の補償電流Ｉｃｍｐ１は、基準電圧入力端から、第１の補償電流発生器２２４を通り、基準接地端へと流れる。例えば、第１のデジタルコード値Ｄ１から第２のデジタルコード値Ｄ２の間のデジタルコード値範囲において、基準電流Ｉｒｅｆが第３のデジタルコード値に対応する比較的低い電流値を有するとき、第１のデコーダ２２２は、第１の補償電流Ｉｃｍｐ１の電流値を増加させるよう指令するための第１の補償コードＡｉｎを生成するため、第３のデジタルコード値をデコードする。第１の補償電流発生器２２４は、第１の補償コードＡｉｎに基づき、比較的低い第１の補償抵抗値を提供するため、並列接続された第１の補償抵抗の数を増加させることで、第１の補償電流Ｉｃｍｐ１の電流値を増加させる。逆に、基準電流Ｉｒｅｆが第４のデジタルコード値に対応する比較的高い電流値を有するとき、第１のデコーダ２２２は、第１の補償電流Ｉｃｍｐ１の電流値を低下させるよう指令するための第１の補償コードＡｉｎを生成するため、第４のデジタルコード値をデコードする。第１の補償電流発生器２２４は、第１の補償コードＡｉｎに基づき、比較的高い第１の補償抵抗値を提供するため、並列接続された第１の補償抵抗の数を減少させることで、第１の補償電流Ｉｃｍｐ１の電流値を減少させる。

図５と図６を同時に参照し、図５は本発明の第３の実施形態によるデジタル・アナログ変換装置の概略回路図であり、図６は本発明の一実施形態に基づき図示された、デジタルコード値に対応する基準電流、第１の補償電流、第２の補償電流、補償済み基準電流の電流値の概要図である。本実施形態において、デジタル・アナログ変換装置３００は、Ｒ２Ｒデジタル・アナログ変換器１１０と補償回路３２０とを含む。補償回路３２０は、第１のデコーダ３２２と、第１の補償電流発生器３２４と、第２のデコーダ３２６と、第２の補償電流発生器３２８とを含む。第１のデコーダ３２２と第１の補償電流発生器３２４の実装の詳細と、第１の補償電流Ｉｃｍｐ１の生成方法は、第２の実施形態の実装において十分に見られるため、ここではその説明を省略する。本実施形態において、基準電流Ｉｒｅｆの１段目の電流値変動は、複数の２段目の電流値変動のパック（ｐａｃｋ）を含む。複数の２段目の電流値変動のパックの生成は、Ｒ２Ｒデジタル・アナログ変換器１１０の設計が変わったためである。例えば、温度計コード方式回路がＲ２Ｒデジタル・アナログ変換器１１０に加えられる。このため、第２の実施形態と比較し、本実施形態は、２段目の電流値変動のパックを取り除くため、第２のデコーダ３２６と第２の補償電流発生器３２８とを加える。

上記の１段目の電流値変動と２段目の電流値変動のパックは、例えば、製造工程またはテスト工程、またはシミュレーションにおいて、Ｒ２Ｒデジタル・アナログ変換器１１０により得られる。上記の１段目の電流値変動と２段目の電流値変動のパックとが得られた後、第１のデコーダ３２２と、第１の補償電流発生器３２４と、第２のデコーダ３２６と、第２の補償電流発生器３２８は、図６に示されるように、上記の１段目の電流値変動と２段目の電流値変動のパックとに基づき、第１の補償電流Ｉｃｍｐ１の電流値の結果と、第２の補償電流Ｉｃｍｐ２の電流値の結果を提供するよう設計される。

本実施形態において、第２のデコーダ３２６は、デジタルコードＤｉｎを受け取り、（第１の実施形態における補償コードＤｃｍｐといった）補償コードの第２の補償コードＢｉｎを提供するためにデジタルコードＤｉｎをデコードするよう構成される。第２の補償コードＢｉｎは、複数のビットを有する。本実施形態において、第２のデコーダ３２６の設計では、所望の論理ゲートのゲート段は６段未満である。この結果、デジタル・アナログ変換装置３００は、高周波（７．２ＧＨｚ以上）状態で稼働する。第２の補償電流発生器３２８は、第２のデコーダ３２６と基準電圧入力端に連接される。第２の補償電流発生器３２８は、第２の補償コードＢｉｎを受け取り、第２の補償コードＢｉｎに基づき、デジタルコードＤｉｎに対応する第２の補償電流Ｉｃｍｐ２を生成するよう構成される。第２の補償電流Ｉｃｍｐ２は、２段目の電流値変動のパックを取り除くために用いられる。

本実施形態において、第２の補償電流Ｉｃｍｐ２の電流値変動は、２段目の電流値変動のパックと負の相関にあるよう設計される。これにより、デジタル・アナログ変換装置３００は、図６に示されるように、２段目の電流値変動のパックを取り除くため、第２の補償電流Ｉｃｍｐ２と基準電流Ｉｒｅｆを加算する。基準電流Ｉｒｅｆの２段目の電流値変動のパックが取り除かれた後、基準電流Ｉｒｅｆのデジタルコード値に対応する電流値の結果は、図４に示されるような、基準電流Ｉｒｅｆのデジタルコード値に対応する電流値の結果に等しいか類似する。即ち、デジタル・アナログ変換器３００は、補償済み基準電流Ｉｒｅｆ＿ｃｍｐを生成するため、図６に示されるように、第１の補償電流Ｉｃｍｐ１と、第２の補償電流Ｉｃｍｐ２と、基準電流Ｉｒｅｆとを加算する。本実施形態において、異なる設計のＲ２Ｒデジタル・アナログ変換器１１０は、異なる第１の補償コードＡｉｎと、異なる第２の補償コードＢｉｎとを有する。第１のデコーダ３２２、第１の補償電流発生器３２４、第２のデコーダ３２６、第２の補償電流発生器３２８の設計も異なる。

第２の補償電流Ｉｃｍｐ２の生成方法を詳細に説明する。本実施形態において、第２の補償電流発生器３２８は、ｎ＋１個の第２のスイッチＳＷ２＿０〜ＳＷ２＿ｎと、ｎ＋１個の第２の補償抵抗Ｒ２＿０〜Ｒ２＿ｎとを含む。第２のスイッチＳＷ２＿０〜ＳＷ２＿ｎの第１端は、それぞれ基準電圧入力端に連接される。第２のスイッチＳＷ２＿０〜ＳＷ２＿ｎの制御端は、第２の補償コードＢｉｎの異なるビットコードを受け取るため、それぞれ第２のデコーダ３２６に連接される。例えば、第２のスイッチＳＷ２＿０〜ＳＷ２＿ｎの数は、第２の補償コードＢｉｎのビット数に等しい。第２のスイッチＳＷ２＿０の制御端は、第２の補償コードＢｉｎの０番目のビットコードを受け取るよう構成される。第２のスイッチＳＷ２＿１の制御端は、第２の補償コードＢｉｎの１番目のビットコードを受け取るよう構成される。第２のスイッチＳＷ２＿２の制御端は、第２の補償コードＢｉｎの２番目のビットコードを受け取るよう構成される。第２のスイッチＳＷ２＿ｎの制御端は、第２の補償コードＢｉｎのｎ番目のビットコードを受け取るよう構成される。本発明はこの例に限定されない。

第２の補償抵抗Ｒ２＿０〜Ｒ２＿ｎの第１端は、第２のスイッチＳＷ２＿０〜ＳＷ２＿ｎの第２端に、１対１で連接される。第２の補償抵抗Ｒ２＿０〜Ｒ２＿ｎの第２端は、それぞれ基準接地端に連接される。例えば、第２の補償抵抗Ｒ２＿０の第１端は、第２のスイッチＳＷ２＿０の第２端に連接される。第２の補償抵抗Ｒ２＿１の第１端は、第２のスイッチＳＷ２＿１の第２端に連接される。第２の補償抵抗Ｒ２＿ｎの第１端は、第２のスイッチＳＷ２＿ｎの第２端に連接される。

本実施形態において、第２のスイッチＳＷ２＿０〜ＳＷ２＿ｎは、少なくとも１つのトランジスタスイッチにより実装される。第２のスイッチＳＷ２＿０〜ＳＷ２＿ｎは、第２の補償コードＢｉｎに基づき、それぞれオン又はオフされる。第２の補償電流発生器３２８は、第２の補償コードＢｉｎに基づき、第２のスイッチＳＷ２＿０〜ＳＷ２＿ｎをオン又はオフし、第２の補償抵抗値を提供するためオンされた第２のスイッチを介し、並列接続された第２の補償抵抗の数を決定する。第２の補償電流発生器３２８は、第２の補償抵抗値に基づき、第２の補償電流Ｉｃｍｐ２を提供する。第２の補償抵抗値Ｉｃｍｐ２は、基準電圧入力端から、第２の補償電流発生器３２８を通り、基準接地端へと流れる。

いくつかの実施形態において、第１のデコーダ３２２と第２のデコーダ３２６は、１つのデコード回路に統合される。即ち、上記デコード回路は、第１の補償コードＡｉｎと第２の補償コードＢｉｎとを生成するため、デジタルコードＤｉｎをデコードする。

上記に基づき、本発明のデジタル・アナログ変換装置と補償回路は、補償コードを生成するため、基準電流のデジタルコードに対応する電流値変動に基づきデジタルコードをデコードし、補償済み基準電流を生成するため、補償コードに基づき基準電流の電流値を補償する。このため、基準電流は、異なるデジタルコードに対応する定電流値を有する。これにより、Ｒ２Ｒデジタル・アナログ変換器は一定の基準電圧を受け取ることで、Ｒ２Ｒデジタル・アナログ変換器の分解能、及びＳＩＮＡＤやＳＦＤＲなどの性能を向上させる。

本発明は上述した実施形態を開示したが、これら実施形態は本発明を限定することを意図していない。当業者は、本発明の趣旨または範囲から逸脱することなく、改変や改善を行うことができる。このため、本発明の保護範囲は、添付の請求項により定義される。

本発明の補償回路とデジタル・アナログ変換装置は、デジタル・アナログ変換に適用できる。

１００、２００、３００： デジタル・アナログ変換装置
１１０、４１０： Ｒ２Ｒデジタル・アナログ変換器
１２０、２２０、３２０： 補償回路
２２２、３２２： 第１のデコーダ
２２４、３２４： 第１の補償電流発生器
３２６： 第２のデコーダ
３２８： 第２の補償電流発生器
Ａｉｎ： 第１の補償コード
Ａｏｕｔ： アナログ出力信号
Ｂｉｎ： 第２の補償コード
Ｄ１： 第１のデジタルコード値
Ｄ２： 第２のデジタルコード値
Ｄｃｍｐ： 補償コード
Ｄｉｎ： デジタルコード
Ｉｒｅｆ＿ｃｍｐ： 補償済み基準電流
Ｉｃｍｐ： 補償電流
Ｉｃｍｐ１： 第１の補償電流
Ｉｃｍｐ２： 第２の補償電流
Ｉｒｅｆ： 基準電流
Ｒ１＿０〜Ｒ１＿ｍ： 第１の補償抵抗
Ｒ２＿０〜Ｒ２＿ｎ： 第２の補償抵抗
Ｒｐ： 配線抵抗
ＳＷ１＿０〜ＳＷ１＿ｍ： 第１のスイッチ
ＳＷ２＿０〜ＳＷ２＿ｎ： 第２のスイッチ
ＶＤＤ： システム電力
Ｖｒｅｆ： 基準電圧

Claims (16)

1. 複数のビットであるデジタルコード、そして基準電圧を受け取り、前記基準電圧に基づき前記デジタルコードをアナログ出力信号に変換するよう構成され、前記基準電圧が基準電流に基づき生成され、前記基準電流が前記デジタルコードに対応する電流値変動を含む、Ｒ２Ｒデジタル・アナログ変換器と、
   前記Ｒ２Ｒデジタル・アナログ変換器に連接され、前記デジタルコードを受け取り、複数のビットである補償コードを生成するため、前記電流値変動に基づき前記デジタルコードをデコードし、補償済み基準電流を生成するため、前記補償コードに基づき前記基準電流の電流値を補償するよう構成され、前記補償済み基準電流が異なるデジタルコードに対応する定電流値を含む、補償回路と、
   を含み、
   前記基準電流が、前記デジタルコードのデジタルコード値の、第１のデジタルコード値と第２のデジタルコード値との間のデジタルコード値範囲にある電流値変動の１段目の電流値変動を含み、
   前記Ｒ２Ｒデジタル・アナログ変換器が、基準電圧入力端を介し、前記基準電圧を受け取り、
   前記補償回路が、
   前記デジタルコードを受け取り、前記補償コードの第１の補償コードを生成するために前記デジタルコードをデコードするよう構成され、前記第１の補償コードが複数のビットからなる、第１のデコーダと、
   前記第１のデコーダと前記基準電圧入力端とに連接され、前記第１の補償コードを受け取り、前記第１の補償コードに基づき前記デジタルコードに対応する第１の補償電流を生成するよう構成された、第１の補償電流発生器と、
   を含み、
   前記第１の補償電流が、前記１段目の電流値変動を取り除くため、基準電流を補償するために用いられ、
   前記基準電流の前記１段目の電流値変動が、複数の２段目の電流値変動のパックを含み、
   前記補償回路が、
   前記デジタルコードを受け取り、前記補償コードの第２の補償コードを生成するために前記デジタルコードをデコードするよう構成され、前記第２の補償コードが複数のビットからなる、第２のデコーダと、
   前記第２のデコーダと前記基準電圧入力端とに連接され、前記第２の補償コードを受け取り、前記第２の補償コードに基づき前記デジタルコードに対応する第２の補償電流を生成するよう構成された、第２の補償電流発生器と、
   をさらに含み、
   前記第２の補償電流が、前記２段目の電流値変動のパックを取り除くために用いられる、
   デジタル・アナログ変換装置。
2. 前記第１の補償電流発生器が、
   複数の第１のスイッチと、
   複数の第１の補償抵抗と、
   を含み、
   前記複数の第１のスイッチの第１端がそれぞれ前記基準電圧入力端に連接され、前記複数の第１のスイッチの制御端が、前記第１の補償コードの異なるビットコードを受け取るため、それぞれ前記第１のデコーダに連接され、
   前記複数の第１の補償抵抗の第１端が前記複数の第１のスイッチの第２端に１対１で連接され、前記複数の第１の補償抵抗の第２端がそれぞれ基準接地端に連接された、
   請求項１に記載のデジタル・アナログ変換装置。
3. 前記第１の補償電流発生器が、前記第１の補償コードに基づき、前記複数の第１のスイッチをオン又はオフし、第１の補償抵抗値を提供するためオンされた前記複数の第１のスイッチを介し、並列接続された前記複数の第１の補償抵抗の数を決定し、前記第１の補償抵抗値に基づき、前記第１の補償電流を提供する、
   請求項２に記載のデジタル・アナログ変換装置。
4. 前記第１の補償電流の前記電流値変動が、前記１段目の電流値変動と負の相関にあるよう設計された、
   請求項１に記載のデジタル・アナログ変換装置。
5. 前記補償済み基準電流を生成するため、前記第１の補償電流と前記基準電流を加算する、
   請求項１に記載のデジタル・アナログ変換装置。
6. 前記第２の補償電流発生器が、
   複数の第２のスイッチと、
   複数の第２の補償抵抗と、
   を含み、
   前記複数の第２のスイッチの第１端がそれぞれ前記基準電圧入力端に連接され、前記複数の第２のスイッチの制御端がそれぞれ前記第２のデコーダに連接され、
   前記複数の第２の補償抵抗の第１端が前記複数の第２のスイッチの第２端に１対１で連接され、前記複数の第２の補償抵抗の第２端がそれぞれ基準接地端に連接された、
   請求項１に記載のデジタル・アナログ変換装置。
7. 前記第２の補償電流発生器が、前記第２の補償コードに基づき、前記複数の第２のスイッチをオン又はオフし、第２の補償抵抗値を提供するためオンされた前記複数の第２のスイッチを介し、並列接続された第２の補償抵抗の数を決定し、前記第２の補償抵抗値に基づき前記第２の補償電流を提供する、
   請求項６に記載のデジタル・アナログ変換装置。
8. 前記補償済み基準電流を生成するため、前記第１の補償電流と、前記第２の補償電流と、前記基準電流とを加算する、
   請求項１に記載のデジタル・アナログ変換装置。
9. 配線基準抵抗を更に含み、
   前記配線基準抵抗の第１端が前記Ｒ２Ｒデジタル・アナログ変換器と前記補償回路とに連接され、前記配線基準抵抗の第２端が基準接地端に連接され、前記配線基準抵抗の抵抗値に基づき、前記配線基準抵抗の第１端において基準低電圧レベルを提供するよう構成される、
   請求項１に記載のデジタル・アナログ変換装置。
10. Ｒ２Ｒデジタル・アナログ変換器に適用可能な補償回路であって、
    前記Ｒ２Ｒデジタル・アナログ変換器が、複数のビットであるデジタルコード、そして基準電圧を受け取り、前記基準電圧に基づき前記デジタルコードをアナログ出力信号に変換するよう構成され、前記基準電圧が基準電流に基づき生成され、前記基準電流が前記デジタルコードに対応する電流値変動を含み、
    補償回路は、
    前記デジタルコードを受け取り、複数のビットである補償コードを生成するために前記電流値変動に基づき前記デジタルコードをデコードし、
    補償済み基準電流を生成するため、前記補償コードに基づき前記基準電流の電流値を補償する
    よう構成され、
    前記補償済み基準電流が、異なるデジタルコードに対応する定電流値を含み、
    前記基準電流が、前記デジタルコードのデジタルコード値の、第１のデジタルコード値と第２のデジタルコード値との間のデジタルコード値範囲における前記電流値変動の１段目の電流値変動を含み、前記Ｒ２Ｒデジタル・アナログ変換器が、基準電圧入力端を介し前記基準電圧を受け取り、
    補償回路が、
    前記デジタルコードを受け取り、前記補償コードの第１の補償コードを生成するために前記デジタルコードをデコードするよう構成され、前記第１の補償コードが複数のビットからなる、第１のデコーダと、
    前記第１のデコーダと前記基準電圧入力端とに連接され、前記第１の補償コードを受け取り、前記第１の補償コードに基づき前記デジタルコードに対応する第１の補償電流を生成するよう構成された、第１の補償電流発生器と、
    を含み、
    前記第１の補償電流が、前記１段目の電流値変動を取り除くため、前記基準電流の補償に用いられ、
    前記基準電流の前記１段目の電流値変動が、複数の２段目の電流値変動のパックを含み、
    前記補償回路が、
    前記デジタルコードを受け取り、前記補償コードの第２の補償コードを生成するために前記デジタルコードをデコードし、前記第２の補償コードが複数のビットからなる、第２のデコーダと、
    前記第２のデコーダと前記基準電圧入力端とに連接され、前記第２の補償コードを受け取り、前記第２の補償コードに基づき前記デジタルコードに対応する第２の補償電流を生成するよう構成された、第２の補償電流発生器と、
    をさらに含み、
    前記第２の補償電流が、前記２段目の電流値変動のパックを取り除くために用いられる、
    補償回路。
11. 前記第１の補償電流発生器が、
    複数の第１のスイッチと、
    複数の第１の補償抵抗と、
    を含み、
    前記複数の第１のスイッチの第１端がそれぞれ前記基準電圧入力端に連接され、前記複数の第１のスイッチの制御端が、前記第１の補償コードの異なるビットコードを受け取るため、それぞれ前記第１のデコーダに連接され、
    前記複数の第１の補償抵抗の第１端が前記複数の第１のスイッチの第２端に１対１で連接され、前記複数の第１の補償抵抗の第２端がそれぞれ基準接地端に連接された、
    請求項１０に記載の補償回路。
12. 前記第１の補償電流発生器が、前記第１の補償コードに基づき、前記複数の第１のスイッチをオン又はオフし、第１の補償抵抗値を提供するためオンされた前記複数の第１のスイッチを介し、並列接続された前記複数の第１の補償抵抗の数を決定し、前記第１の補償抵抗値に基づき、前記第１の補償電流を提供する、
    請求項１１に記載の補償回路。
13. 前記第１の補償電流の前記電流値変動が、前記１段目の電流値変動と負の相関にあるよう設計された、
    請求項１０に記載の補償回路。
14. 前記第２の補償電流発生器が、
    複数の第２のスイッチと、
    複数の第２の補償抵抗と、
    を含み、
    前記複数の第２のスイッチの第１端がそれぞれ基準電圧入力端に連接され、前記複数の第２のスイッチの制御端がそれぞれ前記第２のデコーダに連接され、
    前記複数の第２の補償抵抗の第１端が前記複数の第２のスイッチの第２端に１対１で連接され、前記複数の第２の補償抵抗の第２端がそれぞれ基準接地端に連接される、
    請求項１０に記載の補償回路。
15. 前記第２の補償電流発生器が、前記第２の補償コードに基づき、前記複数の第２のスイッチをオン又はオフし、第２の補償抵抗値を提供するためオンされた前記複数の第２のスイッチを介し、並列接続された第２の補償抵抗の数を決定し、前記第２の補償抵抗値に基づき前記第２の補償電流を提供する、
    請求項１４に記載の補償回路。
16. 配線基準抵抗を更に含み、
    前記配線基準抵抗の第１端が前記Ｒ２Ｒデジタル・アナログ変換器と前記補償回路とに連接され、前記配線基準抵抗の第２端が基準接地端に連接され、前記配線基準抵抗の抵抗値に基づき、前記配線基準抵抗の第１端において基準低電圧レベルを提供するよう前記配線基準抵抗が構成される、
    請求項１０に記載の補償回路。

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