JP6168064B2 - Ａｄ変換器、イメージセンサ、およびデジタルカメラ - Google Patents

Ａｄ変換器、イメージセンサ、およびデジタルカメラ Download PDF

Info

Publication number
JP6168064B2
JP6168064B2 JP2014550890A JP2014550890A JP6168064B2 JP 6168064 B2 JP6168064 B2 JP 6168064B2 JP 2014550890 A JP2014550890 A JP 2014550890A JP 2014550890 A JP2014550890 A JP 2014550890A JP 6168064 B2 JP6168064 B2 JP 6168064B2
Authority
JP
Japan
Prior art keywords
current
converter
signal
clock signal
input voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2014550890A
Other languages
English (en)
Other versions
JPWO2014087561A1 (ja
Inventor
徳永　祐介
祐介 徳永
康弘 立脇
康弘 立脇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Intellectual Property Management Co Ltd
Original Assignee
Panasonic Intellectual Property Management Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Intellectual Property Management Co Ltd filed Critical Panasonic Intellectual Property Management Co Ltd
Publication of JPWO2014087561A1 publication Critical patent/JPWO2014087561A1/ja
Application granted granted Critical
Publication of JP6168064B2 publication Critical patent/JP6168064B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/772—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising A/D, V/T, V/F, I/T or I/F converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/322—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M3/324—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement
    • H03M3/35—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement using redundancy
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/322—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M3/368—Continuously compensating for, or preventing, undesired influence of physical parameters of noise other than the quantisation noise already being shaped inherently by delta-sigma modulators
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/458—Analogue/digital converters using delta-sigma modulation as an intermediate step
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/62—Detection or reduction of noise due to excess charges produced by the exposure, e.g. smear, blooming, ghost image, crosstalk or leakage between pixels
    • H04N25/625—Detection or reduction of noise due to excess charges produced by the exposure, e.g. smear, blooming, ghost image, crosstalk or leakage between pixels for the control of smear
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/62—Detection or reduction of noise due to excess charges produced by the exposure, e.g. smear, blooming, ghost image, crosstalk or leakage between pixels
    • H04N25/627—Detection or reduction of inverted contrast or eclipsing effects
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/709—Circuitry for control of the power supply
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
    • H03M3/436—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type
    • H03M3/438—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type the modulator having a higher order loop filter in the feedforward path
    • H03M3/452—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type the modulator having a higher order loop filter in the feedforward path with weighted feedforward summation, i.e. with feedforward paths from more than one filter stage to the quantiser input
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors

Description

本発明は、ＡＤ変換器に関し、特にイメージセンサに搭載されるＡＤ変換器に関する。
近年、イメージセンサの分野において、様々な回路形式のアナログ−デジタル変換回路（以下、ＡＤ変換器またはＡＤＣと記載する）が提案されている。特に、非特許文献１には、ΔΣＡＤ変換器をイメージセンサに用いることで、高精度かつ低消費電力なイメージセンサが実現できることが開示されている。
ところで、イメージセンサの性能に依存して、イメージセンサを用いて撮影した画像にストリーキングと呼ばれる現象が生じることがある。ストリーキングは、例えば、暗闇の中で明るい点光源等を撮影した場合、撮影した画像上において点光源の左右に白い直線が浮き上がる現象である。また、ストリーキングは、例えば、日中、太陽等の強力な光源を撮影した場合、撮影した画像上において、太陽の左右に帯状の色味が変わった領域が生じたり、太陽の左右の領域が黒く沈み込むような現象である。
Ｙ． Ｃｈａｅ， ｅｔ ａｌ．， "Ａ ２．１Ｍ Ｐｉｘｅｌｓ， １２０Ｆｒａｍｅｓ／ｓ ＣＭＯＳ Ｉｍａｇｅ Ｓｅｎｓｏｒ Ｗｉｔｈ Ｃｏｌｕｍｎ−Ｐａｒａｌｌｅｌ ΔΣＡＤＣ Ａｒｃｈｉｔｅｃｔｕｒｅ，" ＩＥＥＥ Ｊ． Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ， ｖｏｌ．４６， ｎｏ．１， ｐｐ．２３６−２４７， Ｊａｎ． ２０１１． Ｊ． Ｍａｒｋｕｓ， ｅｔ ａｌ．， "Ｔｈｅｏｒｙ ａｎｄ Ａｐｐｌｉｃａｔｉｏｎｓ ｏｆ Ｉｎｃｒｅｍｅｎｔａｌ ΔΣ Ｃｏｎｖｅｒｔｏｒｓ，" ＩＥＥＥ ＴＣＡＳ−Ｉ， ｖｏｌ．５１， ｎｏ．４， ｐｐ．６７８−６９０， Ａｐｒ． ２００４．
そこで、本発明は、上記のようなストリーキングの発生を抑制することが可能なＡＤ変換器を提供することを目的とする。
本発明の一態様に係るＡＤ変換器は、入力電圧に対する依存性をもつ消費電流である第１電流を生じるＡＤ変換回路と、前記入力電圧に応じて前記ＡＤ変換回路から出力される出力デジタル値によって制御され、前記第１電流の前記入力電圧に対する依存性を低減する消費電流である第２電流を生成する打ち消し電流生成回路とを備える。
本発明のＡＤ変換器によれば、ストリーキングの発生を抑制することが可能である。
図１は、イメージセンサの外観の一例を示す模式図である。 図２は、図１のイメージセンサの機能構成を表すブロック図である。 図３は、画素部とＡＤＣとの基準電圧を示す模式図である。 図４は、ＡＤＣにおける消費電流の入力電圧依存性を説明するための模式図である。 図５は、カラムＡＤＣの構成を示す模式図である。 図６は、ストリーキングが発生した画像を示す模式図である。 図７は、スイッチトキャパシタ型積分器の回路図である。 図８は、本実施の形態に係るＡＤ変換器の基本構成を示すブロック図である。 図９は、実施の形態１に係るＡＤ変換器の回路図である。 図１０は、実施の形態１に係るＡＤ変換器の回路構成を示すブロック図である。 図１１は、実施の形態１に係るＡＤ変換回路における消費電流を説明するための図である。 図１２は、図１１に示される各ブロックにおける入力電圧と消費電流との関係を示す図である。 図１３は、入力電圧と出力デジタル値の波形との関係を示す図である。 図１４は、出力デジタル値がハイレベルのときの１ｂｉｔＤＡ変換器による消費電流を説明するための図である。 図１５は、出力デジタル値がローレベルのときの１ｂｉｔＤＡ変換器による消費電流を説明するための図である。 図１６は、入力電圧と出力デジタル値がハイレベルである確率との関係を示す図である。 図１７は、入力電圧と１ｂｉｔＤＡ変換器による消費電流との関係を示す図である。 図１８は、打ち消し電流生成回路の打ち消し電流を説明するための図である。 図１９は、入力電圧と、出力デジタル値がローレベルである確率との関係を示す図である。 図２０は、入力電圧と、打ち消し電流との関係を示す図である。 図２１は、実施の形態１に係るＡＤ変換器の消費電流の入力電圧依存性のシミュレーション結果を示す図である。 図２２は、実施の形態２に係るＡＤ変換器の回路図である。 図２３は、実施の形態２に係るＡＤ変換器の回路構成を示すブロック図である。 図２４は、実施の形態２に係るＡＤ変換回路における消費電流を説明するための図である。 図２５は、実施の形態２に係るＡＤ変換器の消費電流の入力電圧依存性のシミュレーション結果を示す図である。 図２６は、実施の形態３に係るＡＤ変換器の回路図である。 図２７は、ＡＤ変換回路における消費電流を説明するための図である。 図２８は、実施の形態３に係るＡＤ変換回路における１ｂｉｔＤＡ変換器による消費電流を説明するための図である。 図２９は、入力電圧と、出力デジタル値がローレベルである確率との関係を示す図である。 図３０は、ΔＱｃ’とΔＱｄ’とを説明するための図である。 図３１は、実施の形態３に係る打ち消し電流生成回路の打ち消し電流を説明するための図である。 図３２は、補正コード生成回路が出力する補正コードを説明するための図である。 図３３は、補正コード生成回路の回路図の一例である。 図３４は、補正コード生成回路の各構成要素の出力波形を示す図である。 図３５は、実施の形態３に係るＡＤ変換器の消費電流の入力電圧依存性のシミュレーション結果を示す図である。 図３６は、実施の形態１および２に係る打ち消し電流生成回路の別の例を示す図である。 図３７は、実施の形態３に係る打ち消し電流生成回路の別の例を示す図である。 図３８は、デジタルカメラの外観図である。 図３９は、携帯情報端末の外観図である。
（本発明の基礎となった知見）
上述のように、イメージセンサを用いて撮影した画像にストリーキングと呼ばれる現象が生じることがある。
まず、イメージセンサの構成と動作について具体例をあげて説明する。
図１は、イメージセンサの外観の一例を示す模式図である。
図２は、図１のイメージセンサの機能構成を表すブロック図である。
図１および図２に示されるイメージセンサ１０１は、画素部１０２と、行セレクタ１０３と、カラムＡＤＣ１０４と、パラレル・シリアル変換部１０５とを備える。なお、図１では、周辺回路１０６内にパラレル・シリアル変換部１０５があるものとする。
以下、図１および図２に示されるイメージセンサの動作を簡略化して説明する。
まず、光が画素部１０２の光電変換素子（例えばフォトダイオード）に入力され、対応する電圧が行セレクタ１０３に出力される。
次に、行セレクタ１０３から、画素部１０２の画素１行分に相当する出力電圧がカラムＡＤＣ１０４に出力される。カラムＡＤＣ１０４は、複数のＡＤＣから構成され、上記出力電圧をアナログ−デジタル変換し、デジタルデータを出力する。出力されたデジタルデータは、パラレル・シリアル変換部１０５によって変換され、イメージセンサ１０１の外部に出力される。
図３は、画素部１０２とＡＤＣ１０７との基準電圧を示す模式図である。なお、図３では、行セレクタ１０３は、省略されている。
図３に示されるように、画素部１０２およびＡＤＣ１０７は、各々独立したインピーダンスＲ１およびＲ２を共通ＧＮＤまでの経路に有する。つまり、画素部１０２は、ＧＮＤ１を基準とした電圧を出力し、ＡＤＣ１０７は、ＧＮＤ２を基準とした電圧（入力電圧Ｖｉｎ）を受け取る。したがって、ＡＤＣ１０７の消費電流（図３のＲ２に流れる電流）に、入力電圧Ｖｉｎに対する依存性がある場合、入力電圧Ｖｉｎに応じてＡＤＣの出力に誤差が生じる。なお、本明細書中において、消費電流の入力電圧Ｖｉｎへの依存性とは、入力電圧の大きさと、消費電流の大きさとの間に何らかの相関関係があることを意味する。
図４は、ＡＤＣにおける消費電流の入力電圧依存性を説明するための模式図である。
図４の（ａ）は、共通ＧＮＤへ流れ込む消費電流の入力電圧Ｖｉｎに対する依存性を示している。このとき、インピーダンスＲ２によって、ＧＮＤ２の電位は、図４の（ｂ）に示されるような特性をもつ。つまり、図４の（ｃ）に示されるように、Ｖｉｎ（実際の特性）は、共通ＧＮＤを基準とした理想的なＶｉｎ（理想特性）よりも低下する。
ここで、一般的に、光電変換素子から出力される電圧は、当該光電変換素子に入力される光の明度と反比例の関係をもつ。このため、画素部１０２に入力される光と、ＡＤＣ１０７から出力されるデジタル値とは、図４の（ｃ）に示されるような特性となる。すなわち、画素部１０２に入力される光の明度が低い（暗い）ほど、実際の特性と理想特性との差は大きくなる。
次に、ストリーキングについて説明する。
図５は、カラムＡＤＣの構成を示す模式図である。
図６は、ストリーキングが発生した画像を示す模式図である。
図５に示されるように、カラムＡＤＣ１０４は、多数のＡＤＣ１０７が並列に接続された構成であり、カラムＡＤＣ１０４を構成する複数のＡＤＣ１０７は、共通のインピーダンスＲ２を共通ＧＮＤまでの経路に有する。
イメージセンサ１０１を用いて、全体的に明度が均一だが特定の領域だけが黒い対象物を撮影した場合、上記特定の領域に対応する画素のＡＤＣ１０７からＲ２に流れ込む消費電流は増える。このため、ＧＮＤ２の電位が上がる。その結果、並列に接続された他のＡＤＣ１０７の入力電圧Ｖｉｎは、ＧＮＤ２の電位が上がった分だけ減少し、これらの他のＡＤＣ１０７からは、実際よりも明るい方向にオフセットしたデジタル値が出力される。すなわち、一部の低輝度画素のために、同一行の他の画素のデジタル値が変化してしまう。
よって、図６の（ａ）に示されるような、白い帯状のストリーキングが発生した画像１１０が得られる。
あるいは、イメージセンサ１０１を用いて、全体的に明度が均一だが特定の領域だけが白い対象物を撮影した場合、上記特定の領域に対する画素のＡＤＣ１０７からＲ２に流れ込む消費電流は減少する。このため、ＧＮＤ２の電位が下がる。その結果、並列に接続された他のＡＤＣ１０７の入力電圧Ｖｉｎは、ＧＮＤ２の電位が上がった分だけ増加し、これらの他のＡＤＣ１０７からは、実際よりも暗い方向にオフセットしたデジタル値が出力される。すなわち、一部の高輝度画素のために、同一行の他の画素のデジタル値が変化してしまう。
よって、図６の（ｂ）に示されるような、黒い帯状のストリーキングが発生した画像１１１が得られる。
これらのようなストリーキングを低減するためには、ＡＤＣ１０７の消費電流の入力電圧Ｖｉｎへの依存性をいかに低減するか（または平準化するか）が課題となる。
ＡＤＣ１０７における消費電流の入力電圧Ｖｉｎへの依存性は、ＡＤＣ１０７において一般的に用いられるスイッチトキャパシタ技術に起因するものである。
ＡＤＣには、サイクリック型ＡＤＣ、ＳＡＲ型ＡＤＣ、ΔΣ変調型ＡＤＣなどの様々な種類があるが、その基本要素回路はスイッチトキャパシタ回路である。
図７は、スイッチトキャパシタ型回路の一例である、スイッチトキャパシタ型積分器の回路図である。
以下、図７に示される回路において、サンプリング容量１２１において充放電を行う場合について説明する。
サンプリング容量１２１は、一方の端子が演算増幅器１２３によって仮想接地されている。このため、サンプリング容量１２１における充放電量は、当該サンプリング容量１２１の他方の端子の電位、すなわち入力端子１２９に入力される電圧で決まる。
いま、サンプリング容量１２１の静電容量をＣｓ［Ｆ］とし、入力端子１２９にＶｉｎ［Ｖ］の電圧が印加されているとする。ここで、スイッチ１２４が短絡され、スイッチ１２５が開放されているとすると、サンプリング容量１２１の他方の端子は、Ｖｉｎ［Ｖ］の電圧にセットされる。このため、サンプリング容量１２１には、ＣｓＶｉｎ［Ｃ］の電荷が充電される。
次に、スイッチ１２４が開放されるとともにスイッチ１２５が短絡されると、サンプリング容量１２１の他方の端子は、ＧＮＤにセットされる。このため、サンプリング容量１２１に充電されたＣｓ・Ｖｉｎ［Ｃ］の電荷がＧＮＤ経由で放電される。
以上のように、スイッチトキャパシタ回路を基本要素回路としているＡＤ変換器において、その消費電流が入力依存性をもつことは本質的な課題である。
このような課題を解決するために、本発明の一態様に係るＡＤ変換器は、入力電圧に対する依存性をもつ消費電流である第１電流を生じるＡＤ変換回路と、前記入力電圧に応じて前記ＡＤ変換回路から出力される出力デジタル値によって制御され、前記第１電流の前記入力電圧に対する依存性を低減する消費電流である第２電流を生成する打ち消し電流生成回路とを備える。
このように、打ち消し電流生成回路が第２電流を生成することによって、ＡＤ変換回路の消費電流の入力電圧への依存性を低減することができる。よって、このようなＡＤ変換器をイメージセンサに用いることで、ストリーキングの発生を抑制することができる。
また、例えば、前記打ち消し電流生成回路は、前記第１電流と前記第２電流とを加算した電流が前記入力電圧の大きさの変化に対して略一定となるような前記第２電流を生成してもよい。
また、例えば、前記第１電流が、前記入力電圧が大きいほど大きくなる場合、前記打ち消し電流生成回路は、前記入力電圧が大きいほど小さくなる前記第２電流を生成してもよい。
また、例えば、前記ＡＤ変換回路は、ΔΣＡＤ変換回路であってもよい。
また、例えば、前記ＡＤ変換回路は、前記入力電圧から基準電圧を減算し、第１信号を出力する減算器と、前記第１信号を積分し、第２信号を出力する第１の積分器と、前記第２信号を積分し、第３信号を出力する第２の積分器と、前記入力電圧と、前記第２信号と、前記第３信号とを加算し、第４信号を出力する加算器と、前記第４信号と、所定の閾値とを比較して前記出力デジタル値を出力する比較器と、前記出力デジタル値に応じて前記基準電圧を出力する１ｂｉｔＤＡ変換器とを備えてもよい。
すなわち、打ち消し電流生成回路は、図１０に示されるような構成のＡＤ変換回路に適用可能である。
また、例えば、前記ＡＤ変換回路は、前記入力電圧から第１の基準電圧を減算し、第１信号を出力する第１の減算器と、前記第１信号を積分し、第２信号を出力する第１の積分器と、前記第２信号から第２の基準電圧を減算し、第３信号を出力する第２の減算器と、前記第３信号を積分し、第４信号を出力する第２の積分器と、前記第４信号と、所定の閾値とを比較して前記出力デジタル値を出力する比較器と、前記出力デジタル値に応じて前記第１の基準電圧を出力する第１の１ｂｉｔＤＡ変換器と、前記出力デジタル値に応じて前記第２の基準電圧を出力する第２の１ｂｉｔＤＡ変換器とを備えてもよい。
すなわち、打ち消し電流生成回路は、図２３に示されるような構成のＡＤ変換回路に適用可能である。
また、例えば、前記第１電流は、第１の電源に流れ込む消費電流であり、前記打ち消し電流生成回路は、前記出力デジタル値を入力として当該出力デジタル値を反転させて出力する反転回路と、一端が第２の電源に接続された容量素子と、前記反転回路の出力と前記容量素子の他端との電気的接続を第１のクロック信号に応じて制御する第１のスイッチと、前記容量素子の前記他端と前記第１の電源との電気的接続を第２のクロック信号に応じて制御する第２のスイッチとを備え、前記第１のクロック信号がハイレベルのとき、前記第２のクロック信号は、ローレベルであり、前記第１のクロック信号がローレベルのとき、前記第２のクロック信号は、ハイレベルであり、前記第１のクロック信号がハイレベルのときに前記第１のスイッチが前記反転回路の出力と前記容量素子の前記他端とを電気的に接続する場合、前記第２のスイッチは、前記第２のクロック信号がハイレベルのときに、前記容量素子の前記他端と前記第１の電源とを電気的に接続してもよい。
すなわち、打ち消し電流生成回路は、例えば、図３６に示されるような構成であってもよい。
また、例えば、前記第１電流は、第１の電源に流れ込む消費電流であり、前記打ち消し電流生成回路は、前記出力デジタル値を入力として補正コードを出力する補正コード生成回路と、一端が第２の電源に接続された容量素子と、前記補正コード生成回路の出力と前記容量素子の他端との電気的接続を第１のクロック信号に応じて制御する第１のスイッチと、前記容量素子の前記他端と前記第１の電源との電気的接続を第２のクロック信号に応じて制御する第２のスイッチとを備え、前記第１のクロック信号がハイレベルのとき、前記第２のクロック信号は、ローレベルであり、前記第１のクロック信号がローレベルのとき、前記第２のクロック信号は、ハイレベルであり、前記第１のクロック信号がハイレベルのときに前記第１のスイッチが前記補正コード生成回路の出力と前記容量素子の前記他端とを電気的に接続する場合、前記第２のスイッチは、前記第２のクロック信号がハイレベルのときに、前記容量素子の前記他端と前記第１の電源とを電気的に接続し、前記出力デジタル値が、前記第１のクロック信号または前記第２のクロック信号のクロック周期に応じて変化しない期間において、前記補正コードは、前記クロック周期に応じて変化してもよい。
すなわち、打ち消し電流生成回路は、例えば、図３７に示されるような構成であってもよい。
また、本発明の一態様に係るイメージセンサは、上記いずれかの態様のＡＤ変換器を備えることを特徴とする。
このようなイメージセンサでは、ストリーキングの発生が抑制される。
また、本発明の一態様に係るデジタルカメラは、上記イメージセンサを備えることを特徴とする。
このようなデジタルカメラでは、ストリーキングの発生が抑制される。
以下、本発明の実施の形態について、図面を参照しながら説明する。なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置および接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
（実施の形態１）
図８は、本実施の形態に係るＡＤ変換器の基本構成を示すブロック図である。
図８において、ＡＤ変換器２００は、ＡＤ変換回路２０１と、打ち消し電流生成回路２０２とを備える。
ＡＤ変換回路２０１は、第１の電源２０５と、第３の電源２０３とに接続され、入力電圧Ｖｉｎをデジタル値に変換して出力する。ＡＤ変換回路２０１は、入力電圧に対する依存性をもち第１の電源２０５に流れ込む消費電流Ｉｄｉｓ（第１電流）を生じる。
打ち消し電流生成回路（補正電流生成回路）２０２は、第１の電源２０５と、第４の電源２０４とに接続される。打ち消し電流生成回路２０２は、ＡＤ変換回路２０１の出力デジタル値によって制御され、第１の電源２０５に流れ込む消費電流（補正信号）Ｉｃｎｔ（第２電流）を生成する。
消費電流Ｉｄｉｓと消費電流Ｉｃｎｔとは、入力電圧Ｖｉｎに対して互いに逆の依存性をもつ。具体的には、消費電流Ｉｄｉｓが、入力電圧Ｖｉｎが大きいほど大きくなるのに対し、消費電流Ｉｃｎｔは、入力電圧Ｖｉｎが大きいほど小さくなる。
ＡＤ変換器２００において、消費電流Ｉｄｉｓと消費電流Ｉｃｎｔとを足し合わせた消費電流は、入力電圧Ｖｉｎに対して非依存（略一定）となる特徴をもつ。
実施の形態１では、ＡＤ変換回路として、フィーフォフォワード（ＦＦ）型２次ΔΣＡＤ変換回路を用いたＡＤ変換器３００について説明する。
図９は、ＡＤ変換器３００の回路図である。
図１０は、ＡＤ変換器３００の回路構成を示すブロック図である。
ＡＤ変換器３００は、ＡＤ変換回路３０１と、打ち消し電流生成回路３０２とを備える。ＡＤ変換回路３０１は、クロック信号φ１およびクロック信号φ２に同期して動作する、ＦＦ型２次ΔΣＡＤ変換回路である。
なお、クロック信号φ１と、クロック信号φ２とは、相補的な関係にある。具体的には、クロック信号φ１がハイレベルである期間において、クロック信号φ２は、ローレベルとなる。クロック信号φ１がローレベルである期間において、クロック信号φ２は、ハイレベルとなる。
ここで、まず、ＡＤ変換回路３０１と、当該回路において生じる消費電流について説明する。
図９および図１０に示されるように、ＡＤ変換回路３０１は、第１の積分器３０６と、第２の積分器３０７と、比較器３０８と、１ｂｉｔＤＡ変換器３０９と、減算器３１０と、加算器３１１と、第１の電源３０５と、入力端子３０３と、出力端子３０４とで構成される。言い換えれば、ＡＤ変換回路３０１は、反転アンプＮ１〜Ｎ３と、スイッチＳ１１〜Ｓ１７と、スイッチＳ２１〜Ｓ２７と、容量Ｃ１〜Ｃ９とを備える。
減算器３１０は、入力電圧Ｖｉｎから基準電圧を減算した信号を出力する。
第１の積分器３０６は、減算器３１０が出力した信号を積分する。
第２の積分器３０７は、第１の積分器３０６が出力する信号を積分する。
加算器３１１は、入力電圧Ｖｉｎと、第１の積分器３０６が出力する信号と、第２の積分器３０７が出力する信号とを加算する。
比較器３０８は、加算器３１１が加算した信号と、所定の閾値電圧とを比較して、出力デジタル値Ｄｏｕｔを出力する。比較器３０８は、例えば、加算器３１１が加算した信号が、所定の閾値電圧以上である場合にハイレベルの出力デジタル値Ｄｏｕｔを出力し、加算器３１１が加算した信号が、所定の閾値電圧未満である場合にローレベルの出力デジタル値Ｄｏｕｔを出力する。
１ｂｉｔＤＡ変換器３０９は、出力デジタル値Ｄｏｕｔに応じて基準電圧を出力する。具体的には、１ｂｉｔＤＡ変換器３０９は、出力デジタル値Ｄｏｕｔがハイレベルのとき、電源電圧Ｖｄｄを出力し、出力デジタル値Ｄｏｕｔがローレベルのとき、第１の電源３０５の電圧を出力する。
スイッチＳ１１〜Ｓ１７は、クロック信号φ１に応じてオンとオフとが切り替えられる。スイッチＳ２１〜Ｓ２７は、クロック信号φ２に応じてオンとオフとが切り替えられる。例えば、これらのスイッチは、供給されるクロック信号がハイレベルの場合にオンし、ローレベルの場合にオフする。
なお、これらのスイッチは、供給されるクロック信号がローレベルの場合にオンしてもよい。この場合、クロック信号φ１とφ２との論理を反転させればよい。
なお、図１０では、第２の電源３１３が合わせて図示されているが、第２の電源３１３と、第１の電源３０５とが等価である場合、第２の電源３１３は、省略可能である。すなわち、減算器３１０は、入力電圧Ｖｉｎと１ｂｉｔＤＡ変換器３０９の出力デジタル値とを減算してもよい。
なお、ＡＤ変換回路３０１の詳細な回路動作については、非特許文献２において開示されているため、ここでは説明を省略する。
図１１は、ＡＤ変換回路３０１における消費電流を説明するための図である。
以下、ＡＤ変換回路３０１における消費電流が第１の電源３０５（ＧＮＤ）へ流れる経路について、図１１に示される５つのブロックごとに説明する。５つのブロックは、具体的には、図１１に示されるブロック３５１、ブロック３５２、ブロック３５３、ブロック３５４、およびブロック３５５である。
図１２は、図１１に示される各ブロックにおける入力電圧Ｖｉｎと、消費電流との関係を示す図である。
ブロック３５１においては、容量Ｃ２の一端は、スイッチＳ２２を介して第１の電源３０５に接続され、容量Ｃ２の他端は、スイッチＳ２５を介して第１の電源３０５に接続される。このため、クロック信号φ２がハイレベルになるごとに容量Ｃ２の一端および他端は、第１の電源３０５に接続される。
また、容量Ｃ２の一端は、スイッチＳ１２を介して入力端子３０３に接続されていることから、クロック信号φ１がハイレベルになるごとに入力電圧Ｖｉｎに比例する電荷が充電される。
ここで、上述のようにクロック信号φ１およびφ２は、相補的な関係にあることから、容量Ｃ２の他端は、周期的に第１の電源３０５に接続されるため、仮想接地されていることと同等である。言い換えれば、容量Ｃ２の他端は、平均的に見た場合、ＤＣバイアス点とみなすことができる。
すなわち、容量Ｃ２から第１の電源３０５に流れ込む消費電流は、図１２の（ａ）に示されるように入力電圧Ｖｉｎに正比例する。
ブロック３５２においては、消費電流は、反転アンプＮ１およびＮ２を介して第１の電源３０５に流れ込む。ここで、ブロック３５２における２つの積分器に用いられる容量は、周期的に充放電を繰り返すが、このときの充電量と放電量とは、釣り合っている。このため、ブロック３５２における消費電流は、図１２の（ｂ）に示されるように入力電圧Ｖｉｎに非依存となる。ゆえに、ブロック３５２における消費電流は、打ち消し電流生成回路３０２において考慮しなくてよい。
ブロック３５３における回路は、クロック同期型の比較器３０８と、これに付随するデジタル素子とで構成される。これらの回路は、Ｃ級動作を行うため、出力デジタル値Ｄｏｕｔがハイレベルからローレベル、またはローレベルからハイレベルに遷移する時のみ電流を消費する。
図１３は、入力電圧Ｖｉｎと出力デジタル値Ｄｏｕｔの波形との関係を示す模式図である。
図１３に示されるように、出力デジタル値Ｄｏｕｔは、入力電圧Ｖｉｎが最大のときは、ハイレベルとなり、入力電圧Ｖｉｎがローレベルとなり、入力電圧Ｖｉｎが最大値と最大値と最小値との中間値となるとき、ハイレベルとローレベルとの割合が等しくなる。すなわち、入力電圧Ｖｉｎが上記中間値であるとき、ハイレベルからローレベル、またはローレベルからハイレベルに遷移する頻度が高く、消費電流が高くなる。
このため、ブロック３５３における消費電流は、図１２の（ｃ）に示されるような、上に凸の特性となる。しかしながら、ブロック３５３におけるこれらの回路は、デジタル素子で構成される回路であることから、ＧＮＤを他の回路のＧＮＤ（第１の電源）から分離可能である。ＧＮＤを分離してしまえば、ブロック３５３における消費電流は、打ち消し電流生成回路３０２において考慮される必要はない。
ブロック３５４において、１ｂｉｔＤＡ変換器３０９による消費電流は、出力デジタル値Ｄｏｕｔの値により、振る舞いが異なる。
まず、出力デジタル値Ｄｏｕｔがハイレベルのときについて説明する。なお、以下の説明では、ＡＤ変換回路３０１の電源電圧をＶｄｄとする。
図１４は、出力デジタル値Ｄｏｕｔがハイレベルのときの１ｂｉｔＤＡ変換器３０９による消費電流を説明するための図である。なお、図１４では、１ｂｉｔＤＡ変換器３０９は、反転アンプ３２０と、ＰＭＯＳトランジスタ３２１と、ＮＭＯＳトランジスタ３２２とで構成される等価回路によって説明される。
クロック信号φ１がローレベルのとき（クロック信号φ２がハイレベルのとき）は、図１４の（ａ）に示されるような接続関係となる。具体的には、スイッチＳ１６はオフ状態であり、スイッチＳ２６はオン状態であり、ＰＭＯＳトランジスタ３２１は、オン状態であり、ＮＭＯＳトランジスタ３２２は、オフ状態である。
ここで、容量Ｃ６の一端は、スイッチＳ２６により電源電圧Ｖｄｄに接続され、容量Ｃ６の他端は、反転アンプＮ１（図示されず）により仮想接地されている。したがって、容量Ｃ６は、電源電圧Ｖｄｄにより充電される。
続いて、クロック信号φ１がハイレベルになったとき（クロック信号φ２がローレベルになったとき）は、図１４の（ｂ）に示されるような接続関係となる。具体的には、スイッチＳ１６はオン状態であり、スイッチＳ２６はオフ状態であり、ＰＭＯＳトランジスタ３２１は、オン状態であり、ＮＭＯＳトランジスタ３２２は、オフ状態である。
このとき、クロック信号φ１がローレベルのときに容量Ｃ６に充電された電荷が消費電流としてスイッチＳ１６を介して第１の電源３０５に流れ込む。
次に、出力デジタル値Ｄｏｕｔがローレベルのときについて説明する。
図１５は、出力デジタル値Ｄｏｕｔがローレベルのときの１ｂｉｔＤＡ変換器３０９による消費電流を説明するための図である。なお、図１４と同様に、図１５においても、１ｂｉｔＤＡ変換器３０９は、等価回路によって説明される。
クロック信号φ１がローレベルのとき（クロック信号φ２がハイレベルのとき）は、図１５の（ａ）に示されるような接続関係となる。具体的には、スイッチＳ１６はオフ状態であり、スイッチＳ２６はオン状態であり、ＰＭＯＳトランジスタ３２１は、オフ状態であり、ＮＭＯＳトランジスタ３２２は、オン状態である。このとき、容量Ｃ６に充電された電荷は、ＮＭＯＳトランジスタ３２２を介して第１の電源３０５に流れ込む。
また、クロック信号φ１がハイレベルのとき（クロック信号φ２がローレベルのとき）は、図１５の（ｂ）に示されるような接続関係となる。具体的には、スイッチＳ１６はオン状態であり、スイッチＳ２６はオフ状態であり、ＰＭＯＳトランジスタ３２１は、オフ状態であり、ＮＭＯＳトランジスタ３２２は、オン状態である。このとき、容量Ｃ６に充電された電荷がスイッチＳ１６を介して第１の電源３０５に流れ込む。
ここで、出力デジタル値Ｄｏｕｔがローレベルのときは、容量Ｃ６の一端は、常に第１の電源３０５に接続されていることになる。すなわち、出力デジタル値Ｄｏｕｔがローレベルのときは、容量Ｃ６に電荷が充電されないため、第１の電源３０５に電流が流れ込むことはない。
以上、説明したように、１ｂｉｔＤＡ変換器３０９による消費電流は、出力デジタル値Ｄｏｕｔがハイレベルのときに生じる。このときの、消費電流についてさらに詳しく説明する。
図１６は、入力電圧Ｖｉｎと、出力デジタル値Ｄｏｕｔがハイレベルである確率Ｐとの関係を示す図である。
まず、出力デジタル値Ｄｏｕｔと入力電圧Ｖｉｎとの関係は、図１３に示されるように、入力電圧Ｖｉｎが大きくなるほど、出力デジタル値Ｄｏｕｔのハイレベルの期間が長くなる関係である。したがって、図１６に示されるように、出力デジタル値Ｄｏｕｔがハイレベルである確率Ｐは、入力電圧Ｖｉｎの大きさに比例して高くなる。具体的には、電源電圧Ｖｄｄを用いて、Ｐ＝Ｖｉｎ／Ｖｄｄである。
ここで、容量Ｃ６の容量値をＣとすると、出力デジタル値Ｄｏｕｔがハイレベルのときに第１の電源３０５に流れ込む電荷は、ＣＶｄｄ［Ｃ］である。したがって、このときの消費電流ＩＡＶＳＳは、ＣＶｄｄ・Ｐ・ｆで表される。ただし、ｆは、クロック信号の周波数である。
上述のように、Ｐ＝Ｖｉｎ／Ｖｄｄであるから、整理すると、ＩＡＶＳＳ＝ＣＶｉｎ・ｆ［Ａ］となる。
図１７は、入力電圧Ｖｉｎと消費電流ＩＡＶＳＳとの関係を示す図である。
図１７に示されるように、１ｂｉｔＤＡ変換器３０９による消費電流ＩＡＶＳＳは、ブロック３５１における消費電流と同様に、入力電圧Ｖｉｎに正比例する。
最後に、ブロック３５５における消費電流について説明する。容量Ｃ１の一端は、スイッチＳ１１により入力端子３０３に接続され、容量Ｃ１の他端は、反転アンプＮ１により仮想接地されている。したがって、ブロック３５１で説明したように、容量Ｃ１には、クロック信号φ１がハイレベルになるごとに入力電圧Ｖｉｎに比例する電荷が充電され、容量Ｃ１から第１の電源３０５に流れ込む消費電流は、図１２の（ａ）に示されるように入力電圧Ｖｉｎに正比例する。
ＡＤ変換器３００の打ち消し電流生成回路３０２は、上述のような入力電圧Ｖｉｎに依存性を持つ消費電流（第１電流）の、当該依存性を打ち消すための打ち消し電流（第２電流）を生成する。
図１８は、打ち消し電流生成回路３０２の打ち消し電流を説明するための図である。
上述のブロック３５１、３５２、３５４、および３５５の消費電流を全て加算すると、入力電圧Ｖｉｎと、ＡＤ変換回路３０１全体の入力電圧Ｖｉｎに依存する消費電流とは、図１８の（ａ）に示されるような単純な線形の特性となる。
打ち消し電流生成回路３０２の打ち消し電流は、図１８の（ｂ）に示されるように、図１８の（ａ）とは、入力電圧Ｖｉｎに対して逆の特性とすればよい。すなわち、入力電圧Ｖｉｎが大きいほど、ＡＤ変換回路３０１全体の入力電圧Ｖｉｎに依存する消費電流が大きくなる場合、打ち消し電流生成回路３０２は、入力電圧が大きいほど小さくなる打ち消し電流を生成すればよい。
これにより、図１８の（ｃ）に示されるように、ＡＤ変換器３００の消費電流の入力電圧Ｖｉｎへの依存性は低減され、ＡＤ変換器３００の消費電流は、入力電圧Ｖｉｎによらず略一定となる。
打ち消し電流生成回路３０２の回路構成は、図９に示されるように、１ｂｉｔＤＡ変換器３０９と基本的には同様の回路構成であるが、異なる点は、打ち消し電流生成回路３０２が備える１ｂｉｔＤＡ変換器３１２には、反転アンプＮ３により出力デジタル値の反転信号が入力されることである。よって、１ｂｉｔＤＡ変換器３１２による打ち消し電流は、１ｂｉｔＤＡ変換器３０９による消費電流とは反対に、出力デジタル値Ｄｏｕｔがローレベルのときに生じる。
また、打ち消し電流生成回路３０２が備える容量Ｃ７の容量値は、容量Ｃ１、Ｃ２、およびＣ６の容量値の合計にほぼ等しい。
図１９は、入力電圧Ｖｉｎと、出力デジタル値Ｄｏｕｔがローレベルである確率Ｐ’との関係を示す図である。
出力デジタル値Ｄｏｕｔと入力電圧Ｖｉｎとの関係は、図１３に示されるように、入力電圧Ｖｉｎが大きくなるほど、出力デジタル値Ｄｏｕｔのローレベルの期間が短くなる関係である。したがって、図１９に示されるように、出力デジタル値Ｄｏｕｔがローレベルである確率Ｐ’は、入力電圧Ｖｉｎの大きさに比例して低くなる。具体的には、図１９に示されるように、電源電圧Ｖｄｄを用いて、Ｐ’＝１−Ｖｉｎ／Ｖｄｄである。
図２０は、入力電圧Ｖｉｎと打ち消し電流との関係を示す図である。
容量Ｃ１、Ｃ２、およびＣ６の容量値を各々Ｃとすると、打ち消し電流生成回路３０２が備える容量Ｃ７の容量値は、３Ｃである。出力デジタル値Ｄｏｕｔがローレベルのときに第１の電源３０５に流れ込む打ち消し電流は、３ＣＶｄｄ・Ｐ１・ｆである。ここで、Ｐ１＝１−Ｖｉｎ／Ｖｄｄであるから、打ち消し電流は、−３ＣＶｉｎ・ｆ＋３ＣＶｄｄ・ｆ［Ａ］となり、図２０に示されるような線形特性となる。
したがって、打ち消し電流生成回路３０２によれば、図１８の（ｂ）に示されるような特性の打ち消し電流を生成することができ、図１８の（ａ）に示されるブロック３５１、３５２、３５４、および３５５の消費電流の入力電圧Ｖｉｎへの依存性を低減することができる。このとき、図１８の（ｃ）に示されるように、ＡＤ変換器３００の消費電流は、理論的には、入力電圧Ｖｉｎに対して不変な特性となる。
なお、スイッチＳ１７はクロック信号φ１に応じてオンとオフとが切り替えられ、スイッチＳ２７はクロック信号φ２に応じてオンとオフとが切り替えられると説明したが、スイッチＳ１７がクロック信号φ２に応じてオンとオフとが切り替えられ、スイッチＳ２７がクロック信号φ１に応じてオンとオフとが切り替えられてもよい。
図２１は、ＡＤ変換器３００の消費電流の入力電圧依存性のシミュレーション結果を示す図である。
図２１に示される各グラフは、入力電圧が１．０［Ｖ］のときの消費電流を基準とした、相対電流を示している。
グラフ３６１は、ブロック３５１における消費電流を示し、グラフ３６４は、ブロック３５４における消費電流を示し、グラフ３６５は、ブロック３５５における消費電流を示す。
グラフ３７１は、ブロック３５１、３５４、および３５５の消費電流の合計を示し、グラフ３７２は、打ち消し電流生成回路３０２が生成する打ち消し電流を示す。
グラフ３７０は、ＡＤ変換器３００の消費電流、すなわち、ブロック３５１、３５４、および３５５における消費電流と打ち消し電流とを合計した消費電流を示す。
打ち消し電流生成回路３０２がない場合、グラフ３７１に示されるように、相対誤差の絶対値は、入力電圧が０．２［Ｖ］のとき最大５．２６［μＡ］である。これに対し、打ち消し電流生成回路３０２によりグラフ３７２のような特性の打ち消し電流が生成された結果、相対誤差の絶対値は、グラフ３７０に示されるように、入力電圧が０．５［Ｖ］のとき最大０．１１［μＡ］である。すなわち、相対誤差は、１／４７以下に大幅に改善されている。
なお、実施の形態１においては容量Ｃ７の容量値を３Ｃとして説明したが、本発明はこれに限られるものではない。例えば、容量Ｃ７が、容量Ｃ１、Ｃ２、およびＣ６の容量値と同一のＣである場合など、３Ｃ以下の容量値であるとしても、ある程度の打ち消し効果が奏される。また、容量Ｃ７の容量値は、３Ｃ以上であってもよい。
（実施の形態２）
実施の形態１では、ＡＤ変換回路として、フィーフォフォワード（ＦＦ）型２次ΔΣＡＤ変換回路を用いたＡＤ変換器３００について説明したが、本発明を適用できるＡＤ変換回路は、ＦＦ型２次ΔΣＡＤ変換回路に限定されない。以下、別の例としてフィードバック（ＦＢ）型２次ΔΣＡＤ変換回路を用いたＡＤ変換器４００について説明する。
図２２は、ＡＤ変換器４００の回路図である。
図２３は、ＡＤ変換器４００の回路構成を示すブロック図である。
ＡＤ変換器４００は、ＡＤ変換回路４０１と、打ち消し電流生成回路４０２とを備える。ＡＤ変換回路４０１は、クロック信号φ１およびクロック信号φ２に同期して動作する、ＦＢ型２次ΔΣＡＤ変換回路である。なお、実施の形態１と同様に、クロック信号φ１と、クロック信号φ２とは、相補的な関係にある。
ＡＤ変換回路４０１は、第１の積分器４０６と、第２の積分器４０７と、比較器４０８と、１ｂｉｔＤＡ変換器４０９および４１５と、減算器４１０および４１７と、第１の電源４０５と、入力端子４０３と、出力端子４０４とで構成される。言い換えれば、ＡＤ変換回路４０１は、反転アンプＮ４〜Ｎ６と、スイッチＳ３１〜Ｓ３７と、スイッチＳ４１、およびＳ４３〜Ｓ４７と、容量Ｃ１〜Ｃ８とを備える。
減算器４１０は、入力電圧Ｖｉｎから、１ｂｉｔＤＡ変換器４１５の出力する信号を減算した信号を出力する。
第１の積分器４０６は、減算器４１０が出力する信号を積分した信号を出力する。
減算器４１４は、第１の積分器４０６が出力する信号から、１ｂｉｔＤＡ変換器４０９が出力する信号を減算した信号を出力する。
第２の積分器４０７は、減算器４１４が出力する信号を積分した信号を出力する。
比較器４０８は、第２の積分器４０７が積分した信号と、所定の閾値電圧とを比較して、出力デジタル値Ｄｏｕｔを出力する。
１ｂｉｔＤＡ変換器４０９および４１０は、出力デジタル値Ｄｏｕｔに応じて基準電圧を出力する。
スイッチＳ３１〜Ｓ３７は、クロック信号φ１に応じてオンとオフとが切り替えられる。スイッチＳ４１、およびＳ４３〜Ｓ４７は、クロック信号φ２に応じてオンとオフとが切り替えられる。例えば、これらのスイッチは、供給されるクロック信号がハイレベルの場合にオンし、ローレベルの場合にオフするが、ローレベルの場合にオンし、ハイレベルの場合にオフしてもよい。
なお、図２３では、第２の電源４１３が合わせて図示されているが、第２の電源４１３と、第１の電源４０５とが等価である場合、第２の電源４１３は、省略可能である。すなわち、減算器４１０は、入力電圧Ｖｉｎと１ｂｉｔＤＡ変換器４１５の出力とを減算してもよい。
なお、ＡＤ変換回路４０１の詳細な回路動作については、ここでは説明を省略する。
図２４は、ＡＤ変換回路４０１における消費電流を説明するための図である。
以下、ＡＤ変換回路４０１における消費電流が第１の電源４０５（ＧＮＤ）へ流れる経路について、図２４に示されるように５つのブロックごとに説明する。５つのブロックは、具体的には、図２４に示されるブロック４５１、ブロック４５２、ブロック４５３、ブロック４５４、およびブロック４５５である。
ブロック４５２における消費電流は、実施の形態１のブロック３５２における消費電流と同様に、図１２の（ｂ）に示されるように入力電圧Ｖｉｎに非依存となる。
ブロック４５３における消費電流は、実施の形態１のブロック３５３における消費電流と同様に、図１２の（ｃ）に示されるような上に凸の特性となる。しかしながら、ブロック４５３における回路は、デジタル素子で構成される回路であることから、ＧＮＤを他の回路のＧＮＤ（第１の電源）から分離してしまえば、ブロック４５３における消費電流は、打ち消し電流生成回路４０２において考慮される必要はない。
ブロック４５１およびブロック４５４における消費電流は、実施の形態１のブロック３５４における消費電流と同様、図１２の（ａ）に示されるように入力電圧Ｖｉｎに正比例する。
ブロック４５５における消費電流は、実施の形態１のブロック３５５における消費電流と同様、図１２の（ａ）に示されるように入力電圧Ｖｉｎに正比例する。
上述のブロック４５１、４５２、４５４、および４５５の消費電流を全て加算すると、入力電圧Ｖｉｎと、ＡＤ変換回路４０１全体の入力電圧Ｖｉｎに依存する消費電流とは、図１８の（ａ）に示されるような単純な線形の特性となる。
打ち消し電流生成回路４０２の回路構成は、図２２に示されるように、実施の形態１で説明した打ち消し電流生成回路３０２と同様である。打ち消し電流生成回路４０２は、容量Ｃ１７の容量値が、容量Ｃ１１、Ｃ１５、およびＣ１６の容量値の合計である点において、打ち消し電流生成回路３０２と異なる。ここで、容量Ｃ１１の容量値がＣ、Ｃ１５の容量値が２Ｃ、およびＣ１６の容量値がＣのとき、容量Ｃ１７の容量値は、４Ｃである。
この結果、打ち消し電流生成回路４０２によれば、ＡＤ変換回路４０１の消費電流の入力電圧Ｖｉｎへの依存性を低減することができる。このとき、ＡＤ変換器４００の消費電流は、理論的には、図１８の（ｃ）に示されるように入力電圧Ｖｉｎに対して不変な特性となる。
図２５は、ＡＤ変換器４００の消費電流の入力電圧依存性のシミュレーション結果を示す図である。
図２５に示される各グラフは、入力電圧が１．０［Ｖ］のときの消費電流を基準とした、相対電流を示している。
グラフ４６１は、ブロック４５１における消費電流を示し、グラフ４６４は、ブロック４５４における消費電流を示し、グラフ４６５は、ブロック４５５における消費電流を示す。
グラフ４７１は、ブロック４５１、４５４、および４５５の消費電流の合計を示し、グラフ４７２は、打ち消し電流生成回路４０２が生成する打ち消し電流を示す。
グラフ４７０は、ＡＤ変換器３００の消費電流、すなわち、ブロック４５１、４５４、および４５５における消費電流と打ち消し電流とを合計した消費電流を示す。
打ち消し電流生成回路４０２がない場合、グラフ４７１に示されるように、相対誤差の絶対値は、入力電圧が０．２［Ｖ］のとき最大５．３９［μＡ］である。これに対し、打ち消し電流生成回路４０２によりグラフ４７２のような特性の打ち消し電流が生成された結果、相対誤差の絶対値は、グラフ４７０に示されるように、入力電圧が０．６［Ｖ］のとき最大０．３５［μＡ］である。すなわち、相対誤差は、１／１５以下に改善されている。
なお、実施の形態２では容量Ｃ１７の容量値を４Ｃとして説明したが、これに限られるものではない。例えば、容量Ｃ１７が、容量Ｃ１１および容量Ｃ１６の容量値と同一のＣの場合、または、Ｃ１５の容量値と同一の２Ｃの場合など、４Ｃ以下の容量値であっても、ある程度の打ち消し効果が奏される。また、容量Ｃ１７の容量値は、４Ｃ以上であってもよい。
（実施の形態３）
実施の形態３では、ＡＤ変換回路として、実施の形態１とは異なるＦＦ型２次ΔΣＡＤ変換回路を用いたＡＤ変換器５００について説明する。
図２６は、ＡＤ変換器５００の回路図である。
ＡＤ変換器５００は、ＡＤ変換回路５０１と、打ち消し電流生成回路５０２とを備える。
図２６に示されるＡＤ変換回路５０１と、図９に示されるＡＤ変換回路３０１との違いは、ＡＤ変換回路５０１では、容量Ｃ１が、第１の積分器３０６の入力容量であるとともに１ｂｉｔＤＡ変換器３０９の出力をサンプリングする容量である点である。つまり、容量Ｃ１が上記２つの用途で共用化されている点である。また、入力電圧Ｖｉｎから第２の電源３１３の電圧を差し引くためのオフセット回路５０３が追加されている点も異なる。なお、図２６に示される容量Ｃ１、Ｃ２およびＣ６の容量値は、Ｃ［Ｆ］とする。
図２７は、ＡＤ変換回路５０１における消費電流を説明するための図である。
以下、ＡＤ変換回路５０１における消費電流を図２７に示されるブロックごとに説明する。
ブロック３５１、ブロック３５２、およびブロック３５３における消費電流は、実施の形態１で説明した消費電流と同様である。したがって、説明を省略する。
ブロック５５５において、オフセット回路５０３による消費電流は、入力電圧Ｖｉｎには依存しない。なぜなら、オフセット回路５０３においては、第２の電源３１３によって容量Ｃ６に充電された電荷がスイッチＳ１８を介して第１の電源３０５に流入するからである。
以下、ブロック５５４における消費電流について詳細に説明する。
図２８は、ＡＤ変換回路５０１における１ｂｉｔＤＡ変換器３０９による消費電流を説明するための図である。
図２８の（ａ）に示されるように、出力デジタル値Ｄｏｕｔがハイレベルのときは、第１の電源３０５への唯一の電流パスであるＮＭＯＳトランジスタ３２２がオフとなるため、第１の電源３０５へ電流は流れない。
一方、図２８の（ｂ）に示されるように、出力デジタル値ＤｏｕｔがローレベルのときはＮＭＯＳトランジスタ３２２がオンとなるため、第１の電源３０５への電流パスが生じる。すなわち、ブロック５５４においては、消費電流として、スイッチＳ２９がオフからオンへ切り替わるときに第１の電源３０５へ流れ込む電流を考慮すればよい。
ここで、容量Ｃ１の一端は、第１の積分器３０６の反転アンプＮ１により仮想接地されている。容量Ｃ１の他端は、スイッチＳ１１を介して入力端子３０３に接続されている。したがって、クロック信号φ１がハイレベルのときに入力電圧Ｖｉｎによって容量Ｃ１に充電されたＣ・Ｖｉｎ［Ｃ］の電荷が、クロック信号φ１がローレベルになったときに第１の電源３０５へ流れ込む。
図２９は、ＡＤ変換回路５０１における１ｂｉｔＤＡ変換器３０９の出力デジタル値がローレベルである確率を示す図である。なお、図２９の横軸は、入力電圧Ｖｉｎ−電源電圧Ｖｄｄである。
出力デジタル値がローレベルである確率Ｐ２は、入力電圧Ｖｉｎからオフセット回路５０３による第２の電源３１３の電源電圧Ｖｄｄが引かれた電圧が積分器によって積分されることから、図２９に示されるように、Ｐ２＝−（（Ｖｉｎ−Ｖｄｄ）／Ｖｉｎ）＋１である。したがって、１ｂｉｔＤＡ変換器３０９による消費電流は、ＩＡＶＳＳ＝ｆ・Ｃ（−Ｖｉｎ２／Ｖｄｄ＋２Ｖｉｎ）［Ａ］となる。ただし、ｆは、クロック信号の周波数である。
ここで、ＩＡＶＳＳを電荷ΔＱ・Ｐ２として考えた場合、ΔＱ・Ｐ２を表す式は、次のように変形することができる。
Figure 0006168064
すなわち、ＩＡＶＳＳは、２種類の電荷ΔＱｃ’とΔＱｄ’とで表される。
図３０は、ΔＱｃ’とΔＱｄ’とを説明するための図である。なお、図３０の（ａ）の横軸は、入力電圧Ｖｉｎ−電源電圧Ｖｄｄである。
ΔＱｃ’は、ΔＱｃ’＝−Ｃ・（Ｖｉｎ−Ｖｄｄ）＋Ｃ・Ｖｄｄであることから、図３０の（ａ）の実線に示されるような特性となる。一方、ここで、ブロック３５１における消費電流（電荷）をΔＱｃとした場合、ΔＱｃ＝Ｃ・Ｖｉｎである。よって、ΔＱｃは、図３０の（ａ）の破線に示されるような、ΔＱｃ’とは傾きがちょうど逆となる特性を示し、ΔＱｃの入力電圧依存性は、ΔＱｃ’で打ち消される。
ΔＱｄ’は、ΔＱｄ’＝−Ｃ・（Ｖｉｎ−Ｖｄｄ）（Ｖｉｎ−２Ｖｄｄ）／Ｖｄｄであることから、図３０の（ｂ）に示されるような２次曲線で表され、その頂点は、Ｃ・Ｖｄｄ／４［Ｃ］である。ここで、ΔＱｄ’が図３０の（ｂ）に示される２次曲線の頂点の値をとるとき、すなわち、Ｖｉｎ−Ｖｄｄ＝Ｖｄｄ／２のときの生起確率Ｐ２は、図２９より、Ｐ２＝０．５であるため、ΔＱｄ’の等価容量は、Ｃ／２となる。
以上より、ブロック３５１における消費電流およびブロック５５４における消費電流を足し合わせると、入力電圧Ｖｉｎに依存する消費電流の特性は、図３１の（ａ）に示されるような特性となる。
図３１は、打ち消し電流生成回路５０２の打ち消し電流を説明するための図である。
打ち消し電流生成回路５０２は、図３１の（ｂ）に示されるような打ち消し電流を生成し、図３１の（ｃ）に示されるように、ＡＤ変換器５００の消費電流の入力電圧Ｖｉｎへの依存性を低減する。
図２６に示されるように、実施の形態３では、打ち消し電流生成回路５０２は、補正コード生成回路５０４と、１ｂｉｔＤＡ変換器３１２と、容量Ｃ１０を備える。
上述のように、ΔＱｄ’の等価容量は、Ｃ／２であることから、容量Ｃ１０の容量値は、Ｃ／２である。また、ΔＱｄ’は、１ｂｉｔＤＡ変換器３０９に入力される出力デジタル値Ｄｏｕｔに依存して上述のような特性となる。したがって、補正コード生成回路５０４は、補正コードを生成し、１ｂｉｔＤＡ変換器３１２に出力することで、図３１の（ｂ）に示されるような特性の打ち消し電流を生成する。
図３２は、補正コード生成回路５０４が出力する補正コードを説明するための図である。
出力デジタル値Ｄｏｕｔが図３２の（ａ）に示されるような値をとる場合、補正コード生成回路５０４は、図３２の（ｂ）に示されるような補正コードを生成し、１ｂｉｔＤＡ変換器３１２に出力すればよい。すなわち、補正コード生成回路５０４は、出力デジタル値Ｄｏｕｔが変化しない期間においてのみ変化する補正コードを生成すればよい。
なぜなら、出力デジタル値Ｄｏｕｔと補正コードとを合成したとすると、合成した信号は、図３２の（ｃ）に示されるように、出力デジタル値Ｄｏｕｔに依存しない信号となるからである。
図３３は、補正コード生成回路５０４の回路図の一例である。
補正コード生成回路５０４は、２つのＤＦＦ回路５０５および５０６と、ＸＮＯＲ回路５０７と、ＡＮＤ回路５０８とを備える。
図３４は、補正コード生成回路５０４の各構成要素の出力波形を示す図である。
図３４に示されるように、補正コード生成回路５０４は、出力デジタル値Ｄｏｕｔが変化しない期間においてのみ変化する補正コードを生成することができる。なお、図３４に示されるように、補正コードは、出力デジタル値Ｄｏｕｔに対してクロック信号の半周期分ずれたタイミングで出力されるが、このずれは問題とはならない。
図３５は、ＡＤ変換器５００の消費電流の入力電圧依存性のシミュレーション結果を示す図である。
図３５に示される各グラフは、電源電圧Ｖｄｄを１．２［Ｖ］とし、入力電圧Ｖｉｎが２．２［Ｖ］のときの消費電力を基準とした、相対電流を示している。
グラフ５６１は、ブロック３５１における消費電流を示し、グラフ５６４は、ブロック５５４における消費電流を示す。
グラフ５７１は、ブロック３５１、３５２、３５３、５５４、および５５５における消費電流の合計を示し、グラフ５７２は、打ち消し電流生成回路５０２が生成する打ち消し電流を示す。
グラフ５７０は、ＡＤ変換器５００の消費電流、すなわち、ブロック３５１、３５２、３５３、５５４、および５５５における消費電流と打ち消し電流とを合計した消費電流を示す。
打ち消し電流生成回路５０２がない場合、グラフ５７１に示されるように、相対誤差の絶対値は、入力電圧が１．７［Ｖ］のとき最大０．４９［μＡ］である。これに対し、打ち消し電流生成回路５０２によりグラフ５７２のような特性の打ち消し電流が生成された結果、相対誤差の絶対値は、グラフ５７０に示されるように、入力電圧が１．８［Ｖ］のとき最大０．１５［μＡ］である。
なお、実施の形態３で説明した打ち消し電流生成回路５０２は、ＦＦ型ΔΣ型ＡＤ変換回路に適用されるものであるが、同様のコンセプトによって構成された回路を、ＦＢ型ΔΣ型ＡＤ変換回路など、他のＡＤ変換回路にも適用できる。
（変形例）
以上、実施の形態に係るＡＤ変換器について、説明したが、本発明は、これら実施の形態に限定されるものではない。以下のような場合も本発明に含まれる。
例えば、実施の形態１および２において説明した打ち消し電流生成回路３０２および４０２は、図３６に示されるような構成であってもよい。
具体的には、一端が第５の電源５０９に接続された容量Ｃ７と、反転アンプＮ７の出力と容量Ｃ７の他端との電気的接続をクロック信号φ２（φ１）に応じて制御するスイッチＳ６１と、容量Ｃ７の他端と第１の電源３０５との電気的接続をクロック信号φ１（φ２）に応じて制御するスイッチＳ５１とを備える構成であってもよい。
このとき、容量Ｃ７の容量値は、ＡＤ変換回路の消費電流を打ち消すような値に適宜設定される。
また、実施の形態３において説明した打ち消し電流生成回路５０２は、図３７に示されるような構成であってもよい。
具体的には、一端が第５の電源５０９に接続された容量Ｃ１０と、補正コード生成回路５０４の出力と容量Ｃ１０の他端との電気的接続をクロック信号φ２（φ１）に応じて制御するスイッチＳ６２と、容量Ｃ１０の他端と第１の電源３０５との電気的接続をクロック信号φ１（φ２）に応じて制御するスイッチＳ５２とを備える構成であってもよい。
このとき、容量Ｃ１０の容量値は、ＡＤ変換回路の消費電流を打ち消すような値に適宜設定される。
本実施の形態で説明したＡＤ変換器は、具体的には、図１に示されるようなイメージセンサに適用される。本実施の形態に係るＡＤ変換器を用いることで、ストリーキング現象の少ない高品質なイメージセンサを実現することができる。
また、本実施の形態のＡＤ変換器を適用したイメージセンサは、図３８に示されるようなデジタルカメラに適用可能である。これにより、ストリーキング現象の少ない高品質なデジタルカメラを実現することができる。例えば、上記デジタルカメラはプロセッサを具備し、さらに上記プロセッサにより制御される、レンズユニット、ＣＭＯＳイメージセンサ、本実施の形態で説明したＡＤ変換器、メモリ、およびディスプレイから構成できる。
さらに、本実施の形態に係るＡＤ変換器を、その他の機器に用いてもよい。
例えば、図３９に示されるようにスマートフォンおよびタブレット端末に代表される携帯情報端末６１０には、カメラ６００部分にＣＭＯＳイメージセンサが搭載されている。よって、本実施の形態に係るＡＤ変換器を適用したイメージセンサは、携帯情報端末６１０に適用されてもよい。
なお、本実施の形態では、２次のΔΣＡＤ変換回路をＡＤ変換回路の一例として説明したが、ＡＤ変換回路は、１次または３次以上のΔΣＡＤ変換回路であってもよい。また、ＡＤ変換回路は、ΔΣＡＤ変換回路以外の他の回路形式のＡＤ変換回路であってもよい。例えば、ＡＤ変換回路は、サイクリック型のＡＤ変換回路であってもよい。
なお、本発明は、これらの実施の形態またはその変形例に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態またはその変形例に施したもの、あるいは異なる実施の形態またはその変形例における構成要素を組み合わせて構築される形態も、本発明の範囲内に含まれる。
本発明のＡＤ変換器は、消費電流の入力電圧に対する依存性が低いため、イメージセンサに適用されることでストリーキング現象を抑えた高品質なイメージセンサが実現される。また、このイメージセンサがデジタルカメラに適用されることで、デジタルカメラの画質の高品質化が実現される。
１０１ イメージセンサ
１０２ 画素部
１０３ 行セレクタ
１０４ カラムＡＤＣ
１０５ パラレル・シリアル変換部
１０６ 周辺回路
１０７ ＡＤＣ
１１０、１１１ 画像
１２１ サンプリング容量
１２２ 容量
１２３ 演算増幅器
１２４、１２５、１２６、１２７ スイッチ
１２８ 負端子
１２９、３０３、４０３ 入力端子
１３０、３０４、４０４ 出力端子
２００、３００、４００、５００ ＡＤ変換器
２０１、３０１、４０１、５０１ ＡＤ変換回路
２０２、３０２、４０２、５０２ 打ち消し電流生成回路
２０３ 第３の電源
２０４ 第４の電源
２０５、３０５、４０５ 第１の電源
３０６、４０６ 第１の積分器
３０７、４０７ 第２の積分器
３０８、４０８ 比較器
３０９、３１２、４０９、４１２、４１５ １ｂｉｔＤＡ変換器
３１０、４１０、４１４ 減算器
３１１ 加算器
３１３、４１３ 第２の電源
３２０ 反転アンプ
３２１ ＰＭＯＳトランジスタ
３２２ ＮＭＯＳトランジスタ
３５１〜３５５、４５１〜４５５ ブロック
３６１、３６４、３６５、３７０〜３７２、４６１、４６４、４６５、４７０〜４７２、５６１、５６４、５７０〜５７２ グラフ
５０３ オフセット回路
５０４ 補正コード生成回路
５０５、５０６ ＤＦＦ回路
５０７ ＸＮＯＲ回路
５０８ ＡＮＤ回路
５０９ 第５の電源
６００ カメラ
６１０ 携帯情報端末

Claims (10)

  1. 入力電圧に対する依存性をもつ消費電流である第１電流を生じるＡＤ変換回路と、
    前記入力電圧に応じて前記ＡＤ変換回路から出力される出力デジタル値によって制御され、前記第１電流の前記入力電圧に対する依存性を低減する消費電流である第２電流を生成する打ち消し電流生成回路とを備える
    ＡＤ変換器。
  2. 前記打ち消し電流生成回路は、前記第１電流と前記第２電流とを加算した電流が前記入力電圧の大きさの変化に対して略一定となるような前記第２電流を生成する
    請求項１に記載のＡＤ変換器。
  3. 前記第１電流が、前記入力電圧が大きいほど大きくなる場合、前記打ち消し電流生成回路は、前記入力電圧が大きいほど小さくなる前記第２電流を生成する
    請求項１に記載のＡＤ変換器。
  4. 前記ＡＤ変換回路は、ΔΣＡＤ変換回路である
    請求項１〜３のいずれか１項に記載のＡＤ変換器。
  5. 前記ＡＤ変換回路は、
    前記入力電圧から基準電圧を減算し、第１信号を出力する減算器と、
    前記第１信号を積分し、第２信号を出力する第１の積分器と、
    前記第２信号を積分し、第３信号を出力する第２の積分器と、
    前記入力電圧と、前記第２信号と、前記第３信号とを加算し、第４信号を出力する加算器と、
    前記第４信号と、所定の閾値とを比較して前記出力デジタル値を出力する比較器と、
    前記出力デジタル値に応じて前記基準電圧を出力する１ｂｉｔＤＡ変換器とを備える
    請求項４に記載のＡＤ変換器。
  6. 前記ＡＤ変換回路は、
    前記入力電圧から第１の基準電圧を減算し、第１信号を出力する第１の減算器と、
    前記第１信号を積分し、第２信号を出力する第１の積分器と、
    前記第２信号から第２の基準電圧を減算し、第３信号を出力する第２の減算器と、
    前記第３信号を積分し、第４信号を出力する第２の積分器と、
    前記第４信号と、所定の閾値とを比較して前記出力デジタル値を出力する比較器と、
    前記出力デジタル値に応じて前記第１の基準電圧を出力する第１の１ｂｉｔＤＡ変換器と、
    前記出力デジタル値に応じて前記第２の基準電圧を出力する第２の１ｂｉｔＤＡ変換器とを備える
    請求項４に記載のＡＤ変換器。
  7. 前記第１電流は、第１の電源に流れ込む消費電流であり、
    前記打ち消し電流生成回路は、
    前記出力デジタル値を入力として当該出力デジタル値を反転させて出力する反転回路と、
    一端が第２の電源に接続された容量素子と、
    前記反転回路の出力と前記容量素子の他端との電気的接続を第１のクロック信号に応じて制御する第１のスイッチと、
    前記容量素子の前記他端と前記第１の電源との電気的接続を第２のクロック信号に応じて制御する第２のスイッチとを備え、
    前記第１のクロック信号がハイレベルのとき、前記第２のクロック信号は、ローレベルであり、前記第１のクロック信号がローレベルのとき、前記第２のクロック信号は、ハイレベルであり、
    前記第１のクロック信号がハイレベルのときに前記第１のスイッチが前記反転回路の出力と前記容量素子の前記他端とを電気的に接続する場合、前記第２のスイッチは、前記第２のクロック信号がハイレベルのときに、前記容量素子の前記他端と前記第１の電源とを電気的に接続する
    請求項１〜６のいずれか１項に記載のＡＤ変換器。
  8. 前記第１電流は、第１の電源に流れ込む消費電流であり、
    前記打ち消し電流生成回路は、
    前記出力デジタル値を入力として補正コードを出力する補正コード生成回路と、
    一端が第２の電源に接続された容量素子と、
    前記補正コード生成回路の出力と前記容量素子の他端との電気的接続を第１のクロック信号に応じて制御する第１のスイッチと、
    前記容量素子の前記他端と前記第１の電源との電気的接続を第２のクロック信号に応じて制御する第２のスイッチとを備え、
    前記第１のクロック信号がハイレベルのとき、前記第２のクロック信号は、ローレベルであり、前記第１のクロック信号がローレベルのとき、前記第２のクロック信号は、ハイレベルであり、
    前記第１のクロック信号がハイレベルのときに前記第１のスイッチが前記補正コード生成回路の出力と前記容量素子の前記他端とを電気的に接続する場合、前記第２のスイッチは、前記第２のクロック信号がハイレベルのときに、前記容量素子の前記他端と前記第１の電源とを電気的に接続し、
    前記出力デジタル値が、前記第１のクロック信号または前記第２のクロック信号のクロック周期に応じて変化しない期間において、前記補正コードは、前記クロック周期に応じて変化する
    請求項１〜６のいずれか１項に記載のＡＤ変換器。
  9. 請求項１〜８のいずれか１項に記載のＡＤ変換器を備える
    イメージセンサ。
  10. 請求項９に記載のイメージセンサを備える
    デジタルカメラ。
JP2014550890A 2012-12-06 2013-09-17 Ａｄ変換器、イメージセンサ、およびデジタルカメラ Expired - Fee Related JP6168064B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2012267368 2012-12-06
JP2012267368 2012-12-06
PCT/JP2013/005472 WO2014087561A1 (ja) 2012-12-06 2013-09-17 Ａｄ変換器、イメージセンサ、およびデジタルカメラ

Publications (2)

Publication Number Publication Date
JPWO2014087561A1 JPWO2014087561A1 (ja) 2017-01-05
JP6168064B2 true JP6168064B2 (ja) 2017-07-26

Family

ID=50883003

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014550890A Expired - Fee Related JP6168064B2 (ja) 2012-12-06 2013-09-17 Ａｄ変換器、イメージセンサ、およびデジタルカメラ

Country Status (3)

Country Link
US (1) US9258503B2 (ja)
JP (1) JP6168064B2 (ja)
WO (1) WO2014087561A1 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9380208B1 (en) * 2015-04-13 2016-06-28 Omnivision Technologies, Inc. Image sensor power supply rejection ratio noise reduction through ramp generator
US9712774B1 (en) * 2016-01-14 2017-07-18 Omnivision Technologies, Inc. Method and system for implementing dynamic ground sharing in an image sensor with pipeline architecture
US10917107B2 (en) * 2017-01-17 2021-02-09 Sony Corporation Analog-digital converter, solid-state image sensing device, and electronic system
WO2018163679A1 (ja) * 2017-03-08 2018-09-13 ソニーセミコンダクタソリューションズ株式会社 アナログ－デジタル変換器、固体撮像素子、及び、電子機器
JP6880905B2 (ja) * 2017-03-28 2021-06-02 セイコーエプソン株式会社 回路装置、物理量測定装置、電子機器及び移動体
CN108600579B (zh) * 2018-05-16 2020-03-20 上海集成电路研发中心有限公司 一种应用于cis的运动检测电路及运动检测方法
TWI696350B (zh) * 2019-07-04 2020-06-11 創意電子股份有限公司 數位類比轉換裝置以及補償電路

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5900767A (en) * 1995-06-24 1999-05-04 U.S. Philips Corporation Electronic devices comprising an array
JP3847889B2 (ja) * 1997-04-08 2006-11-22 キヤノン株式会社 光電変換装置
FR2762162A1 (fr) * 1997-04-15 1998-10-16 Philips Electronics Nv Dispositif d'alignement numerique
US6580454B1 (en) * 1998-11-18 2003-06-17 Agilent Technologies, Inc. CMOS active pixel sensor having in-pixel local exposure control
EP1380113B1 (en) * 2000-09-27 2007-05-09 Koninklijke Philips Electronics N.V. Means for compensating a data-dependent supply current in an electronic circuit
JP4770281B2 (ja) 2005-06-17 2011-09-14 ソニー株式会社 基準電圧供給回路および電子機器
KR100794310B1 (ko) 2006-11-21 2008-01-11 삼성전자주식회사 스위치드 커패시터 회로 및 그것의 증폭 방법
JP4926761B2 (ja) * 2007-03-01 2012-05-09 ローム株式会社 デジタルアナログ変換回路
US7564385B2 (en) 2007-12-18 2009-07-21 Atmel Corporation Current compensation for digital-to-analog converter
CN102016813A (zh) * 2008-07-27 2011-04-13 拉姆伯斯公司 用于平衡接收端电源负载的方法和系统
JP5418073B2 (ja) * 2009-08-28 2014-02-19 ソニー株式会社 Ｄａ変換器及び固体撮像装置
JP2011193104A (ja) * 2010-03-12 2011-09-29 Fujitsu Semiconductor Ltd 半導体装置
JP2012074764A (ja) 2010-09-27 2012-04-12 Olympus Corp Ａ／ｄ変換回路および撮像装置
JP5722015B2 (ja) * 2010-12-06 2015-05-20 ラピスセミコンダクタ株式会社 基準電流出力装置及び基準電流出力方法
US8823283B2 (en) * 2012-03-13 2014-09-02 Dialog Semiconductor Inc. Power dissipation monitor for current sink function of power switching transistor

Also Published As

Publication number Publication date
US20150249801A1 (en) 2015-09-03
US9258503B2 (en) 2016-02-09
JPWO2014087561A1 (ja) 2017-01-05
WO2014087561A1 (ja) 2014-06-12

Similar Documents

Publication Publication Date Title
JP6168064B2 (ja) Ａｄ変換器、イメージセンサ、およびデジタルカメラ
JP4340296B2 (ja) Ａ／ｄ変換器
JP5067011B2 (ja) 固体撮像装置、撮像装置、電子機器
US8760213B2 (en) Ramp signal output circuit, analog-to-digital conversion circuit, imaging device, method for driving ramp signal output circuit, method for driving analog-to-digital conversion circuit, and method for driving imaging device
JP5375277B2 (ja) 固体撮像装置、撮像装置、電子機器、ａｄ変換装置、ａｄ変換方法
TWI495341B (zh) Solid state camera device
KR101850086B1 (ko) 듀얼 모드 비교기 및 이를 포함하는 아날로그 투 디지털 컨버터
US9954026B2 (en) Imaging apparatus and imaging system
US10136083B1 (en) Electronic circuit having dynamic resistance element
US20060232676A1 (en) Column-parallel sigma-delta analog-to-digital conversion for imagers
US9236879B2 (en) A/D converter, image sensor device, and method of generating digital signal from analog signal
US20130242151A1 (en) Solid-state imaging apparatus and method for driving the same
JP2005269611A (ja) 比較器、ａｄ変換回路、半導体装置、および撮像装置
WO2014171230A1 (ja) Ａｄ変換回路および撮像装置
JP2008054256A (ja) アナログデジタル変換器およびそれを用いた撮像回路
JP2009260605A (ja) Δς変調器及びδς型ａｄ変換器
US8519879B1 (en) Precision charge-dump circuit
US7864229B2 (en) Analog to digital converting device and image pickup device for canceling noise, and signal processing method thereof
JP7214622B2 (ja) 固体撮像装置、およびそれを用いるカメラシステム
US9160948B2 (en) Replica noise generator using pixel modeling and ramp signal generator including the same
WO2016147238A1 (ja) Ａｄ変換器、イメージセンサ、および撮像装置
JP2014175930A (ja) アナログデジタル変換器
CN110383694B (zh) 模拟数字转换器、固态成像元件和电子设备
KR20170049052A (ko) 인버터(inverter) 및 적어도 하나의 스위치드 커패시터(Switched Capacitor)를 이용한 적분기 회로
Ay Boosted CMOS APS pixel readout for ultra low-voltage and low-power operation

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170523

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170612

R151 Written notification of patent or utility model registration

Ref document number: 6168064

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

LAPS Cancellation because of no payment of annual fees