JP6880905B2 - 回路装置、物理量測定装置、電子機器及び移動体 - Google Patents

Description

本発明は、回路装置、物理量測定装置、電子機器及び移動体等に関する。

従来より、入力信号のサンプリング信号を逐次比較動作によりＡ／Ｄ変換する逐次比較型のＡ／Ｄ変換回路が知られている。このようなＡ／Ｄ変換回路において、時間的に変化するコードデータを用いてコードシフトを行うことで、微分非直線性（DNL: Differential Non Linearity）や積分非直線性（INL: Integral Non Linearity）を改善する手法が知られている。例えば特許文献１には、比較回路と、比較結果に基づいてレジスター値が更新される逐次比較用レジスターと、レジスター値をＤ／Ａ変換する第１のＤ／Ａ変換回路と、時間的に変化するコードデータを生成するコードデータ生成回路と、コードデータをＤ／Ａ変換する第２のＤ／Ａ変換回路と、を含むＡ／Ｄ変換回路が開示されている。

特開２０１０−２６３３９９号公報

上記のようなＡ／Ｄ変換回路において、コードデータをＤ／Ａ変換するＤ／Ａ変換回路に非直線性があった場合、その非直線性による誤差がＡ／Ｄ変換データに加わる可能性がある。コードデータは、例えば線形帰還シフトレジスター（LFSR: Linear Feedback Shift Register）等で生成されるので、その線形帰還シフトレジスターのコードが一巡する周期によりコードデータに周期性が生じる。そうすると、コードデータの周期性によってＡ／Ｄ変換データの誤差に周期性が生じ、特性周波数のノイズ成分となるおそれがある。この特性周波数のノイズ成分は、Ａ／Ｄ変換回路のアラン分散特性（例えば比較的長いτの特性）に影響を与えるおそれがある。

本発明は、上記の課題の少なくとも一部を解決するためになされたものであり、以下の形態又は態様として実現することが可能である。

本発明の一態様は、時間的に変化するコードデータを生成するコードデータ生成回路と、前記コードデータに基づくコードシフトを行って、入力信号をＡ／Ｄ変換する逐次比較型のＡ／Ｄ変換回路と、を含み、前記コードデータ生成回路は、周波数特性がシェイピング特性を有する誤差データを生成し、前記誤差データを前記コードデータに変換する回路装置に関係する。

本発明の一態様によれば、周波数特性がシェイピング特性を有する誤差データを生成され、その誤差データがコードデータに変換され、そのコードデータに基づくコードシフトが行われて入力信号がＡ／Ｄ変換される。これにより、コードシフトによるＡ／Ｄ変換データの誤差を、誤差データに対応した誤差にすることが可能になり、Ａ／Ｄ変換データの誤差にシェイピング特性をもたせることが可能になる。コードシフトによるＡ／Ｄ変換データの誤差がシェイピング特性を有することで、逐次比較型のＡ／Ｄ変換回路において、コードシフトがアラン分散特性に影響を与えるおそれを低減できる。

また本発明の一態様では、前記コードデータ生成回路は、前記コードデータを前記誤差データに変換する関数の逆関数により、前記誤差データを前記コードデータに変換してもよい。

このようにすれば、コードデータを誤差データに変換する関数を適切に設定することで、Ａ／Ｄ変換データの誤差の周波数特性に、誤差データの周波数特性と同一（略同一）にできる。これにより、Ａ／Ｄ変換データの誤差にシェイピング特性を付与することが可能になる。

また本発明の一態様では、前記Ａ／Ｄ変換回路は、前記コードデータをＤ／Ａ変換するコードデータ用Ｄ／Ａ変換回路を有し、前記関数は、前記コードデータ用Ｄ／Ａ変換回路の変換特性に基づく関数であってもよい。

コードデータを誤差データに変換する関数の逆関数は、誤差データをコードデータに変換する関数となる。このコードデータを誤差データに変換する関数を、コードデータ用Ｄ／Ａ変換回路の変換特性に基づいて設定することで、システムの誤差伝搬関数をほぼ１（又は定数）にすることが可能になる。これにより、コードシフトによるＡ／Ｄ変換データの誤差が、誤差データと同一（略同一）の周波数特性をもつようになる。

また本発明の一態様では、前記コードデータをＣＳとし、前記コードデータの範囲に対応した所定値をＣＭ、ＣＡとし、前記誤差データをＥＲＲとし、前記関数をｆとしたとき、ＣＳ＞０においてＥＲＲ＝ｆ（ＣＳ）＝（ＣＭ−ＣＳ）／ＣＡ、ＣＳ＝０においてＥＲＲ＝ｆ（ＣＳ）＝０ＣＳ＜０においてＥＲＲ＝ｆ（ＣＳ）＝−（ＣＭ＋ＣＳ）／ＣＡであってもよい。

このような関数ｆを採用することで、コードデータ用Ｄ／Ａ変換回路が有すると推定される非線形性に応じた関数ｆを設定できる。即ち、コードデータ用Ｄ／Ａ変換回路の変換特性に基づく関数を関数ｆとして設定できる。

また本発明の一態様では、前記コードデータ生成回路は、データ生成回路と、前記データ生成回路からの生成データを変調して前記誤差データを生成する変調回路と、前記誤差データを前記コードデータに変換する変換回路と、を含んでもよい。

このように、コードデータ生成回路が変調回路を含むことで、周波数特性がシェイピング特性を有する誤差データを生成できる。また、コードデータ生成回路が変換回路を含むことで、誤差データをコードデータに変換できる。

また本発明の一態様では、前記変調回路は、前記生成データに対してｎ次（ｎは１以上の整数）のΔΣ変調を行って前記誤差データを生成してもよい。

このように生成データに対してｎ次のΔΣ変調を行うことで、シェイピング特性を有する誤差データを生成できる。そして、その誤差データのシェイピング特性により、コードシフトによるＡ／Ｄ変換データの誤差にシェイピング特性を付与できる。

また本発明の一態様では、前記データ生成回路は、前記生成データとして疑似乱数データを生成してもよい。

このようにすれば、疑似乱数データが変調されることでコードデータが生成される。疑似乱数データを用いることでコードデータの周期性を低減できるが、データ生成回路の動作周期によってコードデータに周期性が残るおそれがある。本実施形態では、疑似乱数データを変調することで、コードデータの周期性がＡ／Ｄ変換データのアラン分散特性に与える影響を低減できる。

また本発明の一態様では、前記データ生成回路は、前記疑似乱数データと第２の乱数データに基づいて前記生成データを出力してもよい。

このようにすれば、よりランダム性が高い生成データを生成できる。例えば、生成データの各コードの出現頻度が均一でない場合に、その出現頻度をより均一にすることが可能になる。

また本発明の一態様では、前記Ａ／Ｄ変換回路は、比較回路と、前記比較回路からの比較結果信号によりレジスター値が設定される逐次比較レジスターを有し、逐次比較用データを出力する制御回路と、前記制御回路からの前記逐次比較用データをＤ／Ａ変換して、前記逐次比較用データに対応するＤ／Ａ出力信号を出力する逐次比較用データ用Ｄ／Ａ変換回路と、前記コードデータをＤ／Ａ変換して、前記コードデータに対応するコード信号を出力するコードデータ用Ｄ／Ａ変換回路と、を含み、前記比較回路は、前記入力信号のサンプリング信号と前記コード信号の加算信号と、前記Ｄ／Ａ出力信号とを比較する処理、或いは前記サンプリング信号と、前記Ｄ／Ａ出力信号と前記コード信号の加算信号とを比較する処理を行い、前記制御回路は、前記逐次比較レジスターの逐次比較結果データと前記コードデータとに基づき求められる出力データを、前記入力信号のＡ／Ｄ変換データとして出力してもよい。

逐次比較用データ用Ｄ／Ａ変換回路が非線形性を有している場合、その非線形性は、Ａ／Ｄ変換特性に非線形性を生じさせる要因となるおそれがある。本発明の一態様によれば、時間的に変化するコードデータを用いることで、入力信号に対する逐次比較結果データを変化させることができる。これにより、非線形性が時間的に分散され、時間平均で見たＡ／Ｄ変換回路の特性を改善できる。例えば、ミッシングコードが発生するコードを、時間的に分散させることが可能になる。

また本発明の一態様では、物理量トランスデューサーを駆動する駆動回路と、前記物理量トランスデューサーからの検出信号を受けて、物理量に応じた物理量信号を検出する検出回路と、を含み、前記検出回路は、前記検出信号に基づく前記入力信号をＡ／Ｄ変換する前記Ａ／Ｄ変換回路を有してもよい。

このようにすれば、シェイピング特性を有する誤差データに基づいて生成されたコードデータに基づくコードシフトを行って、検出信号に基づく入力信号をＡ／Ｄ変換できる。これにより、アラン分散特性が改善されたＡ／Ｄ変換回路により物理量信号を検出することが可能になり、高精度に物理量を検出することが可能になる。

また本発明の他の態様は、上記に記載の回路装置と、前記物理量トランスデューサーと、を含む物理量測定装置に関係する。

また本発明の更に他の態様は、上記のいずれかに記載の回路装置を含む電子機器に関係する。

また本発明の更に他の態様は、上記のいずれかに記載の回路装置を含む移動体に関係する。

回路装置の比較例。 コードデータ用Ｄ／Ａ変換回路の積分非直線性の特性例。 コードシフトによるＡ／Ｄ変換データの誤差の時間変化を模式的に示す図。 比較例における、コードシフトによるＡ／Ｄ変換データの誤差の周波数特性の例。 比較例におけるＡ／Ｄ変換データのアラン分散特性の例。 本実施形態の回路装置の構成例。 本実施形態の手法の原理的な説明図。 コードデータを誤差データに変換する関数の特性例。 データ生成回路の詳細な構成例。 変調回路の詳細な構成例。 本実施形態における、コードシフトによるＡ／Ｄ変換データの誤差の周波数特性の例。 比較例及び本実施形態におけるＡ／Ｄ変換データのアラン分散特性の例。 データ生成回路の変形例。 データ生成回路の変形例の動作を説明する図。 Ａ／Ｄ変換回路の構成例。 Ａ／Ｄ変換回路の第１の詳細な構成例。 Ａ／Ｄ変換回路の第１の詳細な構成例の動作を説明する図。 Ａ／Ｄ変換回路の第２の詳細な構成例。 物理量測定装置の構成例。 移動体の例。 電子機器の例。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．比較例
図１は、回路装置の比較例である。この回路装置１９０は、線形帰還シフトレジスター１９１（コードデータ生成回路）、Ａ／Ｄ変換回路１９２を含む。

線形帰還シフトレジスター１９１は、例えば疑似乱数データ等を生成し、その生成したデータをコードデータＣＤＡとして出力する。Ａ／Ｄ変換回路１９２は、逐次比較型のＡ／Ｄ変換回路であり、入力信号ＶＩＮ（入力電圧）をＡ／Ｄ変換し、その結果をＡ／Ｄ変換データＤＯＵＴとして出力する。Ａ／Ｄ変換回路１９２は、コードデータＣＤＡをＤ／Ａ変換するコードデータ用Ｄ／Ａ変換回路１９３を含んでいる。そして、コードデータ用Ｄ／Ａ変換回路の出力信号を用いて、入力信号ＶＩＮに対するＡ／Ｄ変換値をコードデータＣＤＡの分だけシフト（コードシフト）させる。得られたＡ／Ｄ変換値からコードデータＣＤＡを減算し、Ａ／Ｄ変換データＤＯＵＴとして出力する。

このようなＡ／Ｄ変換回路において、コードデータ用Ｄ／Ａ変換回路１９３の出力信号がコードデータＣＤＡに対して非線形性をもっていたとする。そうすると、コードデータ用Ｄ／Ａ変換回路１９３の出力信号は、コードデータＣＤＡに対応する理想的な成分と、非線形性による誤差成分とを含むことになる。理想的な成分は、Ａ／Ｄ変換値からコードデータＣＤＡを減算した際に除かれるが、誤差成分は除かれないので、その誤差成分に対応したデータがＡ／Ｄ変換データＤＯＵＴに残ってしまうことになる。

図２は、コードデータ用Ｄ／Ａ変換回路の積分非直線性の特性例である。この積分非直線性に応じた誤差が、Ａ／Ｄ変換データＤＯＵＴの誤差として現れることになる。図２の例では、コードデータＣＤＡの範囲が−３１〜＋３１であり、その範囲の中央（ＣＤＡ＝０）で積分非直線性の値が大きく変化している。この特性は、コードデータ用Ｄ／Ａ変換回路の変換特性に応じたものであり、図２はその一例である。

例えば図１６で後述するＡ／Ｄ変換回路では、ＤＡＣ２がコードデータ用Ｄ／Ａ変換回路に相当する。ＤＡＣ２のキャパシターＣＣ１、ＣＣ２、ＣＣ３、ＣＣ４は、ユニットキャパシターの容量値をＣとして、Ｃ、２Ｃ、４Ｃ、８Ｃに重み付けされた容量値を有する。ユニットキャパシターの容量値にはばらつきがあるので、それが要因となって積分非直線性が生じる。ＤＡＣ２は４ビットのコードデータをＤ／Ａ変換するので、コードデータＣＤＡの範囲は０〜＋１５となる。ＣＤＡ＝０は「００００」であり、ＣＤＡ＝＋１５は「１１１１」である。スイッチ素子ＳＣ１、ＳＣ２、ＳＣ３、ＳＣ４は、コードデータＣＤＡのＬＳＢ、２ビット目、３ビット目、ＭＳＢで制御され、ビットが「１」のとき基準電圧ＶＲＥＦを選択し、ビットが「０」のとき接地電圧ＧＮＤを選択する。このため、ＣＤＡ＝＋７は「０１１１」であり、ＣＤＡ＝＋８は「１０００」であり、この間で全てのキャパシターＣＣ１〜ＣＣ４の一端のノードの電圧がＶＲＥＦとＧＮＤで入れ替わることになり、積分非直線性の値の変化が最大になると予想される。また、図１８のように差動のＤ／Ａ変換回路（ＤＡＣ２Ｐ、ＤＡＣ２Ｎ）を用いた場合には、コードデータＣＤＡの範囲は−７〜＋７となる。図１８の例では、コードデータＣＤＡのＭＳＢを、２の補数の符号ビットを反転させたビットとして考える。即ち、ＣＤＡ＝−１は２の補数で「１１１１」なので、符号ビットを反転して「０１１１」であり、ＣＤＡ＝０は２の補数で「００００」なので、符号ビットを反転して「１０００」となる。このため、ＣＤＡ＝−１（「０１１１」）とＣＤＡ＝０（「１０００」）の間で全てのキャパシターＣＣ１Ｐ〜ＣＣ４Ｐ、ＣＣ１Ｎ〜ＣＣ４Ｎの一端のノードの電圧がＶＲＥＦとＧＮＤで入れ替わることになり、積分非直線性の値の変化が最大になると予想される。このことから、コードデータ用Ｄ／Ａ変換回路の積分非直線性の特性が図２のようになると予想される。

図３は、コードシフトによるＡ／Ｄ変換データの誤差の時間変化を模式的に示す図である。図１で説明したように、時間的に変化するコードデータＣＤＡが線形帰還シフトレジスター１９１により生成され、図２で説明したように、コードデータＣＤＡに応じて誤差（積分非直線性の値）が変化する。そのため、図３に示すように、コードシフトによるＡ／Ｄ変換データの誤差は時間的に変化する。

線形帰還シフトレジスター１９１は、所定の周期で生成コードが一巡するので、コードデータＣＤＡには周期性がある。この周期をＴＡとすると、コードシフトによるＡ／Ｄ変換データの誤差は、周期ＴＡ毎に同じ波形を繰り返すことになる。このため、コードシフトによるＡ／Ｄ変換データの誤差には、周期的な成分が含まれることになる。

図４は、比較例における、コードシフトによるＡ／Ｄ変換データの誤差の周波数特性の例である。図４には、誤差の時間変化をフーリエ変換したシミュレーション結果を示している。また図５は、比較例におけるＡ／Ｄ変換データのアラン分散特性の例である。アラン分散は、時間的にノイズを評価する指標であり、時間間隔τの間に発生する誤差の分散を時間で規格化した指標である。

図４に示すように、誤差の周波数成分（信号パワー）は低周波側でも比較的フラットな特性となっている。ＳＰＡは、低周波側における、おおよその信号パワーレベルを示している。この低周波数側の周波数成分は、図５に示すアラン分散において、長い時間間隔τの特性に影響を与える可能性がある。例えば、Ａ／Ｄ変換回路の比較回路にタイムドメイン型コンパレーターを用いると、アンプ回路の１／ｆノイズの影響を受けなくなるので、τが大きくなるに従ってアラン分散が低下していく特性を得ることができる。しかしながら、図５のＡ１に示すように、Ａ／Ｄ変換データの誤差の周波数成分が、τが大きい領域においてアラン分散の特性を乱す（ピークを発生させる）可能性がある。

２．回路装置
図６は、本実施形態の回路装置の構成例である。回路装置１００は、コードデータ生成回路１１０、Ａ／Ｄ変換回路１２０を含む。なお、本実施形態は図６の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加したりする等の種々の変形実施が可能である。

コードデータ生成回路１１０は、時間的に変化するコードデータＣＳを生成する。Ａ／Ｄ変換回路１２０は、逐次比較型のＡ／Ｄ変換回路であり、コードデータＣＳに基づくコードシフトを行って、入力信号ＶＩＮ（入力電圧）をＡ／Ｄ変換する。そしてコードデータ生成回路１１０は、周波数特性がシェイピング特性を有する誤差データＥＲＲを生成し、誤差データＥＲＲをコードデータＣＳに変換する。

具体的には、Ａ／Ｄ変換回路１２０は、逐次比較用データをＤ／Ａ変換した信号と入力信号ＶＩＮとを比較し、その比較結果に基づいて逐次比較用データを更新し、その更新を繰り返すことで入力信号ＶＩＮをＡ／Ｄ変換データＤＯＵＴに変換する。この入力信号ＶＩＮから１つのＡ／Ｄ変換データＤＯＵＴを求める動作を１回のＡ／Ｄ変換動作とする。

コードデータ生成回路１１０は、各回のＡ／Ｄ変換動作で異なるコードデータＣＳを出力する。このとき、コードデータ生成回路１１０は、誤差データＥＲＲをコードデータＣＳに変換することで、コードデータＣＳを生成する。誤差データＥＲＲは、コードシフトによる（コードデータ用Ｄ／Ａ変換回路の積分非直線性による）Ａ／Ｄ変換データＤＯＵＴの誤差に対応する。即ち、Ａ／Ｄ変換回路１２０がコードデータＣＳに基づくコードシフトを行ってＡ／Ｄ変換データＤＯＵＴを出力した際に、そのＡ／Ｄ変換データＤＯＵＴに含まれると想定される誤差が、誤差データＥＲＲである。コードデータ生成回路１１０は、シェイピング特性を有する誤差データＥＲＲを生成するので、Ａ／Ｄ変換データＤＯＵＴに含まれる誤差もシェイピング特性を有することになる。シェイピング特性とは、低周波数側の周波数成分（ノイズ成分）が抑制されたハイパス周波数特性である。本実施形態では、生成データＤＡＲから誤差データＥＲＲを生成しているが、生成データＤＡＲの周波数特性における低周波数側の周波数成分が、誤差データＥＲＲにおいて抑制されている。

このように、誤差データＥＲＲをコードデータＣＳに変換することで、コードシフトによるＡ／Ｄ変換データＤＯＵＴの誤差を、誤差データＥＲＲに対応した誤差にすることが可能になる。これにより、誤差データＥＲＲの周波数特性により、コードシフトによるＡ／Ｄ変換データＤＯＵＴの誤差の低周波成分を制御できるようになる。即ち、周波数特性がシェイピング特性を有する誤差データＥＲＲを生成することで、コードシフトによるＡ／Ｄ変換データＤＯＵＴの誤差にシェイピング特性をもたせることが可能になる。誤差がシェイピング特性をもつことで低周波数側の周波数成分が小さくなるので、Ａ／Ｄ変換回路１２０のアラン分散特性（例えば比較的長い時間間隔τにおける特性）を改善できる。

図６に示すように、コードデータ生成回路１１０は、データ生成回路１１２と、データ生成回路１１２からの生成データＤＡＲを変調して誤差データＥＲＲを生成する変調回路１１４と、誤差データＥＲＲをコードデータＣＳに変換する変換回路１１６と、を含む。

具体的には、データ生成回路１１２は、時系列のランダムなデータ（時間的に変化するデータ）である生成データＤＡＲを生成する。例えば、生成データＤＡＲは疑似乱数データである。変調回路１１４は、誤差データＥＲＲの周波数特性をシェイピングする変調を行う。例えば、変調としてΔΣ変調を採用できる。変換回路１１６は、所定の変換関数により誤差データＥＲＲをコードデータＣＳに変換する。Ａ／Ｄ変換回路１２０がコードデータＣＳをＡ／Ｄ変換データＤＯＵＴの誤差に変換していると考えると、その変換関数（のモデル）の逆関数が、所定の変換関数である。

このように、コードデータ生成回路１１０に変調回路１１４を設けることで、周波数特性がシェイピング特性を有する誤差データＥＲＲを生成できる。また、コードデータ生成回路１１０に変換回路１１６を設けることで、誤差データＥＲＲをコードデータＣＳに変換できる。

図７は、本実施形態の手法の原理的な説明図である。図７に示すように、Ａ／Ｄ変換回路１２０はコードデータ用Ｄ／Ａ変換回路１２１、逐次比較回路１２２、減算回路１２３を含む。例えば図１５のＡ／Ｄ変換回路では、ＤＡＣ２がコードデータ用Ｄ／Ａ変換回路１２１に対応し、Ｓ／Ｈ回路３０、ＤＡＣ１、比較回路１０、制御回路２０が逐次比較回路１２２及び減算回路１２３に対応する。なお、図７では、入力信号をＶＩＮ＝０とし、逐次比較回路１２２が理想的な（微分非直線性や積分非直線性がない）Ａ／Ｄ変換特性を有すると仮定する。

変換回路１１６は、コードデータＣＳと誤差データＥＲＲの関係を示す関数ｆ（ＣＳ）＝ＥＲＲの逆関数ｆ^−１（ＥＲＲ）＝ＣＳにより、誤差データＥＲＲをコードデータＣＳに変換する。コードデータ用Ｄ／Ａ変換回路１２１は、コードデータＣＳをＤ／Ａ変換し、信号Ｖ（ＣＳ）＋ｅ（ＣＳ）を出力する。Ｖ（ＣＳ）は理想的なＤ／Ａ変換結果であり、ｅ（ＣＳ）は、コードデータ用Ｄ／Ａ変換回路１２１の非線形性による誤差である。逐次比較回路１２２は、ＶＩＮ＋Ｖ（ＣＳ）＋ｅ（ＣＳ）＝Ｖ（ＣＳ）＋ｅ（ＣＳ）に対応するＡ／Ｄ変換値ＣＳ＋Ｄｅ（ＣＳ）を出力する。Ｄｅ（ＣＳ）は、ｅ（ＣＳ）のＡ／Ｄ変換結果に対応する。減算回路１２３は、Ａ／Ｄ変換値ＣＳ＋Ｄｅ（ＣＳ）からコードデータＣＳを減算し、Ａ／Ｄ変換データＤＯＵＴ＝Ｄｅ（ＣＳ）を出力する。

このように、Ａ／Ｄ変換データＤＯＵＴは、コードデータＣＳに対応する誤差データＤｅ（ＣＳ）を含んでいることが分かる。Ｄｅ（ＣＳ）は、コードデータＣＳを誤差データに変換する関数になっている。このＤｅ（ＣＳ）に、変換回路１１６で用いる逆関数ｆ^−１（ＥＲＲ）＝ＣＳを代入すると、Ｄｅ（ＣＳ）＝Ｄｅ（ｆ^−１（ＥＲＲ））となる。本実施形態では、関数ｆとして、関数Ｄｅと同じ（略同一の）特性の関数を採用する。これにより、Ｄｅ（ＣＳ）＝Ｄｅ（Ｄｅ^−１（ＥＲＲ））＝ＥＲＲとなり、変調回路１１４で生成した誤差データＥＲＲのシェイピング特性を、Ａ／Ｄ変換データＤＯＵＴの誤差データＤｅ（ＣＳ）に反映させることができる。

Ｄｅ（ｆ^−１（ＥＲＲ））は、システムの誤差伝搬関数に相当する。本実施形態では、この誤差伝搬関数Ｄｅ（ｆ^−１（ＥＲＲ））の演算結果がほぼＥＲＲ（又は定数×ＥＲＲ）になるように、関数ｆを設定しておく。Ｄｅの特性は、コードデータ用Ｄ／Ａ変換回路１２１の特性で決まるので、その非線形性を表す関数ｅと同じ（略同一の）特性の関数を関数ｆとして採用する。例えば、コードデータ用Ｄ／Ａ変換回路１２１の動作から関数ｅを推定し、その推定した関数を関数ｆに設定する。

以上の実施形態では、コードデータ生成回路１１０は、コードデータＣＳを誤差データＥＲＲに変換する関数ｆの逆関数ｆ^−１により、誤差データＥＲＲをコードデータＣＳに変換する。

このようにすれば、コードデータＣＳを誤差データＥＲＲに変換する関数ｆを適切に設定することで、Ａ／Ｄ変換データＤＯＵＴの誤差データＤｅ（ＣＳ）の周波数特性を、誤差データＥＲＲの周波数特性と同一（略同一）にできる。これにより、Ａ／Ｄ変換データＤＯＵＴの誤差データＤｅ（ＣＳ）にシェイピング特性をもたせることが可能になる。

また本実施形態では、Ａ／Ｄ変換回路１２０は、コードデータＣＳをＤ／Ａ変換するコードデータ用Ｄ／Ａ変換回路１２１を有する。関数ｆは、コードデータ用Ｄ／Ａ変換回路１２１の変換特性に基づく関数である。

コードデータ用Ｄ／Ａ変換回路１２１の変換特性は、Ｖ（ＣＳ）＋ｅ（ＣＳ）で表される。その誤差成分であるｅ（ＣＳ）に基づいて関数ｆを設定することで、システムの誤差伝搬関数Ｄｅ（ｆ^−１（ＥＲＲ））の演算結果をほぼＥＲＲ（又は定数×ＥＲＲ）にできる。これにより、コードシフトによるＡ／Ｄ変換データＤＯＵＴの誤差データＤｅ（ＣＳ）が、誤差データＥＲＲと同一（略同一）となるようにできる。

３．詳細な構成例
図８は、コードデータを誤差データに変換する関数の特性例である。関数ｆは、下式（１）で表される。下式（１）は、コードデータＣＳの範囲が−３１〜＋３１である場合の例である。

コードデータ用Ｄ／Ａ変換回路がもつ非線形性（積分非直線性）は、図２で説明した特性となる。上式（１）の関数ｆは、その非線形性に基づいて設定したものである。変換回路１１６は、上式（１）の関数ｆの逆関数ｆ^−１により誤差データＥＲＲをコードデータＣＳに変換する。例えば、変換回路１１６は、ＤＳＰ（Digital Signal Processor）や専用のロジック回路等により逆関数ｆ^−１の演算処理を行う。ＤＳＰを用いる場合、ＤＳＰが時分割に行う複数の処理の一部により、変換回路１１６の機能が実現される。或いは、変換回路１１６は、逆関数ｆ^−１に対応するルックアップテーブルを記憶し、そのルックアップテーブルにより誤差データＥＲＲをコードデータＣＳに変換してもよい。

以上の実施形態によれば、コードデータＣＳの範囲に対応した所定値をＣＭ、ＣＡとしたとき、関数ｆは下式（２）で表される。

上式（１）、（２）を比較すると、所定値はＣＭ＝３２、ＣＡ＝３１である。即ち、コードデータＣＳの範囲が−ＣＡ〜ＣＡである場合に、その範囲の大きさ（ＣＡ−（−ＣＡ）＝２ＣＡ）の１／２が所定値ＣＡである。また、所定値ＣＭ＝ＣＡ＋１である。

このような関数ｆを採用することで、一般的なＤ／Ａ変換回路が有すると推定される非線形性に応じた関数ｆを設定できる。例えば、図１６や図１８のようなキャパシターアレイ型のＤ／Ａ変換回路では、センターコード（ＣＳ＝０）において積分非直線性の変化が最大になると考えられる。関数ｆは、このような特性を反映している。

なお、関数ｆは上式（１）、（２）に限定されない。例えば、上式（１）ではＣＳ＝−３１からＣＳ＝−１に向かってｆ（ＣＳ）が単調減少し、ＣＳ＝０でｆ（ＣＳ）が正方向に急激に変化し、ＣＳ＝＋１からＣＳ＝＋３１に向かってｆ（ＣＳ）が単調減少している。このような特性は、コードデータ用Ｄ／Ａ変換回路の構成や動作によって決まっているので、異なる構成や動作のコードデータ用Ｄ／Ａ変換回路を採用した場合には、それに応じて関数ｆを設定すればよい。

図９は、データ生成回路の詳細な構成例である。データ生成回路１１２は、フリップフロップ回路ＦＦ１〜ＦＦ１６、排他的論理和回路ＥＸ１〜ＥＸ３を含む。

フリップフロップ回路ＦＦ２〜ＦＦ１６のデータ入力端子には、フリップフロップ回路ＦＦ１〜ＦＦ１５の出力Ｑ１〜Ｑ１５が入力される。排他的論理和回路ＥＸ１は、フリップフロップ回路ＦＦ１４、ＦＦ１６の出力Ｑ１４、Ｑ１６の排他的論理和を出力する。排他的論理和回路ＥＸ２は、フリップフロップ回路ＦＦ１３の出力Ｑ１３と排他的論理和回路ＥＸ１の出力との排他的論理和を出力する。排他的論理和回路ＥＸ３は、フリップフロップ回路ＦＦ１１の出力Ｑ１１と排他的論理和回路ＥＸ２の出力との排他的論理和を出力する。フリップフロップ回路ＦＦ１のデータ入力端子には、排他的論理和回路ＥＸ３の出力が入力される。

このように、データ生成回路１１２は、排他的論理和回路ＥＸ１〜ＥＸ３により帰還されたシフトレジスター（線形帰還シフトレジスター）になっている。図９の例では、Ｑ１〜Ｑ１６で構成される１６ビットのデータＱ［１６：１］が生成され、このデータＱ［１６：１］は疑似乱数データとなる。フリップフロップ回路ＦＦ１〜ＦＦ１６を動作させるクロック信号の周波数をｆｃｋとすると、データＱ［１６：１］は周期２^１６／ｆｃｋで一巡する。生成データＤＡＲとしては、例えばデータＱ［１６：１］の一部を用いる。例えば、コードデータＣＳが６ビット（−３１〜＋３１）の場合、データＱ［１６：１］のうち下位６ビットのデータＱ［６：１］を生成データＤＡＲとして出力する。

以上の実施形態によれば、データ生成回路１１２は、生成データＤＡＲとして疑似乱数データを生成する。

このようにすれば、疑似乱数データに基づいてコードデータＣＳを生成することが可能になる。疑似乱数データを用いることでコードデータＣＳの周期性を低減できるが、図３で説明したように、データ生成回路１１２の動作周期によってコードデータＣＳに周期性が残る。本実施形態では、疑似乱数データを変調して（周波数特性をシェイピングして）コードデータＣＳを生成することで、コードデータＣＳの周期性の影響を低減できる。

なお、データ生成回路１１２は図９の構成に限定されず、疑似的な乱数データを生成できる回路であればよい。

図１０は、変調回路の詳細な構成例である。変調回路１１４は、加算処理部１３１（減算回路）、減算処理部１３２（減算回路）、遅延部１３３（レジスター、フリップフロップ回路）を含む。

加算処理部１３１は、生成データＤＡＲと遅延部１３３の出力を加算し、その結果を誤差データＥＲＲとして出力する。減算処理部１３２は、遅延部１３３の出力から加算処理部１３１の出力を減算し、その結果を出力する。遅延部１３３は、減算処理部１３２の出力を記憶し（ラッチし）、その記憶したデータを出力する。この変調回路１１４は、生成データＤＡＲに対して１次のΔΣ変調を行うΔΣ変調回路である。例えば、変調回路１１４は、ＤＳＰや専用のロジック回路等により実現される。ＤＳＰを用いる場合、ＤＳＰが時分割に行う複数の処理の一部により、変調回路１１４の機能が実現される。

図１１は、本実施形態における、コードシフトによるＡ／Ｄ変換データの誤差の周波数特性の例である。図１１には、図８〜図１０を図６に適用した場合の誤差の時間変化をフーリエ変換したシミュレーション結果を示している。また図１２は、比較例及び本実施形態におけるＡ／Ｄ変換データのアラン分散特性の例である。ＡＤ１は、図５で説明した比較例のアラン分散特性であり、ＡＤ２は、本実施形態におけるアラン分散特性である。

図１１に示すように、１次のΔΣ変調により、Ａ／Ｄ変換データの誤差の周波数特性がシェイピングされている。比較例における信号パワーレベルＳＰＡに比べて、低周波側における周波数成分（信号パワー）が大幅に低減されていることが分かる。これにより、図１２のＢ１に示すように、τが大きい領域でのアラン分散特性が、比較例に比べて改善している。即ち、誤差の周波数成分によるアラン分散特性の乱れ（ピーク）が低減されている。また、誤差の低周波側における周波数成分（信号パワー）が低減されたことで、アラン分散特性のフロアが下がり、アラン分散の全体的な特性が改善されている。

以上の実施形態によれば、変調回路１１４は、生成データＤＡＲに対してｎ次（ｎは１以上の整数）のΔΣ変調を行って誤差データＥＲＲを生成する。

このようにすれば、図１１に示すようなシェイピング特性を誤差データＥＲＲに付与することが可能になる。本実施形態では、Ａ／Ｄ変換データＤＯＵＴの誤差データＤｅ（ＣＳ）が誤差データＥＲＲと同じ（略同一の）周波数特性となるので、Ａ／Ｄ変換データＤＯＵＴの誤差データＤｅ（ＣＳ）にシェイピング特性を付与できる。

なお、図１０では１次のΔΣ変調回路を例に説明したが、変調回路１１４は２次以上のΔΣ変調回路であってもよい。ΔΣ変調回路の次数は、ΔΣ変調回路が含む帰還ループの数に対応する。

４．変形例
図１３は、データ生成回路の変形例である。図１３では、データ生成回路１１２は、線形帰還シフトレジスター１４１、出力回路１４２を含む。

線形帰還シフトレジスター１４１は、疑似乱数データＲＭＤ１（第１の乱数データ）を生成する。線形帰還シフトレジスター１４１は、例えば図９の線形帰還シフトレジスターである。出力回路１４２は、疑似乱数データＲＭＤ１と第２の乱数データＲＭＤ２に基づいて生成データＤＡＲを出力する。例えば、第２の乱数データＲＭＤ２を用いて疑似乱数データＲＭＤ１に対して加工（例えば置き換え、演算、組み合わせ等）を行って、生成データＤＡＲを生成する。第２の乱数データＲＭＤ２は、例えば回路装置１００の内部の回路により出力される乱数データ、或いは回路装置１００の外部から供給される乱数データである。例えば、データ生成回路１１２が線形帰還シフトレジスター１４１とは別の疑似乱数データ生成回路を含み、その疑似乱数データ生成回路が第２の乱数データＲＭＤ２を出力してもよい。

以上の実施形態によれば、データ生成回路１１２は、疑似乱数データＲＭＤ１と第２の乱数データＲＭＤ２に基づいて生成データＤＡＲを出力する。

このようにすれば、よりランダム性が高い生成データＤＡＲを生成できる。例えば、生成データＤＡＲの各コードの出現頻度が均一でない場合に、その出現頻度をより均一にすることが可能になる。

図１４は、データ生成回路の変形例の動作を説明する図である。図１４には、コードデータＣＳとして４ビットの２の補数を生成する場合の例を示す。この場合、生成データＤＡＲも４ビットの２の補数となる。

４ビットの疑似乱数データＲＭＤ１は、２進数で００００〜１１１１の値をとり得る。１０進数では０〜１５であり、１６個の値がある。一方、４ビットの２の補数は、１０進数で考えると−７〜＋７であり、値の数は１５個になる。このため、疑似乱数データＲＭＤ１から２の補数である生成データＤＡＲを生成しようとすると、値が１つ余ることになる。例えば、疑似乱数データＲＭＤ１の１〜１５を生成データＤＡＲの−７〜＋７に変換したとすると、疑似乱数データＲＭＤ１の０が余る。例えば、余った０を生成データＤＡＲの０に対応させたとする。このとき、疑似乱数データＲＭＤ１の各コードの発生頻度が均一であるとすると、ＤＡＲ＝０の発生頻度は、０以外のコードの発生頻度の２倍になってしまう。

本実施形態では、疑似乱数データがＲＭＤ１＝０の場合に第２の乱数データＲＭＤ２を割り当て、その第２の乱数データＲＭＤ２を生成データＤＡＲに変換する。第２の乱数データＲＭＤ２の各コードの出現頻度が均一であれば、ＲＭＤ１＝０の出現頻度が生成データＤＡＲの各コードに分散される。このようにして、生成データＤＡＲの各コードの出現頻度を均一にできる。

５．Ａ／Ｄ変換回路
図１５は、Ａ／Ｄ変換回路の構成例である。Ａ／Ｄ変換回路１２０は、比較回路１０、制御回路２０、第１のＤ／Ａ変換回路ＤＡＣ１、第２のＤ／Ａ変換回路ＤＡＣ２、Ｓ／Ｈ回路３０（サンプルホールド回路）を含む。第２のＤ／Ａ変換回路ＤＡＣ２が図７のコードデータ用Ｄ／Ａ変換回路１２１に対応する。なお、本実施形態は図１５の構成に限定されず、その一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

比較回路１０は、コンパレーターにより実現され、信号ＳＡＤＤと信号ＤＣＱの比較処理を行う。例えば、比較回路１０は、入力信号を時間（例えばパルス幅、或いはパルスの遅延時間）に変換して比較するタイムドメイン型コンパレーターである。例えば、タイムドメイン型コンパレーターは、第１の電圧時間変換回路、第２の電圧時間変換回路、判定回路を含む。第１の電圧時間変換回路は、第１の入力信号（ＤＣＱ）と第２の入力信号（ＳＡＤＤ）の差分に対応する遅延時間でパルス信号を遅延させる。第２の電圧時間変換回路は、第２の入力信号（ＳＡＤＤ）と第１の入力信号（ＤＣＱ）の差分に対応する遅延時間でパルス信号を遅延させる。判定回路は、第１の電圧時間変換回路により遅延されたパルス信号と第２の電圧時間変換回路により遅延されたパルス信号とを比較し、第１の入力信号と第２の入力信号との大小を判定する。

制御回路２０は、逐次比較レジスターＳＡＲを有し、逐次比較レジスターＳＡＲに記憶された逐次比較用データＲＤＡを出力する。逐次比較レジスターＳＡＲは、比較回路１０からの比較結果信号ＣＰＱにより、そのレジスター値が設定されるレジスターである。例えば比較回路１０が、ＭＳＢのビットからＬＳＢのビットに至るまでの逐次比較処理を行った場合に、各ビットにおける比較処理結果（「１」、「０」）が、逐次比較レジスターＳＡＲの各レジスター値として記憶される。

なお制御回路２０は、Ａ／Ｄ変換回路の各回路ブロックの制御処理も行うこともできる。例えばＤ／Ａ変換回路ＤＡＣ１、ＤＡＣ２に含まれるスイッチ素子（スイッチアレイ）をオン及びオフする制御を行う。

Ｄ／Ａ変換回路ＤＡＣ１（逐次比較用データ用Ｄ／Ａ変換回路）は、制御回路２０からの逐次比較用データＲＤＡのＤ／Ａ変換を行う。そして逐次比較用データＲＤＡに対応するＤ／Ａ出力信号ＤＣＱを出力する。このＤ／Ａ変換回路ＤＡＣ１は、キャパシターアレイを用いた電荷再分配型であってもよいし、その一部又は全部がラダー抵抗型であってもよい。

Ｄ／Ａ変換回路ＤＡＣ２は、コードデータＣＳをＤ／Ａ変換する。そしてコードデータＣＳに対応するコード信号ＳＣＤを出力する。ここでコードデータＣＳは、所定タイミング毎に変化するデジタルデータであり、１又は複数回のＡ／Ｄ変換タイミング毎に異なった値になるデータである。

Ｓ／Ｈ回路３０は、Ａ／Ｄ変換の対象となる入力信号ＶＩＮをサンプルホールドする回路である。なお電荷再分配型の場合にはＳ／Ｈ回路３０の機能はＤ／Ａ変換回路により実現できる。

そして本実施形態では比較回路１０は、入力信号ＶＩＮのサンプリング信号ＳＩＮとコード信号ＳＣＤの加算信号ＳＡＤＤと、Ｄ／Ａ出力信号ＤＣＱとを比較する処理を行う。なお、比較回路１０は、サンプリング信号ＳＩＮと、Ｄ／Ａ出力信号ＤＣＱとコード信号ＳＣＤの加算信号とを比較する処理を行ってもよい。

そして制御回路２０は、逐次比較レジスターＳＡＲからの逐次比較結果データＱＤＡ（逐次比較が終了した後の最終的な逐次比較用データＲＤＡ）とコードデータＣＳとに基づき求められる出力データを、入力信号ＶＩＮのＡ／Ｄ変換データＤＯＵＴとして出力する。例えばサンプリング信号ＳＩＮとコード信号ＳＣＤの加算信号ＳＡＤＤと、Ｄ／Ａ出力信号ＤＣＱとの比較処理が行われる場合には、制御回路２０は、逐次比較結果データＱＤＡからコードデータＣＳを減算する処理を行う。一方、サンプリング信号ＳＩＮと、Ｄ／Ａ出力信号ＤＣＱとコード信号ＳＣＤの加算信号との比較処理が行われる場合には、制御回路２０は、逐次比較結果データＱＤＡにコードデータＣＳを加算する処理を行う。

逐次比較用データＲＤＡをＤ／Ａ変換するＤ／Ａ変換回路ＤＡＣ１が、非線形性（微分非直線性、積分非直線性）を有している場合、その非線形性は、Ａ／Ｄ変換回路１２０のＡ／Ｄ変換特性に非線形性を生じさせる要因となる。例えば、Ａ／Ｄ変換データの特定のコードがミッシングコードになる可能性がある。本実施形態では、時間的に変化するコードデータＣＳを用いることで、（同一の）入力信号ＶＩＮに対する逐次比較結果データＱＤＡを変化させることができる。これにより、非線形性が時間的に分散され、時間平均で見たＡ／Ｄ変換回路の特性を改善できる。例えば、ミッシングコードが発生するコードを、時間的に分散させることが可能になる。

図１６は、Ａ／Ｄ変換回路の第１の詳細な構成例である。図１６は、図１５のＤＡＣ１、ＤＡＣ２、比較回路１０の詳細な構成例を示すものであり、ＤＡＣ１、ＤＡＣ２は電荷再分配型のＤ／Ａ変換回路により構成される。

第１のＤ／Ａ変換回路ＤＡＣ１は、第１のキャパシターアレイ部４１と第１のスイッチアレイ部５１を含む。また比較ノードＮＣと第１のノードＮ１との間に設けられる第１の直列キャパシターＣＳ１を含む。またＤＡＣ１は、第２のキャパシターアレイ部４２と第２のスイッチアレイ部５２を含む。またサンプリング期間において、ノードＮＣ、Ｎ１を接地電圧ＧＮＤ（電源電圧、基準電圧）に設定するためのスイッチ素子ＳＳ１、ＳＳ２を含む。

第１のキャパシターアレイ部４１は、複数のキャパシターＣＡ１〜ＣＡ４を含む。これらのキャパシターＣＡ１〜ＣＡ４は、その一端が比較回路１０の比較ノードＮＣに接続される。ここで比較ノードＮＣ（サンプリングノード）は、比較回路１０の第１の入力端子（反転入力端子）に接続されるノードであり、比較回路１０の第２の入力端子（非反転入力端子）はＧＮＤに設定される。またキャパシターＣＡ１〜ＣＡ４はバイナリーで重み付けされており、例えばＣＡ１、ＣＡ２、ＣＡ３、ＣＡ４の容量値は、４ビットの場合にはＣ、２Ｃ、４Ｃ、８Ｃになっている。また第１のキャパシターアレイ部４１は、ダミーキャパシターＣＤＭも含む。

第１のスイッチアレイ部５１は、複数のスイッチ素子ＳＡ１〜ＳＡ４を含む。これらのスイッチ素子ＳＡ１〜ＳＡ４は、第１のキャパシターアレイ部４１のキャパシターＣＡ１〜ＣＡ４の他端に接続される。そしてスイッチ素子ＳＡ１〜ＳＡ４は、逐次比較用データＲＤＡの上位ビットのデータ（例えばＲＤＡが８ビットの場合には上位の４ビットのデータ）に基づきスイッチ制御される。

第２のキャパシターアレイ部４２は、複数のキャパシターＣＢ１〜ＣＢ４を含む。これらのキャパシターＣＢ１〜ＣＢ４は、その一端が第１のノードＮ１に接続される。ここで第１のノードＮ１は、一端が比較ノードＮＣに接続される直列キャパシターＣＳ１の他端側のノードである。またキャパシターＣＢ１〜ＣＢ４はバイナリーで重み付けされており、例えばＣＢ１、ＣＢ２、ＣＢ３、ＣＢ４の容量値は、４ビットの場合にはＣ、２Ｃ、４Ｃ、８Ｃになっている。

第２のスイッチアレイ部５２は、複数のスイッチ素子ＳＢ１〜ＳＢ４を含む。これらのスイッチ素子ＳＢ１〜ＳＢ４は、第２のキャパシターアレイ部４２のキャパシターＣＢ１〜ＣＢ４の他端に接続される。そしてスイッチ素子ＳＢ１〜ＳＢ４は、逐次比較用データＲＤＡの下位ビットのデータ（例えばＲＤＡが８ビットの場合には下位の４ビットのデータ）に基づきスイッチ制御される。

第２のＤ／Ａ変換回路ＤＡＣ２は、比較ノードＮＣと第２のノードＮ２との間に設けられる第２の直列キャパシターＣＳ２を含む。また第３のキャパシターアレイ部４３と第３のスイッチアレイ部５３を含む。またサンプリング期間において、第２のノードＮ２をＧＮＤに設定するためのスイッチ素子ＳＳ３を含む。

第３のキャパシターアレイ部４３は、複数のキャパシターＣＣ１〜ＣＣ４を含む。これらのキャパシターＣＣ１〜ＣＣ４は、その一端が第２のノードＮ２に接続される。ここで第２のノードＮ２は、一端が比較ノードＮＣに接続される直列キャパシターＣＳ２の他端側のノードである。またキャパシターＣＣ１〜ＣＣ４はバイナリーで重み付けされており、例えばＣＣ１、ＣＣ２、ＣＣ３、ＣＣ４の容量値は、４ビットの場合にはＣ、２Ｃ、４Ｃ、８Ｃになっている。

ＤＡＣ２の第３のスイッチアレイ部５３は、複数のスイッチ素子ＳＣ１〜ＳＣ４を含む。これらのスイッチ素子ＳＣ１〜ＳＣ４は、第３のキャパシターアレイ部４３のキャパシターＣＣ１〜ＣＣ４の他端に接続される。そしてスイッチ素子ＳＣ１〜ＳＣ４は、コードデータＣＳに基づきスイッチ制御される。

図１７は、Ａ／Ｄ変換回路の第１の詳細な構成例の動作を説明する図である。図１７に示すように、入力信号ＶＩＮのサンプリング期間では、Ｄ／Ａ変換回路ＤＡＣ１のスイッチ素子ＳＳ１、ＳＳ２がオンになり、ノードＮＣ、Ｎ１がＧＮＤに設定される。またＤ／Ａ変換回路ＤＡＣ１のスイッチ素子ＳＡ１〜ＳＡ４、ＳＢ１〜ＳＢ４を介して、キャパシターＣＡ１〜ＣＡ４、ＣＢ１〜ＣＢ４の他端がＶＩＮの電圧レベルに設定される。

これにより入力信号ＶＩＮのサンプリングが行われる。そしてスイッチ素子ＳＡ１〜ＳＡ４、ＳＢ１〜ＳＢ４がオフすると、そのタイミングでの入力信号ＶＩＮの電圧がホールドされる。なおサンプリング期間では、ダミーキャパシター用のスイッチ素子ＳＤＭを介して、ダミーキャパシターＣＤＭの他端がＶＩＮの電圧レベルに設定される。

またサンプリング期間では、コードシフト用のＤ／Ａ変換回路ＤＡＣ２のスイッチ素子ＳＳ３がオンになり、ノードＮ２がＧＮＤに設定される。またスイッチ素子ＳＣ１〜ＳＣ４を介して、キャパシターＣＣ１〜ＣＣ４の他端がＧＮＤに設定される。これによりキャパシターＣＣ１〜ＣＣ４の両端がＧＮＤに設定され、電荷が蓄積されない状態になる。

次に、Ａ／Ｄ変換の逐次比較期間になると、Ｄ／Ａ変換回路ＤＡＣ１のスイッチ素子ＳＳ１、ＳＳ２がオフになる。またダミーキャパシター用のスイッチ素子ＳＤＭの他端はＧＮＤに設定される。

そして、逐次比較用データＲＤＡの各ビットに基づいて、ＤＡＣ１のスイッチ素子ＳＡ１〜ＳＡ４、ＳＢ１〜ＳＢ４がスイッチ制御され、キャパシターＣＡ１〜ＣＡ４、ＣＢ１〜ＣＢ４の他端はＶＲＥＦ又はＧＮＤに設定される。例えば逐次比較用データがＲＤＡ＝１０００００００である場合には、ＲＤＡのＭＳＢに対応するキャパシターＣＡ４の他端は基準電圧ＶＲＥＦに設定される。また、他のキャパシターＣＡ３〜ＣＡ１、ＣＢ４〜ＣＢ１の他端はＧＮＤに設定される。

またＡ／Ｄ変換の逐次比較期間になると、Ｄ／Ａ変換回路ＤＡＣ２のスイッチ素子ＳＳ３がオフになる。そして、コードデータＣＳの各ビットに基づいて、ＤＡＣ２のスイッチ素子ＳＣ１〜ＳＣ４がスイッチ制御され、キャパシターＣＣ１〜ＣＣ４の他端はＶＲＥＦ又はＧＮＤに設定される。例えばコードデータがＣＤＡ＝１０００である場合には、キャパシターＣＣ４の他端はＶＲＥＦに設定され、他のキャパシターＣＣ３〜ＣＣ１の他端はＧＮＤに設定される。

図１６の電荷再分配型のＡ／Ｄ変換回路においては、ＶＩＮのサンプリング信号と、Ｄ／Ａ出力信号とコード信号の加算信号との比較処理が行われる。この場合には図１５の制御回路２０は、逐次比較結果データＱＤＡにコードデータＣＳを加算する処理を行うことになる。

図１８は、Ａ／Ｄ変換回路の第２の詳細な構成例である。図１８には、全差動型のＡ／Ｄ変換回路の構成例を示す。Ａ／Ｄ変換回路１２０は、比較回路１０と、比較回路１０の非反転入力端子に接続される第１のＤ／Ａ変換回路ＤＡＣ１Ｐと、比較回路１０の反転入力端子に接続される第２のＤ／Ａ変換回路ＤＡＣ１Ｎを含む。また、Ａ／Ｄ変換回路１２０は、比較回路１０の非反転入力端子に接続される第３のＤ／Ａ変換回路ＤＡＣ２Ｐと、反転入力端子に接続される第４のＤ／Ａ変換回路ＤＡＣ２Ｎを含む。

Ｄ／Ａ変換回路ＤＡＣ１Ｐ、ＤＡＣ１Ｎの構成は、図１６のＤ／Ａ変換回路ＤＡＣ１と同様に、キャパシターアレイ部とスイッチアレイ部を含む。そしてＤＡＣ１Ｐには、差動信号を構成する非反転側（正側）の入力信号ＰＩＮが入力され、ＤＡＣ１Ｎには、差動信号を構成する反転側（負側）の入力信号ＮＩＮが入力される。

そしてサンプリング期間では、ＤＡＣ１ＰのノードＮＣＰ、Ｎ１Ｐは、スイッチ素子ＳＳ１Ｐ、ＳＳ２Ｐによりコモン電圧（中間電圧）ＶＣＭに設定される。またＤＡＣ１ＮのノードＮＣＮ、Ｎ１Ｎは、スイッチ素子ＳＳ１Ｎ、ＳＳ２Ｎによりコモン電圧ＶＣＭに設定される。またサンプリング期間では、ＤＡＣ１Ｐのスイッチ素子ＳＡ１Ｐ〜ＳＡ４Ｐ、ＳＢ１Ｐ〜ＳＢ４Ｐの一端は、差動信号の非反転側の信号ＰＩＮに接続され、ＤＡＣ１Ｎのスイッチ素子ＳＡ１Ｎ〜ＳＡ４Ｎ、ＳＢ１Ｎ〜ＳＢ４Ｎの一端は、差動信号の反転側の信号ＮＩＮに接続される。

一方、逐次比較期間では、ＤＡＣ１Ｐのスイッチ素子ＳＡ１Ｐ〜ＳＡ４Ｐ、ＳＢ１Ｐ〜ＳＢ４Ｐの一端は、逐次比較用データの対応するビットが「１」である場合にはＶＲＥＦに接続され、「０」である場合にはＧＮＤに接続される。これに対して、ＤＡＣ１Ｎのスイッチ素子ＳＡ１Ｎ〜ＳＡ４Ｎ、ＳＢ１Ｎ〜ＳＢ４Ｎの一端は、逐次比較用データの対応するビットが「１」である場合にはＧＮＤに接続され、「０」である場合にはＶＲＥＦに接続される。

Ｄ／Ａ変換回路ＤＡＣ２Ｐ、ＤＡＣ２Ｎは、図１６のコードシフト用のＤ／Ａ変換回路ＤＡＣ２と同様に、キャパシターアレイ部とスイッチアレイ部を含む。

そしてサンプリング期間では、ＤＡＣ２ＰのノードＮ２Ｐは、スイッチ素子ＳＳ３ＰによりＶＣＭに設定される。またＤＡＣ２ＮのノードＮ２Ｎは、スイッチ素子ＳＳ３ＮによりＶＣＭに設定される。またＤＡＣ２Ｐのスイッチ素子ＳＣ１Ｐ〜ＳＣ４Ｐ及びＤＡＣ２Ｎのスイッチ素子ＳＣ１Ｎ〜ＳＣ４Ｎの一端はＶＣＭに接続される。

一方、逐次比較期間では、ＤＡＣ２Ｐのスイッチ素子ＳＣ１Ｐ〜ＳＣ４Ｐの一端は、コードデータの対応するビットが「１」である場合にはＶＲＥＦに接続され、「０」である場合にはＧＮＤに接続される。これに対して、ＤＡＣ２Ｎのスイッチ素子ＳＣ１Ｎ〜ＳＣ４Ｎの一端は、コードデータの対応するビットが「１」である場合にはＧＮＤに接続され、「０」である場合にはＶＲＥＦに接続される。

６．物理量測定装置
図１９は、本実施形態の回路装置を含む物理量測定装置の構成例である。物理量測定装置４００は、物理量トランスデューサーと回路装置１００を含む。回路装置１００は、物理量トランスデューサーを駆動する駆動回路７０と、物理量トランスデューサーからの検出信号を受けて、物理量に応じた物理量信号を検出する検出回路６０と、を含む。そして、検出回路６０は、検出信号に基づく入力信号をＡ／Ｄ変換するＡ／Ｄ変換回路１２０を有する。

物理量トランスデューサーは、物理量を検出するための素子やデバイスである。物理量は、例えば角速度、角加速度、速度、加速度、距離、圧力、音圧、磁気量又は時間等である。なお、回路装置１００は、複数の物理量トランスデューサーからの検出信号に基づいて物理量を検出してもよい。例えば、第１〜第３の物理量トランスデューサーが、各々、第１軸、第２軸、第３軸についての物理量を検出する。第１軸、第２軸、第３軸についての物理量とは、一例としては第１軸、第２軸、第３軸回りでの角速度又は角加速度、或いは第１軸、第２軸、第３軸方向での速度又は加速度などである。第１軸、第２軸、第３軸は一例としてはＸ軸、Ｙ軸、Ｚ軸である。なお第１軸〜第３軸のうちの２軸の物理量だけを検出するものであってもよい。

図１９には、物理量測定装置の一例として、角速度を検出するジャイロセンサーの構成例を示す。図１９では、物理量測定装置４００は、物理量トランスデューサーとして振動子４１０を含む。また、回路装置１００は、処理回路１５０（ＤＳＰ）を含むことができる。

振動子４１０（角速度検出素子）は、所定の軸での回転により振動子４１０に働くコリオリ力を検出し、そのコリオリ力に応じた信号を出力する素子である。振動子４１０は、例えば圧電振動子である。例えば、振動子４１０はダブルＴ字型、Ｔ字型、音叉型等の水晶振動子等である。なお、振動子４１０として、シリコン基板を用いて形成されたシリコン製振動子としてのＭＥＭＳ（Micro Electro Mechanical Systems）振動子等を採用してもよい。

駆動回路７０は、振動子４１０からのフィードバック信号ＤＩが入力される増幅回路３２と、自動ゲイン制御を行うゲイン制御回路４０と、駆動信号ＤＱを振動子４１０に出力する駆動信号出力回路５０を含む。また同期信号ＳＹＣを検出回路６０に出力する同期信号出力回路５４を含む。

増幅回路３２（Ｉ／Ｖ変換回路）は、振動子４１０からのフィードバック信号ＤＩを増幅する。例えば振動子４１０からの電流の信号ＤＩを電圧の信号ＤＶに変換して出力する。この増幅回路３２は、演算増幅器、帰還抵抗素子、帰還キャパシターなどにより実現できる。

駆動信号出力回路５０は、増幅回路３２による増幅後の信号ＤＶに基づいて、駆動信号ＤＱを出力する。例えば駆動信号出力回路５０が、矩形波（又は正弦波）の駆動信号を出力する場合には、駆動信号出力回路５０はコンパレーター等により実現できる。

ゲイン制御回路４０（ＡＧＣ）は、駆動信号出力回路５０に制御電圧ＤＳを出力して、駆動信号ＤＱの振幅を制御する。具体的には、ゲイン制御回路４０は、信号ＤＶを監視して、発振ループのゲインを制御する。例えば駆動回路７０では、ジャイロセンサーの感度を一定に保つために、振動子４１０の駆動用振動部に供給する駆動電圧の振幅を一定に保つ必要がある。このため、駆動振動系の発振ループ内に、ゲインを自動調整するためのゲイン制御回路４０が設けられる。ゲイン制御回路４０は、振動子４１０からのフィードバック信号ＤＩの振幅（振動子４１０の駆動用振動部の振動速度）が一定になるように、ゲインを可変に自動調整する。このゲイン制御回路４０は、増幅回路３２の出力信号ＤＶを全波整流する全波整流器や、全波整流器の出力信号の積分処理を行う積分器などにより実現できる。

同期信号出力回路５４は、増幅回路３２による増幅後の信号ＤＶを受け、同期信号ＳＹＣ（参照信号）を検出回路６０に出力する。この同期信号出力回路５４は、正弦波（交流）の信号ＤＶの２値化処理を行って矩形波の同期信号ＳＹＣを生成するコンパレーターや、同期信号ＳＹＣの位相調整を行う位相調整回路（移相器）などにより実現できる。

検出回路６０は、増幅回路６４、同期検波回路８１、コードデータ生成回路１１０を更に含む。増幅回路６４は、振動子４１０からの第１、第２の検出信号ＩＱ１、ＩＱ２を受けて、電荷−電圧変換や差動の信号増幅やゲイン調整などを行う。同期検波回路８１は、駆動回路７０からの同期信号ＳＹＣに基づいて同期検波を行う。Ａ／Ｄ変換回路１２０は、コードデータ生成回路１１０からのコードデータに基づいてコードシフトを行い、同期検波後の信号のＡ／Ｄ変換を行う。処理回路１５０はＡ／Ｄ変換回路１２０からのデジタル信号に対してデジタルフィルター処理やデジタル補正処理（例えばゼロ点補正処理や感度補正処理など）を行う。

７．移動体、電子機器
図２０、図２１は、本実施形態の回路装置を含む移動体、電子機器の例である。本実施形態の回路装置１００は、例えば、車、飛行機、バイク、自転車、或いは船舶等の種々の移動体に組み込むことができる。移動体は、例えばエンジンやモーター等の駆動機構、ハンドルや舵等の操舵機構、各種の電子機器を備えて、地上や空や海上を移動する機器・装置である。

図２０は、移動体の具体例としての自動車２０６を概略的に示したものである。自動車２０６には、回路装置１００を含むジャイロセンサー（不図示）が組み込まれている。ジャイロセンサーは車体２０７の姿勢を検出することができる。ジャイロセンサーの検出信号は車体姿勢制御装置２０８に供給される。車体姿勢制御装置２０８は例えば車体２０７の姿勢に応じてサスペンションの硬軟を制御したり個々の車輪２０９のブレーキを制御したりすることができる。その他、こういった姿勢制御は二足歩行ロボットや航空機、ヘリコプター等の各種の移動体において利用されることができる。姿勢制御の実現にあたってジャイロセンサーは組み込まれることができる。

図２１は、電子機器の具体例としてのデジタルスチルカメラ６１０を概略的に示したものである。デジタルスチルカメラ６１０には、回路装置１００を含むジャイロセンサー（不図示）や加速度センサー（不図示）が組み込まれている。例えばデジタルスチルカメラ６１０においてジャイロセンサーや加速度センサーを用いた手ぶれ補正等を行うことができる。また電子機器の具体例として生体情報検出装置（ウェアラブル健康機器。例えば脈拍計、歩数計、活動量計等）を想定できる。生体情報検出装置において、ジャイロセンサーや加速度センサーを用いて、ユーザーの体動を検出したり、運動状態を検出したりできる。このように、本実施形態の回路装置１００はデジタルスチルカメラ６１０や生体情報検出装置などの種々の電子機器に適用できる。

また、移動体又は電子機器の具体例としてロボットを想定できる。本実施形態の回路装置１００は、例えばロボットの可動部（アーム、関節）や本体部に適用できる。ロボットは、移動体（走行・歩行ロボット）、電子機器（非走行・非歩行ロボット）のいずれも想定できる。走行・歩行ロボットの場合には、例えば自律走行にジャイロセンサー（本実施形態の回路装置を含む）を利用できる。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。またコードデータ生成回路、Ａ／Ｄ変換回路、回路装置、物理量測定装置、電子機器、移動体の構成・動作等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。

１０…比較回路、２０…制御回路、３０…Ｓ／Ｈ回路、３２…増幅回路、
４０…ゲイン制御回路、４１…第１のキャパシターアレイ部、
４２…第２のキャパシターアレイ部、４３…第３のキャパシターアレイ部、
５０…駆動信号出力回路、５１…第１のスイッチアレイ部、
５２…第２のスイッチアレイ部、５３…第３のスイッチアレイ部、
５４…同期信号出力回路、６０…検出回路、６４…増幅回路、７０…駆動回路、
８１…同期検波回路、１００…回路装置、１１０…コードデータ生成回路、
１１２…データ生成回路、１１４…変調回路、１１６…変換回路、
１２０…Ａ／Ｄ変換回路、１２１…コードデータ用Ｄ／Ａ変換回路、
１２２…逐次比較回路、１２３…減算回路、１３１…加算処理部、
１３２…減算処理部、１３３…遅延部、１４１…線形帰還シフトレジスター、
１４２…出力回路、１５０…処理回路、１９０…回路装置、
１９１…線形帰還シフトレジスター、１９２…Ａ／Ｄ変換回路、
１９３…コードデータ用Ｄ／Ａ変換回路、２０６…自動車（移動体）、
２０７…車体、２０８…車体姿勢制御装置、２０９…車輪、
４００…物理量測定装置、４１０…振動子（物理量トランスデューサー）、
６１０…デジタルスチルカメラ（電子機器）、
ＣＳ…コードデータ、
ＤＡＣ１…第１のＤ／Ａ変換回路（逐次比較用データ用Ｄ／Ａ変換回路）、
ＤＡＣ２…第２のＤ／Ａ変換回路（コードデータ用Ｄ／Ａ変換回路）、
ＤＡＲ…生成データ、ＤＯＵＴ…Ａ／Ｄ変換データ、ＥＲＲ…誤差データ、
ＲＤＡ…逐次比較用データ、ＲＭＤ１…疑似乱数データ、
ＲＭＤ２…第２の乱数データ、ＳＡＲ…逐次比較レジスター、
ＳＩＮ…サンプリング信号、ＶＩＮ…入力信号、ｆ…関数、ｆ^−１…逆関数

Claims (12)

1. 時間的に変化するコードデータを生成するコードデータ生成回路と、
   逐次比較により入力信号を逐次比較結果データに変換し、前記逐次比較結果データに基づいてＡ／Ｄ変換データを出力する逐次比較型のＡ／Ｄ変換回路と、
   を含み、
   前記Ａ／Ｄ変換回路は、
   前記コードデータをＤ／Ａ変換して、前記コードデータに対応するコード信号を出力するコードデータ用Ｄ／Ａ変換回路を含み、
   前記コード信号と前記入力信号とに基づく前記逐次比較により前記逐次比較結果データのコードシフトを行い、前記コードシフトにより得られた前記逐次比較結果データと前記コードデータとに基づいて前記Ａ／Ｄ変換データを出力し、
   前記コードデータ生成回路は、
   周波数特性がシェイピング特性を有する誤差データを生成し、前記コードデータを前記誤差データに変換する関数の逆関数により、前記誤差データを前記コードデータに変換することを特徴とする回路装置。
2. 請求項１に記載の回路装置において、
   前記関数は、
   前記コードデータ用Ｄ／Ａ変換回路の変換特性に基づく関数であることを特徴とする回路装置。
3. 請求項１又は２に記載の回路装置において、
   前記コードデータをＣＳとし、前記コードデータの範囲に対応した所定値をＣＭ、ＣＡとし、前記誤差データをＥＲＲとし、前記関数をｆとしたとき、
   ＣＳ＞０においてＥＲＲ＝ｆ（ＣＳ）＝（ＣＭ−ＣＳ）／ＣＡ
   ＣＳ＝０においてＥＲＲ＝ｆ（ＣＳ）＝０
   ＣＳ＜０においてＥＲＲ＝ｆ（ＣＳ）＝−（ＣＭ＋ＣＳ）／ＣＡ
   であることを特徴とする回路装置。
4. 請求項１乃至３のいずれか一項に記載の回路装置において、
   前記コードデータ生成回路は、
   データ生成回路と、
   前記データ生成回路からの生成データを変調して前記誤差データを生成する変調回路と、
   前記誤差データを前記コードデータに変換する変換回路と、
   を含むことを特徴とする回路装置。
5. 請求項４に記載の回路装置において、
   前記変調回路は、
   前記生成データに対してｎ次（ｎは１以上の整数）のΔΣ変調を行って前記誤差データを生成することを特徴とする回路装置。
6. 請求項４又は５に記載の回路装置において、
   前記データ生成回路は、
   前記生成データとして疑似乱数データを生成することを特徴とする回路装置。
7. 請求項６に記載の回路装置において、
   前記データ生成回路は、
   前記疑似乱数データと第２の乱数データに基づいて前記生成データを出力することを特
   徴とする回路装置。
8. 請求項１乃至７のいずれか一項に記載の回路装置において、
   前記Ａ／Ｄ変換回路は、
   比較回路と、
   前記比較回路からの比較結果信号によりレジスター値が設定される逐次比較レジスターを有し、逐次比較用データを出力する制御回路と、
   前記制御回路からの前記逐次比較用データをＤ／Ａ変換して、前記逐次比較用データに対応するＤ／Ａ出力信号を出力する逐次比較用データ用Ｄ／Ａ変換回路と、
   を含み、
   前記比較回路は、
   前記入力信号のサンプリング信号と前記コード信号の加算信号と、前記Ｄ／Ａ出力信号とを比較する処理、或いは前記サンプリング信号と、前記Ｄ／Ａ出力信号と前記コード信号の加算信号とを比較する処理を行い、
   前記制御回路は、
   前記逐次比較レジスターの前記逐次比較結果データと前記コードデータとに基づき求められる出力データを、前記入力信号の前記Ａ／Ｄ変換データとして出力することを特徴とする回路装置。
9. 請求項１乃至８のいずれか一項に記載の回路装置において、
   物理量トランスデューサーを駆動する駆動回路と、
   前記物理量トランスデューサーからの検出信号を受けて、物理量に応じた物理量信号を検出する検出回路と、
   を含み、
   前記検出回路は、
   前記検出信号に基づく前記入力信号をＡ／Ｄ変換する前記Ａ／Ｄ変換回路を有することを特徴とする回路装置。
10. 請求項９に記載の回路装置と、
    前記物理量トランスデューサーと、
    を含むことを特徴とする物理量測定装置。
11. 請求項１乃至９のいずれか一項に記載の回路装置を含むことを特徴とする電子機器。
12. 請求項１乃至９のいずれか一項に記載の回路装置を含むことを特徴とする移動体。

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