TWI446723B - 類比至數位轉換器電路 - Google Patents

類比至數位轉換器電路 Download PDF

Info

Publication number
TWI446723B
TWI446723B TW100107757A TW100107757A TWI446723B TW I446723 B TWI446723 B TW I446723B TW 100107757 A TW100107757 A TW 100107757A TW 100107757 A TW100107757 A TW 100107757A TW I446723 B TWI446723 B TW I446723B
Authority
TW
Taiwan
Prior art keywords
adc
sub
analog
stage
sar
Prior art date
Application number
TW100107757A
Other languages
English (en)
Other versions
TW201242261A (en
Inventor
Sai-Weng Sin
Li Ding
Yan Zhu
He-Gong Wei
Chi-Hang Chan
U-Fat Chio
Seng-Pan U
Rui Paulo Da Silva Martins
Franco Maloberti
Original Assignee
Univ Macau
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Univ Macau filed Critical Univ Macau
Priority to TW100107757A priority Critical patent/TWI446723B/zh
Priority to US13/232,442 priority patent/US8427355B2/en
Publication of TW201242261A publication Critical patent/TW201242261A/zh
Application granted granted Critical
Publication of TWI446723B publication Critical patent/TWI446723B/zh

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/1205—Multiplexed conversion systems
    • H03M1/122—Shared using a single converter or a part thereof for multiple channels, e.g. a residue amplifier for multiple stages
    • H03M1/1225—Shared using a single converter or a part thereof for multiple channels, e.g. a residue amplifier for multiple stages using time-division multiplexing
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
    • H03M1/0675—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy
    • H03M1/069—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy by range overlap between successive stages or steps
    • H03M1/0695—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy by range overlap between successive stages or steps using less than the maximum number of output states per stage or step, e.g. 1.5 per stage or less than 1.5 bit per stage type
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/1205—Multiplexed conversion systems
    • H03M1/121—Interleaved, i.e. using multiple converters or converter parts for one channel
    • H03M1/1215—Interleaved, i.e. using multiple converters or converter parts for one channel using time-division multiplexing
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
    • H03M1/16—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps
    • H03M1/164—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
    • H03M1/466—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors
    • H03M1/468—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors in which the input S/H circuit is merged with the feedback DAC array

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Description

類比至數位轉換器電路
本發明係關於類比至數位轉換器(ADC)，且特別關於兩級式時間交錯連續漸近暫存器(SAR)ADC。
一般而言，類比至數位轉換器(ADC)用於將輸入的類比電壓(或電流)轉換成與此電壓或電流大小成比例之數位數字。
管線式ADC是由多個階級串接而成的ADC，每一級包含了一個子ADC，這個子ADC產生了需要被放大的餘數訊號，以做為下一級的輸入。
習知的兩級式或時間交錯ADC之電力效率在解析度高於10位元且取樣率為50至100 MS/s時會下降，這是因為操作放大器所需電力之緣故。因為難於設計高增益操作放大器，這個問題在奈米CMOS技術上變得更加明顯。在解析度低於10位元且取樣率為50 MS/s左右時，SAR ADC的電力效能佳。然而，當解析度高於10位元且速度為數十MHz時，電力效能會急遽下降。因此有必要提供電力效率高的ADC來解決這個問題。
因此，本發明的目的在於提供低耗電的ADC。
根據本發明一個實施例，一種類比至數位轉換器(ADC)電路包含：多個時間交錯連續漸近暫存器(SAR)ADC。每一個該時間交錯SAR ADC包含：第一級SAR子ADC，用於粗略轉換，該第一級SAR子ADC接收及轉換類比輸入訊號，以產生第一數位碼及餘數訊號；餘數放大器，用於放大該第一級SAR子ADC所產生之該餘數訊號，以輸出被放大的餘數訊號，其中該多個時間交錯SAR ADC共用該餘數放大器；第二級SAR子ADC，用於精細轉換，該第二級SAR子ADC接收及轉換該被放大的餘數訊號，以產生第二數位碼；以及數位式錯誤校正邏輯，用於接收並組合該第一級SAR子ADC所產生的第一數位碼與第二級SAR子ADC所產生的第二數位碼，以產生表示該類比輸入訊號的數位訊號。該餘數放大器是單級操作放大器，其具有低增益，且以次臨界值操作。
該餘數放大器之增益小於32，以減緩該餘數放大器之增益要求、訊號放大要求、雜訊要求、準確度要求、電力消耗要求及速度要求。較佳地，該餘數放大器之增益為8。
該第一級SAR子ADC包含數位至類比轉換器，且該數位至類比轉換器包含電容器陣列，該電容器陣列具有三種用途：進行輸入取樣、SAR子ADC轉換及產生餘數，以降低輸入電容負載、晶片面積及電力消耗，而達到減除額外電容器陣列的效果。
根據申請專利範圍第1項之類比至數位轉換器電路，其中以次臨界值操作之該餘數放大器係以1V供應電壓操作。
將參照圖1來進行說明。圖1是根據本發明實施例之類比至數位轉換器(ADC)之方塊圖。圖1表示兩級式時間交錯連續漸近暫存器(SAR)ADC電路10，其解析度為11位元，取樣率為60MS/s。ADC電路10包含兩個兩級式時間交錯SAR ADC。每一個SAR ADC包含第一級SAR子ADC 11、第二級SAR子ADC 12、餘數放大器13以及數位式錯誤校正邏輯14。
第一級SAR子ADC 11是一個6位元ADC，其接收類比輸入訊號Vin 並將該類比輸入訊號Vin 進行轉換，用以產生6位元數位碼。因此，第一級SAR子ADC 11在於轉換該粗略的6位元碼。第一級SAR子ADC 11亦產生餘數訊號，而餘數放大器13將該餘數訊號放大，以供下一級之精細轉換。
餘數放大器13是增益為8之單級操作放大器，其放大第一級SAR子ADC 11所產生之餘數訊號。然後將該被放大之餘數訊號提供給第二級SAR子ADC 12，做為第二級SAR子ADC 12之輸入。這兩個兩級式時間交錯SAR ADC共用餘數放大器13。亦即，這兩個兩級式時間交錯SAR ADC使用相同的餘數放大器。
為了符合第一級SAR子ADC 11的6位元，餘數放大器的增益一般而言應該是32。然而，操作放大器的高輸出擺動會限制低壓操作放大器的結構。適當的取捨是使用增益為8。藉由將增益降低為8，餘數放大器13便具有低輸出擺動，其優點在於：相較於32倍的放大需求而言，增益要求、訊號放大要求、雜訊要求、準確度要求、電力消耗要求、速度要求及操作放大器的擺動要求全都減緩了。在低輸出擺動情況下，便可使用時間交錯路徑所共用之伸縮式增益提升串級架構。
第二級SAR子ADC 12是一個6位元ADC，其接收來自餘數放大器13所放大之餘數訊號並轉換該放大之餘數訊號，用以產生6位元數位碼。因此，第二級SAR子ADC 12在於轉換該精細的6位元碼。
數位式錯誤校正邏輯14接收並組合第一級SAR子ADC 11所產生的粗略6位元數位碼與第二級SAR子ADC 12所產生的精細6位元數位碼，以輸出11位元數位碼至多工器。可使用數位式錯誤校正邏輯14來校正第一級SAR子ADC 11與第二級SAR子ADC 12中的比較器偏移。
將參照圖2及圖3來進行說明。圖2是時序圖，表示圖1的ADC電路10之操作的時間關係。圖3是圖1的第一級SAR子ADC 11加上餘數放大器13的方塊圖。
於圖3中，第一級SAR子ADC 11包含6位元數位至類比轉換器(DAC)、比較器15、連續漸近暫存器(SAR)邏輯16。如圖3所示，8單位電容器陣列及4位元參考電壓階梯電路構成了該6位元數位至類比轉換器(DAC)。
在第一級SAR子ADC 11中的SAR架構中，連續漸近暫存器(SAR)邏輯16操作用以控制6位元數位至類比轉換器之輸出，並輸出粗略的6位元數位碼給數位式錯誤校正邏輯14。該6位元數位至類比轉換器產生了將被餘數放大器13放大之餘數訊號。
程序追蹤偏壓網路(圖未示)產生了Vg,bias ，用於設定輸入共模電壓的適當值。在時槽ΦS 期間，輸入訊號被預先充電到DAC電容器陣列(8單位電容器陣列)。然後，在剩餘時槽ΦC1 期間，進行6位元SAR轉換。在轉換結束時，餘數電荷仍留在DAC電容器陣列之頂板上。該電荷被累積於DAC電容器陣列之單位電容上，用於在時槽ΦRA 期間進行8倍餘數放大。
兩個時間交錯路徑共用了餘數放大器13。這種時間交錯使第一級SAR子ADC 11的DAC電容器陣列有兩種用途。也就是，DAC電容器陣列操作用於進行輸入取樣、SAR子ADC轉換及產生餘數。因此，被取樣用於粗略轉換的訊號被再度使用用於產生餘數。在第一級SAR子ADC 11中，僅僅需要一個電容器陣列來進行取樣、ADC轉換、DAC轉換以及餘數放大。這種特徵減少了輸入電容負載及電力消耗，並在取樣粗略轉換及精細轉換的輸入時，避免了因時脈失準所造成的錯誤。這種取樣/保持的再使用允許使用較大單位電容，進而改善了時間交錯路徑的匹配。
將參照圖4來進行說明。圖4表示第二級SAR子ADC 12。在圖4中，第二級SAR子ADC 12包含6位元數位至類比轉換器(DAC)、比較器17、連續漸近暫存器(SAR)邏輯18。如圖4所示，電容器陣列與2位元參考電壓階梯電路構成了該6位元數位至類比轉換器。電容器8C及16C並不是第二級SAR子ADC 12的一部分，電容器8C及16C用於將參考電壓放大4倍，以符合餘數放大器13的低內部級增益所需。
在第二級SAR子ADC 12中的SAR架構中，連續漸近暫存器(SAR)邏輯18操作用以控制6位元數位至類比轉換器之輸出，並輸出精細的6位元數位碼給數位式錯誤校正邏輯14。在時槽ΦC2 期間，第二級SAR次ADC 12進行轉換的工作。
將參照圖5來進行說明。圖5表示餘數放大器13的電路圖。餘數放大器13以次臨界值操作。在餘數放大器13中，電晶體保持於次臨界值，進而將負擔減到最小，並使供應電壓為1伏特。由於是以次臨界值操作，電晶體T1的閘極-源極電壓(VGS )可被設定成相當接近於電晶體T2的置換電壓(VOD )，以便不增加伸縮式增益提升操作放大器所需之額外負擔。由於增益的降低以及餘數放大器13以次臨界值操作，實現了高效率電力的單級操作放大器。
綜合上述，本發明提供了低耗電的兩級式時間交錯連續漸近暫存器(SAR)ADC，其最佳操作區域是在較高解析度及較高速度範圍中，而不是單級動態SAR DAC，其最佳操作區域是在中間值解析度及較低速度範圍中。在本發明中，在時間交錯路徑之間共用的單級餘數放大器具有較低增益8且以次臨界值操作，藉以實現高效率電力設計。
本發明不限於以上說明內容。於未背離本發明之精神及範圍下，熟悉本項技術人士可對實施例之細節進行各種改變。
10．．．類比至數位轉換器(ADC)電路
11．．．第一級連續漸近暫存器(SAR)子ADC
12．．．第二級連續漸近暫存器(SAR)子ADC
13．．．餘數放大器
14．．．數位式錯誤校正邏輯
15．．．比較器
16．．．連續漸近暫存器(SAR)邏輯
17．．．比較器
18．．．連續漸近暫存器(SAR)邏輯
T1．．．電晶體
T2．．．電晶體
圖1是根據本發明實施例之類比至數位轉換器(ADC)之方塊圖。
圖2是時序圖，表示圖1的類比至數位轉換器之操作的時間關係。
圖3是根據本發明實施例之第一級SAR子ADC及餘數放大器的方塊圖。
圖4是根據本發明實施例之第二級SAR子ADC的方塊圖。
圖5是根據本發明實施例之餘數放大器的電路圖。
10．．．類比至數位轉換器(ADC)電路
11．．．第一級連續漸近暫存器(SAR)子ADC
12．．．第二級連續漸近暫存器(SAR)子ADC
13．．．餘數放大器
14．．．數位式錯誤校正邏輯

Claims (5)

  1. 一種類比至數位轉換器(ADC)電路，包含：多個時間交錯連續漸近暫存器(SAR)ADC，每一個該時間交錯SAR ADC包含：第一級SAR子ADC，用於粗略轉換，該第一級SAR子ADC接收及轉換類比輸入訊號，以產生第一數位碼及餘數訊號；餘數放大器，用於放大該第一級SAR子ADC所產生之該餘數訊號，以輸出被放大的餘數訊號，其中該多個時間交錯SAR ADC間共用該餘數放大器；第二級SAR子ADC，用於精細轉換，該第二級SAR子ADC接收及轉換該被放大的餘數訊號，以產生第二數位碼；以及數位式錯誤校正邏輯，用於接收並組合該第一級SAR子ADC所產生的第一數位碼與第二級SAR子ADC所產生的第二數位碼，以產生表示該類比輸入訊號的數位訊號；其中，該餘數放大器是單級操作放大器，其具有低增益，且以次臨界值操作。
  2. 根據申請專利範圍第1項之類比至數位轉換器電路，其中該餘數放大器之增益小於32，以減緩該餘數放大器之增益要求、訊號放大要求、雜訊要求、準確度要求、電力消耗要求及速度要求。
  3. 根據申請專利範圍第2項之類比至數位轉換器電路，其中該餘數放大器之增益為8。
  4. 根據申請專利範圍第1項之類比至數位轉換器電路，其中該第一級SAR子ADC包含數位至類比轉換器(DAC)，且該數位至類比轉換器包含電容器陣列，該電容器陣列具有三種用途：進行輸入取樣、SAR子ADC轉換及產生餘數，以降低輸入電容負載、晶片面積及電力消耗。
  5. 根據申請專利範圍第1項之類比至數位轉換器電路，其中以次臨界值操作之該餘數放大器係以1V供應電壓操作。
TW100107757A 2011-03-08 2011-03-08 類比至數位轉換器電路 TWI446723B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW100107757A TWI446723B (zh) 2011-03-08 2011-03-08 類比至數位轉換器電路
US13/232,442 US8427355B2 (en) 2011-03-08 2011-09-14 Time-interleaved pipelined-SAR analog to digital converter with low power consumption

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW100107757A TWI446723B (zh) 2011-03-08 2011-03-08 類比至數位轉換器電路

Publications (2)

Publication Number Publication Date
TW201242261A TW201242261A (en) 2012-10-16
TWI446723B true TWI446723B (zh) 2014-07-21

Family

ID=46795034

Family Applications (1)

Application Number Title Priority Date Filing Date
TW100107757A TWI446723B (zh) 2011-03-08 2011-03-08 類比至數位轉換器電路

Country Status (2)

Country Link
US (1) US8427355B2 (zh)
TW (1) TWI446723B (zh)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013201691A (ja) * 2012-03-26 2013-10-03 Toshiba Corp 逐次比較型ａ／ｄ変換器
US8896475B2 (en) * 2013-03-15 2014-11-25 Analog Devices Technology Continuous-time oversampling pipeline analog-to-digital converter
US9432035B2 (en) * 2015-01-09 2016-08-30 Analog Devices, Inc. Multichannel analog-to-digital converter
US9369140B1 (en) 2015-03-02 2016-06-14 General Electric Company Analog to digital converter for digital ultrasound probe
KR20170010515A (ko) 2015-07-20 2017-02-01 삼성전자주식회사 적분기 및 sar adc를 포함하는 반도체 장치
CN105119603B (zh) * 2015-09-06 2018-04-06 西北工业大学 流水线逐次逼近模数转换器
KR101774522B1 (ko) * 2016-06-02 2017-09-04 금오공과대학교 산학협력단 파이프라인 축차근사형 에이디씨
WO2018006931A1 (en) * 2016-07-04 2018-01-11 Telefonaktiebolaget Lm Ericsson (Publ) Pipelined analog-to-digital converter
KR102519562B1 (ko) * 2016-09-01 2023-04-11 에스케이하이닉스 주식회사 Ｓａｒ 아날로그-디지털 변환 장치 및 시스템과 그에 따른 씨모스 이미지 센서 및 그 동작 방법
US10110242B2 (en) * 2016-12-27 2018-10-23 Mediatek Inc. Interleaving successive approximation analog-to-digital converter with noise shaping
JP6880905B2 (ja) * 2017-03-28 2021-06-02 セイコーエプソン株式会社 回路装置、物理量測定装置、電子機器及び移動体
KR101840683B1 (ko) * 2017-09-27 2018-03-21 포항공과대학교 산학협력단 잔류전압 적분을 이용한 축차 근사형 아날로그 디지털 변환기
US10938399B1 (en) * 2020-06-05 2021-03-02 Ipgreat Incorporated Digital corrected two-step SAR ADC
US11171662B1 (en) * 2020-08-11 2021-11-09 Analog Devices, Inc. Analog-to-digital conversion circuit with improved linearity

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4940981A (en) * 1989-02-08 1990-07-10 Burr-Brown Corporation Dual analog-to-digital converter with single successive approximation register
US5661483A (en) * 1996-02-29 1997-08-26 Western Digital Corporation Area integrator servo demodulator with on-chip CMOS analog-to-digital converter
DE102008035215B4 (de) * 2008-07-29 2010-09-09 Texas Instruments Deutschland Gmbh Elektronisches Bauelement und Verfahren zur Analog-Digital-Wandlung unter Verwendung von sukzessiver Approximation
KR101140349B1 (ko) * 2008-09-16 2012-05-03 한국전자통신연구원 다단 연속 근사 레지스터 아날로그 디지털 변환기
US7764215B2 (en) * 2008-12-31 2010-07-27 Hong Kong Applied Science And Technology Research Institute Co., Ltd. Multi-stage comparator with offset canceling capacitor across secondary differential inputs for high-speed low-gain compare and high-gain auto-zeroing

Also Published As

Publication number Publication date
TW201242261A (en) 2012-10-16
US20120229313A1 (en) 2012-09-13
US8427355B2 (en) 2013-04-23

Similar Documents

Publication Publication Date Title
TWI446723B (zh) 類比至數位轉換器電路
US8659461B1 (en) Analog to digital converter circuit
US7978117B2 (en) Multi-stage dual successive approximation register analog-to-digital convertor and method of performing analog-to-digital conversion using the same
JP6111662B2 (ja) アナログ／デジタル変換器
KR100824793B1 (ko) 기준 전압을 스스로 공급하는 파이프라인 구조의 아날로그디지털 컨버터
US7999719B2 (en) Multi-stage successive approximation register analog-to-digital converter and analog-to-digital converting method using the same
TWI688220B (zh) 類比/數位轉換器及其方法
US9059730B2 (en) Pipelined successive approximation analog-to-digital converter
US8643529B2 (en) SAR assisted pipelined ADC and method for operating the same
JP7115841B2 (ja) 逐次比較レジスタ型ａｄ変換器におけるオフセット較正方法、及び逐次比較レジスタ型アナログデジタル変換器
US8159383B2 (en) Switched capacitor circuit and pipelined analog-to-digital conversion circuit with the switched capacitor circuit
US11018684B1 (en) Hybrid pipeline analog-to-digital converter
US7450050B2 (en) Switched-capacitor reset architecture for opamp
Kaur et al. A 12-bit, 2.5-bit/phase column-parallel cyclic ADC
US8299952B1 (en) Switched-capacitor circuit and pipelined analog-to-digital converter
Kaur et al. A 12-bit, 2.5-bit/cycle, 1 MS/s two-stage cyclic ADC, for high-speed CMOS image sensors
US10826511B1 (en) Pipeline analog-to-digital converter
US7948410B2 (en) Multibit recyclic pipelined ADC architecture
Zhang et al. A low-power pipelined-SAR ADC using boosted bucket-brigade device for residue charge processing
Hsu et al. A single-channel 10-b 400-MS/s 8.7-mW pipeline ADC in a 90-nm technology
Malik et al. Simultaneous capacitor sharing and scaling for reduced power in pipeline ADCs
US8253614B1 (en) Analog-to-digital conversion methods and systems
Shen et al. A 12-bit 100-MSps pipelined-SAR ADC with a time-interleaved second-stage
Piatak et al. Digitally assisted low-power pipelined analog-to-digital converters
Oh et al. A 10-bit 20-MS/s dual-channel algorithmic ADC with improved clocking scheme