JP6287433B2 - 逐次比較型アナログ−デジタル変換器、物理量検出センサー、電子機器及び移動体並びに逐次比較型アナログ−デジタル変換方法 - Google Patents

Description

本発明は、逐次比較型アナログ−デジタル変換器、物理量検出センサー、電子機器及び移動体並びに逐次比較型アナログ−デジタル変換方法等に関する。

例えば加速度センサー等の物理量検出センサーは、測定された物理量であるアナログ信号をＡＤ（アナログ−デジタル）変換器でデジタル信号に変化して出力するものがある。面積を小型のまま多ビット化できる逐次変換型ＡＤ変換器として、電荷再配分型ＤＡ(デジタル−アナログ)変換回路と抵抗分圧型ＤＡ変換回路を併用することが知られている。電荷再配分型ＤＡ変換器では、容量を１：２：４：８：１６：３２というようにバイナリーに重み付けしている。こうすると、容量の比精度により、電荷再配分型ＤＡ変換回路を用いる上位ビットと、抵抗分圧型ＤＡ変換回路を用いる下位ビット間で変換精度が劣化していた。

電荷再配分型ＤＡ変換回路の容量に重み付けをせずに、同一の単位容量によって構成し、単位容量のそれぞれに、抵抗分圧型ＤＡ変換回路の出力電圧を接続するものが提案されている（特許文献１）。

一方、容量がバイナリーに重み付けされた電荷再配分型ＤＡ変換回路に、ＤＥＭ(ダイナミック・エレメント・マッチング)を適用することが提案されている（特許文献２）。特許文献２によれば、容量アレイ内の容量の組み合わせパターンにランダム性を持たせることが可能になり、容量アレイでの見かけ上の容量比精度を向上できる。

特開平９−２１４３４４号公報（図８、０００７） 特開２０１２−１７５４４０号公報（図２、００４１，００４６）

特許文献１の発明は、電荷再配分型ＤＡ変換回路を用いる上位ビットと、抵抗分圧型ＤＡ変換回路を用いる下位ビット間の変換精度が改善であり、電荷再配分型ＤＡ変換回路の単位容量の比精度の影響は、改善が困難である。この問題が発生する主な理由は、必要とする比精度を持った単位容量が製造困難なためである。単位容量を大きくすれば比精度は向上するが、入力容量が大きくなる問題や回路面積が大きくなる新たな課題が生じる。

特許文献２の発明では、電荷再配分型ＤＡ変換回路で構成されている。そのため、同一分解能のＡＤ変換器を構成した場合、電荷再配分型ＤＡ変換回路と抵抗分圧型ＤＡ変換回路を併用したものより容量比が大きくなり、回路面積が増加してしまう問題がある。

本発明の幾つかの態様は、単位容量を小さくしても、単位容量の比精度の影響を軽減することができる逐次比較型アナログ−デジタル変換器、物理量検出センサー、電子機器及び移動体並びに逐次比較型アナログ−デジタル変換方法を提供することを目的とする。

（１）本発明の一態様は、
電荷再配分型デジタル−アナログ変換回路と、
前記電荷再配分型デジタル−アナログ変換回路の出力電圧と基準電圧とを比較する比較器と、
前記比較器の比較結果に基づいて、前記電荷再配分型デジタル−アナログ変換回路を制御する制御回路と、
有し、
前記電荷再配分型デジタル−アナログ変換回路は、
ｋ（４≦ｋを満たす整数）個の単位要素の各々が、スイッチと単位容量とを直列接続して構成され、共通出力線に並列接続される前記ｋ個の単位要素が二次元配列された単位容量アレイと、
前記ｋ個の単位要素の中のＤＥＭ(ダイナミック・エレメント・マッチング)対象のｊ（４≦ｊ≦ｋを満たす整数）個の単位要素が有する前記スイッチの少なくとも３つの入力端子のうち一つの入力端子に、ｍ（２≦ｍ＜ｊを満たす整数）本の電圧供給線を介して供給される電圧の一つを前記ＤＥＭに基づいて選択するセレクタと、
を有し、
前記制御回路は、前記比較器の比較結果に基づいて、前記セレクタと、前記ｋ個の単位要素の各々の前記スイッチとを制御し、
前記セレクタは、
前記単位容量アレイにてアナログ電圧をサンプルホールドする第１期間では、前記セレクタは、前記ｍ本の電圧供給線に共通して供給される変換対象のアナログ電圧を選択し、
前記第１期間に続いて逐次比較する第２期間では、前記セレクタは、前記ｍ本の電圧供給線に供給される電圧としてｍ個の重み付け参照電圧を選択する逐次比較型アナログ−デジタル変換器に関する。

本発明の一態様によれば、入力容量と回路面積を小さくするために、単位容量を小さくしても、単位容量の比精度の影響を軽減できる効果が得られる。単位容量の並列接続により容量比を持たせる（ｊ−ｍ）個の単位容量と、接続される参照電圧に比（重み付け）を持たせて容量比を持たないｍ個の単位容量との双方に、ＤＥＭ技術を適応しているからである。なお、単位要素個数ｋは構成したい分解能で決まり、単位要素中のＤＥＭ対象の単位要素個数ｊは必要とする比制度で決まる。単位要素個数ｋ，ｊの最小数はｋ＝ｊ＝４であり、その場合３ビットのデジタル−アナログ変換器が構成される。

（２）本発明の一態様では、前記重み付け参照電圧は、抵抗分圧型デジタルーアナログ変換回路により参照電圧を抵抗分圧して生成することができる。

重み付け参照電圧が参照電圧Ｖrefの１／２，１／４，１／８等であるため、参照電圧を抵抗で分圧することで容易に生成できる。また、Ｒ−２Ｒラダー型などの抵抗分圧型デジタルーアナログ変換回路の抵抗分圧を用いると抵抗比を小さくすることができ、小型が可能となる。

（３）本発明の一態様では、前記制御回路は、前記第１期間では、前記一つの入力端子が前記単位容量と導通するように前記スイッチを切り替え、前記第２期間では、前記ｍ個の単位要素に、ｍ個の重み付け参照電圧の一つ及びグランド電圧の一方が供給されるように前記スイッチを切り替え、残りの（ｊ−ｍ）個の単位要素に、前記スイッチの前記一つの入力端子以外の他の入力端子に供給されている前記参照電圧及び前記グランド電圧の一方が供給されるように前記スイッチを切り替えることができる。

こうすると、第１期間では少なくとも３つの入力端子のうちの一つを介して変換対象のアナログ電圧が単位要素に供給され、前記単位容量アレイにてアナログ電圧をサンプルホールドすることができる。また、第２期間では、単位容量の並列接続により容量比を持たせる（ｊ−ｍ）個の単位容量と、接続される参照電圧に比（重み付け）を持たせて容量比を持たないｍ個の単位容量との双方に、ＤＥＭ技術を適応させることができる。

（４）本発明の一態様では、前記ｊ個の単位要素は、Ｍ行×Ｎ列（Ｎ≧２，Ｍ≧ｍを満たす整数）に配列され、前記Ｍ行×Ｎ列の行列の行方向に沿って、Ｍ行の各行毎に、前記ｍ本の電圧供給線の１本と、前記参照電圧の供給線と、前記グランド電圧の供給線とが延びており、前記Ｍ行×Ｎ列の行列の列方向に沿って、Ｎ列の各列に、前記ｍ個の単位要素を指定する少なくとも１本の制御信号線と、前記少なくとも３つの入力端子の一つを選択するｍ本の制御信号線とが延びるように構成することができる。

こうすると、Ｍ行×Ｎ列に配置されたＤＥＭ対象のｊ個の単位要素に接続される電圧や制御信号線の配線を容易に行うことができる。

（５）本発明の一態様では、Ｎ＞Ｍとすることができる。このように行数Ｍを列数Ｎより小さくすることで、ｍ個の単位要素を指定する制御信号線の本数を少なくすることができる。また、単位容量の並列接続により容量比を持たせる単位容量の数（ｊ−ｍ）は、接続される参照電圧に比（重み付け）を持たせて容量比を持たない単位容量の数ｍよりも多い。よって、Ｍ≧ｍを満たす限りＭは必要以上に大きくする必要はないので、Ｎ＞Ｍが成立し易い。

（６）本発明の一態様では、Ｍ＝ｍとすることができる。こうすると、ｍ個の単位要素を指定する制御信号線は１本で足りる。

（７）本発明の一態様では、ｊ＜ｋであり、前記ＤＥＭ対象外の（ｋ−ｊ）個の単位要素が、前記Ｍ行×Ｎ列の行列の最端列の隣に配置され、前記（ｋ−ｊ）個の単位要素がそれぞれ有する前記スイッチの入力端子の一つに、前記ｍ個の重み付け参照電圧の一つが入力され、他の一つに前記グランド電圧が入力されてもよい。

こうすると、ＤＥＭ対象外の（ｋ−ｊ）個の単位要素に電圧を供給する配線が極めて容易となる。

（８）本発明の一態様では、前記共通出力線に共通電圧を供給するリセットスイッチをさらに有し、前記セレクタは、前記単位容量をリセットする時に前記共通電圧を選択して、前記単位容量の両端に前記共通電圧を供給することができる。

こうして、単位容量の残留電荷をリセットすることで、より精度の高いデジタル−アナログ変換が可能となる。

（９）本発明の一態様では、前記容量アレイは、第１共通出力線に前記ｋ個の単位要素が並列接続された第１容量アレイと、第２共通出力線に前記ｋ個の単位要素が並列接続された第２容量アレイとを有し、前記セレクタは、２本の差動信号線の１本から前記アナログ電圧が入力され、前記第１容量アレイに接続される第１セレクタと、前記２本の差動信号線の他の１本から前記アナログ電圧が入力され、前記第２容量アレイに接続される第２セレクタとを有し、前記比較器は、前記第１，第２の共通出力線からの出力を比較することができる。

こうすると、差動信号をアナログ−デジタル変換対象とすることができ、逐次比較型ＡＤ変換回路の用途を拡大できる。

（１０）本発明の他の態様は、物量検出センサー素子と、前記物量検出センサー素子と接続され、上述した（１）〜（８）のいずれかに記載の逐次比較型アナログ−デジタル変換器を含むＩＣと、を有する物理量検出センサーに関する。本発明の他の態様によれば、小型でかつ高精度のセンサーを実現できる。

（１１）本発明のさらに他の態様は、（９）に記載の物理量検出センサーを有する電子機器に関する。

（１２）本発明のさらに他の態様は、（９）に記載の物理量検出センサーを有する移動体に関する。

（１３）本発明のさらに他の態様は、
電荷再配分型デジタル−アナログ変換回路に設けられ、各々がスイッチと単位容量とを直列接続して構成されるｋ（４≦ｋを満たす整数）個の単位要素の中で、かつ、ＤＥＭ(ダナミック・エレメント・マッチング)対象となっているｊ（４≦ｊ≦ｋを満たす整数）個の単位要素のうち、ｍ（２≦ｍ＜ｊを満たす整数）個の単位要素を前記ＤＥＭによって指定し、
前記ｍ個の単位要素に各々設けられた前記スイッチの少なくとも３つの入力端子のうち一つの入力端子を介して、抵抗分圧型デジタル−アナログ変換回路にて参照電圧を抵抗分圧して得た重み付け参照電圧を前記ｍ個の単位要素に供給し、
残りの（ｊ−ｍ）個の単位要素が有する前記スイッチを介して、前記一つの入力端子以外の他の入力端子に供給される前記参照電圧及びグランド電圧の一方を、前記（ｊ−ｍ）個の単位要素に供給する逐次比較型アナログ−デジタル変換方法に関する。

本発明のさらに他の態様に係る方法発明でも、入力容量と回路面積を小さくするために、単位容量を小さくしても、単位容量の比精度の影響を軽減できる効果が得られる。

（１４）本発明のさらに他の態様では、前記重み付け参照電圧は、抵抗分圧型デジタルーアナログ変換回路にて参照電圧を抵抗分圧して生成することができる。

重み付け参照電圧が参照電圧Ｖrefの１／２，１／４，１／８等であるため、参照電圧を抵抗で分圧することで容易に生成できる。また、Ｒ−２Ｒラダー型などの抵抗分圧型デジタルーアナログ変換回路の抵抗分圧を用いると抵抗比を小さくすることができ、小型が可能となる。

（１５）本発明のさらに他の態様では、Ｍ行×Ｎ列（Ｎ≧２，Ｍ＝ｍを満たす整数）に配列された前記ｊ個の単位要素の中から列単位で前記ｍ個の単位要素を前記ＤＥＭにより指定することができる。こうすると、各列に１本の制御線を設けるだけで、ｊ個の単位要素の中から列単位でｍ個の単位要素をＤＥＭにより指定することができる

（１６）本発明のさらに他の態様では、Ｍ行×Ｎ列の前記ｊ個の単位要素の一つにポインタを設定し、前記ポインタの位置に基づいて、列単位で前記ｍ個の単位要素を前記ＤＥＭにより指定することができる。

ポインタを用いることで、次回に指定されるｍ個の単位要素を列単位で特定する制御を容易に行い、ランダム性を向上させることができる。

電荷再配分型ＤＡ変換回路を含む本発明の一実施形態に係る逐次比較型ＡＤ変換回路を示す回路図である。 本発明の一実施形態に係る逐次比較型ＡＤ変換回路中の抵抗分圧型ＤＡ変換回路を示す回路図である。 図１に示す電荷再配分型ＤＡ変換回路が有する単位容量アレイのレイアウト図である。 単位容量に接続されるスイッチの回路図である。 単位容量に接続されるスイッチを介して出力される電圧と、スイッチを切り替える制御信号との関係を示す図である。 １０ビットの変換結果が１０１０１００１００となった時の逐次比較型ＡＤ変換回路の等価回路図である。 図７（Ａ）（Ｂ）は、ＤＥＭによる動的な単位容量の割り当て動作を説明するための図である。 差動信号に適用される逐次比較型ＡＤ変換回路を示す回路図である。 図８に示す逐次比較型ＡＤ変換回路のセレクタ及びスイッチの動作状態と制御信号との関係を示す図である。 ＤＥＭ適応範囲の下位に、容量比を持たない単位容量に接続される参照電圧に重み付けを持たせる範囲を設定した例を示す図である。 ＤＥＭ適応範囲の中位に、容量比を持たない単位容量に接続される参照電圧に重み付けを持たせる範囲を設定した例を示す図である。 逐次分散型ＡＤ変換回路を用いることができる物理量検出センサーのブロック図である。 電子機器の一具体例としてのスマートフォンの構成を概略的に示す概念図である。 電子機器の他の具体例としてのデジタルスチルカメラの構成を概略的に示す概念図である。 移動体の一具体例としての自動車の構成を概略的に示す概念図である。

以下、添付図面を参照しつつ本発明の一実施形態を説明する。なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

（１）逐次比較型ＡＤ変換回路
図１に示す例えば１０ビット逐次比較型ＡＤ変換回路１は、図１示す電荷再配分型デジタル−アナログ（ＤＡ）変換回路１０と、図２に示す例えばＲ−２Ｒ型の抵抗分圧型ＤＡ変換回路１００とを有する。図３は、図１に示す電荷再配分型ＤＡ変換回路１０の単位容量アレイ１３の平面レイアウトを示している。

図１に示す例えば１０ビット逐次比較型ＡＤ変換回路１は、電荷再配分型ＤＡ変換回路１０と、電荷再配分型ＤＡ変換回路１０に、図２に示すように参照電圧Ｖｒｅｆを抵抗分圧して重み付け参照電圧を供給する抵抗分圧型ＤＡ変換回路１００と、電荷再配分型ＤＡ変換回路１０の出力と基準電圧（例えばＧＮＤ）とを逐次比較する比較器２０と、比較器２０の比較結果に基づいて、電荷再配分型ＤＡ変換回路１０を制御する制御回路３０と、を有する。

制御回路３０は、比較器２０の比較結果に基づいて、電荷再配分型ＤＡ変換回路１０（後述するセレクタ１５とｋ個の単位要素１１の各々のスイッチＳＷ）を制御する。制御回路３０はさらに、比較器２０からの比較結果によりレジスター値が設定される図示しない比較近似レジスターＳＡＲ（Successive Approximation Register）を有し、比較器２０の出力に応じて、出力コードを最上位ビット（ＭＳＢ）から確定・格納する。

図２に示すように、抵抗分圧型ＤＡ変換回路１００は、参照電圧ＶｒｅｆをＲ−２Ｒ型の分圧回路により抵抗分圧して、バイナリーに重み付けされた重み付け参照電圧Ｖｒｅｆ／２，Ｖｒｅｆ／４，Ｖｒｅｆ／８，Ｖｒｅｆ／１６，Ｖｒｅｆ／３２，Ｖｒｅｆ／６４の計６個の重み付け参照電圧が生成される。参照電圧Ｖｒｅｆと、図２の抵抗分圧型ＤＡ変換回路１００の出力である６個の重み付け参照電圧とは、図１に示す電荷再配分型ＤＡ変換回路１０に供給される。

電荷再配分型ＤＡ変換回路１０は、ｋ（４≦ｋを満たす整数で本実施形態ではｋ＝２１）個の単位要素１１の各々が、スイッチＳＷと単位容量Ｃとを直列接続して構成され、共通出力線１２に並列接続されるｋ個の単位要素１１が二次元配列された単位容量アレイ１３を有する。ここで、図１では、ｋ＝２１個の単位容量Ｃを、上位７ビットに割り当てられる単位容量Ｃ１＿１８〜Ｃ１＿１と、下位３ビットに割り当てられる単位容量Ｃ２＿３〜Ｃ２＿１と表記している。単位容量Ｃ１＿１８〜Ｃ１＿１と、単位容量Ｃ２＿３〜Ｃ２＿１とは、全て等しい単位容量値（Ｃ１）を有する。同様に図１では、ｋ＝２１個のスイッチＳＷは、上位７ビットに割り当てられるＣ１＿１８〜Ｃ１＿１の各一つに接続されるスイッチＳＷ１＿１８〜ＳＷ１＿１と、下位３ビットに割り当てられる単位容量Ｃ２＿３〜Ｃ２＿１の各一つに接続されるスイッチＳＷ２＿３〜ＳＷ２＿１と表記されている。

電荷再配分型ＤＡ変換回路１０は、さらに、変換対象のアナログ電圧Ｖｉｎ、または参照電圧Ｖｒｅｆ／２，Ｖｒｅｆ／４，Ｖｒｅｆ／８のいずれかを選択するセレクタ１５を有する。セレクタ１５は、単位容量アレイ１３にて変換対象のアナログ電圧をサンプルホールドする第１期間では、ｍ（２≦ｍ＜ｊを満たす整数で、本実施形態ではｍ＝３）本の電圧供給線１４Ａ，１４Ｂ，１４Ｃに共通して供給される変換対象のアナログ電圧Ｖｉｎを選択する。

セレクタ１５は、第１期間に続いて逐次比較する第２期間では、ｋ個の単位要素の中のＤＥＭ(ダイナミック・エレメント・マッチング)対象のｊ（４≦ｊ≦ｋを満たす整数で、本実施形態ではｊ＝１８）個の単位要素が有するスイッチＳＷの３つの入力端子の一つに、ｍ本の電圧供給線１４Ａ，１４Ｂ，１４Ｃを介して供給される電圧の一つをＤＥＭに基づいて選択する。

ｋ＝２１個の単位要素１１のうち、ＤＥＭ(ダイナミック・エレメント・マッチング)対象となる単位要素１１は、ｊ（４≦ｊ≦ｋを満たす整数）個とすることができる。本実施形態では、ｊ＝１８＜ｋ＝２１とし、上位７ビットに割り当てられる単位要素１１（単位容量Ｃ１＿１８〜Ｃ１＿１、スイッチＳＷ１＿１８〜ＳＷ１＿１）とし、下位３ビットに割り当てられる単位要素１１（単位容量Ｃ２＿３〜Ｃ２＿１、スイッチＳＷ２＿３〜ＳＷ２＿１）はＤＥＭの対象とはしていない。なお、ｊ＝ｋ個の全ての単位要素１１をＤＥＭの対象としても良い。ただし、ＤＥＭ対象の単位容量が増えると、電圧供給線１４Ａ，１４Ｂ，１４Ｃの本数ｍが増加する。

ＤＥＭの対象となって上位７ビットに割り当てられる単位要素１１（単位容量Ｃ１＿１８〜Ｃ１＿１、スイッチＳＷ１＿１８〜ＳＷ１＿１）は、ＤＥＭにより上位７ビットのいずれかに動的に割り当てられ、例えば単位容量Ｃ１＿１８及びスイッチＳＷ１＿１８を有する単位要素１１が常に最上位ビットＭＳＢに割り当てられるとは限らない。一方、ＤＥＭの対象とならない単位要素１１（単位容量Ｃ２＿３〜Ｃ２＿１、スイッチＳＷ２＿３〜ＳＷ２＿１）は、常に下位３ビットに固定的に割り当てられる。

ＤＥＭの対象となって上位７ビットに割り当てられる計１８個の単位要素１１（単位容量Ｃ１＿１８〜Ｃ１＿１、スイッチＳＷ１＿１８〜ＳＷ１＿１）は、セレクタ１５のノード（Ｎｏｄｅ１〜３）の数（電圧供給線１４Ａ，１４Ｂ，１４Ｃの本数）であるｍ＝３個毎にグループ化され、計６個の単位要素グループ１１Ａ〜１１Ｆを有する。単位要素グループ１１Ａ〜１１Ｆに属する各３個の単位要素１１は、各３個のスイッチＳＷがそれぞれ異なる電圧供給線１４Ａ，１４Ｂ，１４Ｃの１本が、３つの入力端子の一つに接続されている。単位要素グループ１１Ａ〜１１Ｆに属する各３個の単位要素１１は、各３個のスイッチＳＷの他の２つの入力端子に、参照電圧Ｖｒｅｆとグランド電圧ＧＮＤが供給される。従って、単位要素グループ１１Ａ〜１１Ｆに属する各３個の単位要素１１では、スイッチＳＷにより、参照電圧Ｖｒｅｆ、グランド電圧ＧＮＤ、または図２に示す抵抗分圧型ＤＡ変換回路１００から供給されてセレクタ１５で選択される重み付け参照電圧（Ｖｒｅｆ／２，Ｖｒｅｆ／４，Ｖｒｅｆ／８のいずれか一つ）が切り替えられて、単位容量Ｃに接続することができる。

一方、ＤＥＭの対象とならない３個の単位要素１１（単位容量Ｃ２＿３〜Ｃ２＿１、スイッチＳＷ２＿３〜ＳＷ２＿１）では、スイッチＳＷの一方の入力端子にグランド電圧ＧＮＤが供給され、他方の入力端子にはそれぞれ異なる重み付け参照電圧（Ｖｒｅｆ／１６，Ｖｒｅｆ／３２，Ｖｒｅｆ／６４のいずれか一つ）が、図２に示す抵抗分圧型ＤＡ変換回路１００から供給される。

ｋ＝２１個の単位要素１１のスイッチＳＷに各種電圧を供給するために、ｋ＝２１個の単位要素１１を図３に示すように行列に配置することができる。本実施形態では、ＤＥＭ対象となる単位要素１１の数ｊが単位要素１１の全数ｋよりも少ない（ｊ＜ｋ）。ＤＥＭ対象となる単位要素１１（単位容量Ｃ１＿１８〜Ｃ１＿１、スイッチＳＷ１＿１８〜ＳＷ１＿１）は、Ｍ行×Ｎ列（Ｎ≧２，Ｍ≧ｍを満たす整数で、本実施形態ではＭ＝３、Ｎ＝６）に二次元配列することができる。

本実施形態では、Ｎ＝６とした理由は、Ｎ列を単位要素グループ１１Ａ〜１１Ｆの数と等しくしたものである。Ｍ＝３とした理由は、Ｍ行を単位要素グループ１１Ａ〜１１Ｆの各々に含まれる単位容量の数と等しくしたものである。こうすると、列単位でＤＥＭ対象となる単位要素グループ１１Ａ〜１１Ｆの一つを指定することができる。また、列単位で指定されるＤＥＭ対象となる単位要素グループ１１Ａ〜１１Ｆの一つの中で、ｍ＝Ｍ個の単位容量に接続される電圧を行単位で指定してＤＥＭの対象とすることができる。

ＤＥＭ対象外の（ｋ−ｊ）＝３個の単位要素１１（単位容量Ｃ２＿３〜Ｃ２＿１、スイッチＳＷ２＿３〜ＳＷ２＿１）は、図３に示すＭ行×Ｎ列（３行×６列）の行列の最端列の単位要素１１（Ｃ１＿３〜Ｃ１＿１，ＳＷ１＿３〜ＳＷ１＿１））の隣に配置されている。こうすると、ＤＥＭ対象外の（ｋ−ｊ）＝３個の単位要素１１（単位容量Ｃ２＿３〜Ｃ２＿１、スイッチＳＷ２＿３〜ＳＷ２＿１）に重み付け参照電圧Ｖｒｅｆ／１６，Ｖｒｅｆ／３２，Ｖｒｅｆ／６４を容易に供給できる。結果として、全２１個の単位要素１１は、図３に示すように３行×７列に配置されている。３行×７列の単位容量アレイ１３は、上位層に単位容量Ｃ１＿１８〜Ｃ１＿１，Ｃ２＿３〜Ｃ２＿１が配置され、単位容量の下層に対になるスイッチＳＷ１＿１８〜ＳＷ１＿１，ＳＷ２＿３〜ＳＷ２＿１を配置することができる。

ＤＥＭ対象となる１８個の単位要素１１がＭ＝３行×Ｎ＝６列に配置される領域では、行方向に沿って、Ｍ行の各行毎に、セレクタ１５のノードＮｏｄｅ１〜３に接続されたｍ＝３本の電圧供給線１４Ａ〜１４Ｃの１本と、参照電圧Ｖｒｅｆの供給線と、グランド電圧ＧＮＤの供給線とが延びている。また、Ｍ行×Ｎ列の行列の列方向に沿って、Ｎ列の各列に、重み付け参照電圧の供給対象となるｍ個の単位要素を指定する制御信号線ＤＥＭ＿ＳＵＢ［６］〜ＤＥＭ＿ＳＵＢ［１］の１本と、スイッチＳＷの３つの入力端子の一つを選択する３本の制御信号線（ＤＥＭ［１８］〜ＤＥＭ［１６］、ＤＥＭ［１５］〜ＤＥＭ［１３］、ＤＥＭ［１２］〜ＤＥＭ［１０］、ＤＥＭ［９］〜ＤＥＭ［７］、ＤＥＭ［６］〜ＤＥＭ［４］、ＤＥＭ［３］〜ＤＥＭ［１］のいずれか）とが延びている。本実施形態では、Ｍ行の数をＭ＝ｍとしていることから、重み付け参照電圧の供給対象となるｍ個の単位要素を指定する制御信号線（ＤＥＭ＿ＳＵＢ［６］〜ＤＥＭ＿ＳＵＢ［１］）は各列に１本設けるだけでよく、行方向に延びる電圧供給線の数も最少となる。また、列方向に延びる制御信号線の数は行方向に延びる電圧供給線の数に応じて多くなるので、Ｍ＜Ｎとすることで配線数を少なくすることができる。

図４に、ＤＥＭ対象の単位要素１１の回路図を示す。図４は、単位容量Ｃ１＿１８及びスイッチＳＷ１＿１８を有する単位要素１１を示しているが、他の単位要素１１も同じ構成を有する。スイッチＳＷ１＿１８は、図３の列方向に供給される制御信号ＤＥＭ＿ＳＵＢ［６］及びＤＥＭ［１８］が入力され、ゲート信号ＣＴＬ０，ＸＣＴＬ１，ＣＴＬ２，ＸＣＴＬ２を生成するロジック回路１６Ａを有する。これらのゲート信号ＣＴＬ０，ＸＣＴＬ１，ＣＴＬ２，ＸＣＴＬ２は、グランド電圧ＧＮＤに接続されるＭＯＳトランジスタ１６Ｂ、参照電圧Ｖｒｅｆに接続されるＭＯＳトランジスタ１６Ｃ、ノード３に接続されるトランスファーゲート１６Ｄのゲートに供給される。

（２）逐次比較型ＡＤ変換回路の動作
電荷再配分型ＤＡ変換回路のみで１０ビットを構成すると、容量比が最大５１２倍となり、回路面積が大きくなる。本実施形態では、上位４ビットは単位容量値（Ｃ１）の並列接続により容量比８：４：２：１を持たせ、下位６ビットには容量比を持たせず、スイッチＳＷに接続される参照電圧に１／２：１／４：１／８：１／１６：１／３２：１／６４の重み付けを持たせている。この重み付け参照電圧は、図２に示す抵抗分圧ＤＡ変換回路１００で生成する。この構成により、容量比が最大８倍に抑えられ、回路面積を小さくできる。

ここで、特許文献１と同様に、各単位要素１１毎の単位容量値（Ｃ１）の比精度が、変換精度に影響を与える。そこでＤＥＭ(Dynamic Element Matching)により、出力ビットに割り当てられる単位要素１１を動的に切り替えている。ＤＥＭにより、容量比を作り出す単位容量を常に同じ単位容量の組み合わせで構成するのではなく、様々な単位容量の組み合わせで構成することで、見かけ上の比精度を向上させることができる。特許文献２は、容量比を持たせる部分にしかＤＥＭが適応されていない。しかし、回路面積削減のために単位容量を小さくしていくと、容量比を持たせた上位４ビットにＤＥＭを適用しただけでは足りず、次の３ビットの単位容量の比精度が変換精度に影響を与える。そこで、本実施形態では、容量比を持たせずに重み付け参照電圧Ｖｒｅｆ／２，Ｖｒｅｆ／４，Ｖｒｅｆ／８が供給される単位容量にもＤＥＭを適応させることにしている。

そのために、図３に示す制御信号線ＤＥＭ＿ＳＵＢ［６］〜ＤＥＭ＿ＳＵＢ［１］により、６列の単位要素グループ１１Ａ〜１１Ｆのいずれか一グループに重み付け参照電圧Ｖｒｅｆ／２，Ｖｒｅｆ／４，Ｖｒｅｆ／８が供給され、しかも、各回の変換動作にて前回とは異なる一グループが選択される。さらに、図３に示す残りの３本の制御信号線（例えばＤＥＭ［１８］〜ＤＥＭ［１６］）により、選択された一グループ内の３個の単位要素１１と、それらに供給される重み付け参照電圧Ｖｒｅｆ／２，Ｖｒｅｆ／４，Ｖｒｅｆ／８との組み合わせも動的に切り替えることができる。こうして、上位４ビットに続く３ビットに割り当てられる単位要素１１にＤＥＭを適応させることができる。

一方、図３に示す制御信号線ＤＥＭ＿ＳＵＢ［６］〜ＤＥＭ＿ＳＵＢ［１］により選択されなかった他の５グループのスイッチＳＷには、図３に示す残りの３本の制御信号線（例えばＤＥＭ［１８］〜ＤＥＭ［１６］）により、参照電圧Ｖｒｅｆとグランド電圧ＧＮＤのいずれを供給するかを動的に切り替えることができる。こうして、上位４ビットに割り当てられる単位要素１１にＤＥＭを適応させることができる。

図５は、ＤＥＭ対象の単位容量に接続される任意のスイッチＳＷ１＿＊に入力される制御信号とスイッチング出力される電圧との関係と、ＤＥＭ非対象の単位容量に接続されるスイッチＳＷ２＿１〜ＳＷ２＿３に入力される制御信号ＬＳＢ［１］〜ＬＳＢ［３］の値とスイッチング出力される電圧との関係を示している。

図６は、１０ビットの変換結果が１０１０１００１００となった時の逐次比較型ＡＤ変換回路１の等価回路図である。単位容量値（Ｃ１）を持つ任意の単位容量をＣ１＿＊と表記したとき、単位容量の並列接続により、上位４ビットには容量比８（Ｃ１＿＊×８）：４（Ｃ１＿＊×４）：２（Ｃ１＿＊×２）：１（Ｃ１＿＊×１）を持たせている。上位４ビットに割り当てられる任意の単位容量は、０ビットであればグランド電圧ＧＮＤが供給され、１ビットであれば参照電圧Ｖｒｅｆが供給されている。上位４ビットに続く３ビットに割り当てられる任意の単位容量は、０ビットであればグランド電圧ＧＮＤが供給され、１ビットであれば対応する重み付け参照電圧（Ｖｒｅｆ／２，Ｖｒｅｆ／４，Ｖｒｅｆ／８のいずれか）が供給されている。下位３ビットに割り当てられる単位容量Ｃ２＿３〜Ｃ２＿１は、０ビットであればグランド電圧ＧＮＤが供給され、１ビットであれば対応する重み付け参照電圧（Ｖｒｅｆ／１６，Ｖｒｅｆ／３２，Ｖｒｅｆ／６４のいずれか）が供給されている。

次に、一回目の変換結果が１０１０１００１００となり、二回目の変換結果も１０１０１００１００となる場合を想定する。図７（Ａ）に変換結果が１０１０１００１００となった電荷再配分型ＤＡ変換回路１０を示す。変換結果が１０１０１００１００の時は、ＣＣ１０で示す８個の単位容量（Ｃ１＿１８〜Ｃ１＿１６，Ｃ１＿１２〜Ｃ１＿８）が参照電圧Ｖｒｅｆに接続される。ＣＣ９で示す４個の単位容量（Ｃ１＿５〜Ｃ１＿２）がグランド電圧ＧＮＤと接続される。ＣＣ８で示す２個の単位容量（Ｃ１＿７〜Ｃ１＿６）が参照電圧Ｖｒｅｆに接続される。ＣＣ７で示す１個の単位容量（Ｃ１＿１）がグランド電圧ＧＮＤに接続され、ＣＣ６で示す１個の単位容量（Ｃ１＿１５）が重み付け参照電圧Ｖｒｅｆ／２に接続される。ＣＣ５で示す１個の単位容量（Ｃ１＿１４）がグランド電圧ＧＮＤに接続される。ＣＣ４で示す１個の単位容量（Ｃ１＿１３）がグランド電圧ＧＮＤに接続される。単位容量Ｃ２＿３が重み付け参照電圧Ｖｒｅｆ／１６に接続される。単位容量Ｃ２＿２がグランド電圧ＧＮＤに接続される。単位容量Ｃ２＿１がグランド電圧ＧＮＤに接続される。

一方、図７（Ｂ）に示す二回目の変換では、ＣＣ１０は単位容量Ｃ１＿５〜Ｃ１＿４，Ｃ１＿１８〜Ｃ１＿１３で構成され、ＣＣ９は単位容量Ｃ１＿１０〜Ｃ１＿７で構成され、ＣＣ８は単位容量Ｃ１＿１２〜Ｃ１＿１１で構成され、ＣＣ７は単位容量Ｃ１＿６で構成され、ＣＣ６は単位容量Ｃ１＿１で構成され、ＣＣ５は単位容量Ｃ１＿３で構成、ＣＣ４は単位容量Ｃ１＿２で構成される。このように、ＤＥＭによりＣＣ１０、ＣＣ９、ＣＣ８、ＣＣ７、ＣＣ６、ＣＣ５、ＣＣ４は、変換のたびに単位容量の中から異なった組み合わせで構成される。このため、見かけ上の単位容量の相対精度が向上し、変換精度も向上する。

ＤＥＭはポインタ方式を用いており、図７（Ａ）では単位容量Ｃ１＿１８に位置していたポインタＰは、二回目の変換では、図７（Ｂ）に示すように一回目の変換で参照電圧Ｖｒｅｆに接続されなかった他の単位容量Ｃ１＿５に移動し、その単位容量Ｃ１＿５から参照電圧Ｖｒｅｆに接続されていく。図７（Ａ）では、一回目の変換時にポインタＰが単位容量Ｃ１＿１８にあり、Ｃ１＿１８から基準電圧に接続されていき、最終的に単位容量Ｃ１＿６まで参照電圧Ｖｒｅｆに接続される。図７（Ｂ）に示す二回目の変換時には、一回目の変換時に単位容量Ｃ１＿６まで参照電圧Ｖｒｅｆに接続されたので、ポインタＰが単位容量Ｃ１＿５に移動し、単位容量Ｃ１＿５から参照電圧Ｖｒｅｆに接続されていく。
変換時に重み付け参照電圧またはグランド電圧に接続される単位要素グループは、図７（Ａ）に示す一回目の変換では単位要素グループ１１Ｂである。この単位要素グループ１１Ｂは、ポインタＰが設定された列の次の一列となるように、制御信号ＤＥＭ＿ＳＵＢ[＊]により指定される。この単位要素グループの指定制御と、セレクタ１５での切り替え制御により、指定された単位要素グループ１１Ｂ内の単位容量Ｃ１＿１５〜Ｃ１＿１３にもＤＥＭが適用される。図７（Ａ）（Ｂ）の対比から、ＣＣ６、ＣＣ５、ＣＣ４は、一回目の変換と二回目の変換では異なる単位容量で構成されているのが分かる。

このように、本実施形態によれば、入力容量と回路面積を小さくするために、単位容量を小さくしても、単位容量の比精度の影響を軽減できる効果が得られる。単位容量の並列接続により容量比を持たせる（ｊ−ｍ）個の単位容量と、接続される参照電圧に比（重み付け）を持たせて容量比を持たないｍ個の単位容量との双方に、ＤＥＭ技術を適応しているからである。

（３）差動信号に適用される逐次比較型ＡＤ変換回路
図８は、差動信号ＰＩＮ，ＮＩＮに適用される逐次比較型ＡＤ変換回路２を示す回路図である。なお、図８において図１に示す部材と同一機能を有する部材については同一符号を付している。図８の実施形態では、容量アレイとして、第１共通出力線１２Ａにｋ個の単位要素１１が並列接続された第１容量アレイ１３Ａと、第２共通出力線１２Ｂにｋ個の単位要素１１が並列接続された第２容量アレイ１３Ｂとを有する。

セレクタとして、サンプルホールド時に２本の差動信号線の１本からアナログ電圧ＰＩＮが入力され、第１容量アレイ１３Ａに接続される第１セレクタ１５Ａと、サンプルホールド時に２本の差動信号線の他の１本からアナログ電圧ＮＩＮが入力され、第２容量アレイ１３Ｂに接続される第２セレクタ１５Ｂとを有する。比較器２１は、第１，第２共通出力線１２Ａ，１２Ｂからの出力を比較する。

第１，第２セレクタ１５Ａ，１５Ｂは、逐次比較時にＤＥＭ対象の単位要素グループ１１Ａ〜１１Ｈのいずれか一つに第１〜第３電圧供給線１４Ａ〜１４Ｃを介して供給される重み付け参照電圧ＶＰ３〜ＶＰ５を選択する点は、図１の実施形態と同じである。

第１，第２セレクタ１５Ａ，１５Ｂは、単位要素１１の単位容量をリセットする時に、第１，第２共通出力線１２Ａ，１２ＢにスイッチＳＷ５を介して供給される共通電圧ＶＣＭを選択する。それにより、単位容量の両端に共通電圧ＶＣＭが供給されて、単位容量はリセットされる。なお、同様にして、共通電圧ＶＣＭを図１に示す単位容量の両端に供給して、単位容量をリセットすることができる。

逐次比較型ＡＤ変換回路２の第１，第２セレクタ１５Ａ，１５Ｂ及び各種スイッチＳＷ１Ｐ，ＳＷ１Ｎ，ＳＷ２Ｐ，ＳＷ２Ｎ，ＳＷ３Ｐ０／Ｎ０，ＳＷ３Ｐ１／Ｎ１，ＳＷ４Ｐ，ＳＷ４Ｎ，ＳＷ５の動作状態と制御信号との関係は図９に示す通りである。

（４）逐次比較型ＡＤ変換回路の変形例
図１０及び図１１は、図６に示す等価回路と同様に、並列接続される単位容量により容量比を持たせた電荷再配分型デジタル−アナログ変換回路の等価回路図である。図１０は上述した実施形態の通り、実線枠で示すＤＥＭ適応範囲内にて、容量比を持たない単位容量（１Ｃ）に接続される参照電圧に重み付け（比）を持たせた範囲は、破線枠で示すようにＤＥＭ適応範囲（実線枠）の下位に設けた例を示している。これとは異なり、図１１のようにしても良い。図１１は、ＤＥＭ適応範囲（実線枠）の下位でなく中位に、容量比を持たない単位容量（１Ｃ）に接続される参照電圧に重み付け（比）を持たせた範囲（破線枠）を設けた例を示している。

（５）物理量検出センサー
図１２は、物理量検出センサーの一例である加速度センサー３００を示している。加速度センサー３００は、３軸加速度センサー素子３１０と、ＩＣ３２０とを有する。３軸加速度センサー素子３１０は、Ｘ軸、Ｙ軸およびＺ軸をそれぞれの検出軸とする第１〜第３の差動容量型加速度センサー素子３１０Ｘ，３１０Ｙ，３１０Ｚが設けられている。

ＩＣ３２０には、第１〜第３の差動容量型加速度センサー素子３１０Ｘ，３１０Ｙ，３１０Ｚから時分割で電荷が入力される。この時分割駆動のために、スイッチング駆動されるマルチプレクサー３３０が設けられている。

マルチプレクサー３３０の後段には、アナログ回路である容量検出回路として電荷−電圧変換（ＱＶ）アンプ３４０、プログラマブルゲインアンプ（ＰＧＡ）３５０及びアナログ−デジタル変換器（ＡＤＣ）３６０等を有する。ＱＶアンプ３４０は、時分割入力される静電容量型加速度センサー素子３１０Ｘ，３１０Ｙ，３１０Ｚからの電荷を電圧に変換する。ＰＧＡ３５０は、ＱＶアンプ３４０の出力を、各軸毎に設定されたゲインで増幅する。ＡＤＣ３６０は、ＰＧＡ３５０の出力をアナログ−デジタル変換する。ＡＤＣ３６０として、図１または図８に示す逐次比較型アナログ−デジタル変換器１，２を好適に使用することができる。特に図１２に示す３軸加速度センサー素子３１０の出力は差動信号であることから、図８に示す逐次比較型アナログ−デジタル変換器２を好適に使用することができる。

（６）電子機器および移動体
図１３は電子機器の一具体例としてのスマートフォン４０１を概略的に示す。スマートフォン４０１には図１２に示す三軸型加速度センサー３００に加え、三軸ジャイロセンサーおよびそれに接続される検出回路を備えた物理量検出装置５００が組み込まれる。物理量検出装置５００はスマートフォン４０１の姿勢を検出することができる。いわゆるモーションセンシングが実施される。物理量検出装置５００の検出信号は例えばマイクロコンピューターチップ（ＭＰＵ）４０２に供給されることができる。ＭＰＵ４０２はモーションセンシングに応じて様々な処理を実行することができる。その他、こういったモーションセンシングは、携帯電話機、携帯型ゲーム機、ゲームコントローラー、カーナビゲーションシステム、ポインティングデバイス、ヘッドマウンティングディスプレイ、タブレットパソコン等の電子機器で利用されることができる。モーションセンシングの実現にあたって物理量検出装置５００は組み込まれることができる。

図１４は電子機器の他の具体例としてのデジタルスチルカメラ（以下「カメラ」という）４０３を概略的に示す。カメラ４０３には物理量検出装置５００が組み込まれる。物理量検出装置５００はカメラ４０３の姿勢を検出することができる。物理量検出装置５００の検出信号は手ぶれ補正装置４０４に供給されることができる。手ぶれ補正装置４０４は物理量検出装置５００の検出信号に応じて例えばレンズセット４０５内の特定のレンズを移動させることができる。こうして手ぶれは補正されることができる。その他、手ぶれ補正はデジタルビデオカメラで利用されることができる。手ぶれ補正の実現にあたって物理量検出装置５００は組み込まれることができる。

図１５は移動体の一具体例としての自動車４０６を概略的に示す。自動車４０６には物理量検出装置５００が組み込まれる。物理量検出装置５００は車体４０７の姿勢を検出することができる。物理量検出装置５００の検出信号は車体姿勢制御装置４０８に供給されることができる。車体姿勢制御装置４０８は例えば車体４０７の姿勢に応じてサスペンションの硬軟を制御したり個々の車輪４０９のブレーキを制御したりすることができる。その他、こういった姿勢制御は二足歩行ロボットや航空機、ヘリコプター等の各種移動体で利用されることができる。姿勢制御の実現にあたって物理量検出装置５００は組み込まれることができる。

本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。したがって、このような変形例はすべて本発明の範囲に含まれる。例えば、明細書または図面において、少なくとも一度、より広義または同義な異なる用語とともに記載された用語は、明細書または図面のいかなる箇所においても、その異なる用語に置き換えられることができる。また、電荷再配分型デジタル−アナログ変換回路１０、抵抗分圧型デジタル−アナログ変換回路１００等の構成および動作も本実施形態で説明したものに限定されず、種々の変形が可能である。

１，２ 逐次比較型アナログ−デジタル変換器、１０ 電荷再配分型デジタル−アナログ変換回路、１１ ｊ個の単位要素、１１Ａ〜１１Ｈ 単位要素グループ、１２ 共通出力線、１３ 単位容量アレイ、１３Ａ，１３Ｂ 第１，第２容量アレイ、１４Ａ〜１４Ｃ ｍ本の電圧供給線、１５ セレクタ、１５Ａ，１５Ｂ 第１，第２セレクタ、２０，２１ 比較器、３０ 制御回路、１００ 抵抗分圧型デジタル−アナログ変換回路、３００ 物理量検出センサー（加速度センサー）

Claims (16)

1. 電荷再配分型デジタル−アナログ変換回路と、
   前記電荷再配分型デジタル−アナログ変換回路の出力電圧と基準電圧とを比較する比較器と、
   前記比較器の比較結果に基づいて、前記電荷再配分型デジタル−アナログ変換回路を制御する制御回路と、
   有し、
   前記電荷再配分型デジタル−アナログ変換回路は、
   ｋ（ｋは４≦ｋを満たす整数）個の単位要素の各々が、スイッチと単位容量とを直列接続して構成され、共通出力線に並列接続される前記ｋ個の単位要素が二次元配列された単位容量アレイと、
   前記ｋ個の単位要素の中のＤＥＭ(ダイナミック・エレメント・マッチング)対象のｊ（ｊは４≦ｊ≦ｋを満たす整数）個の単位要素が有する前記スイッチの少なくとも３つの入力端子のうち一つの入力端子に、ｍ（ｍは２≦ｍ＜ｊを満たす整数）本の電圧供給線を介して供給される電圧の一つを前記ＤＥＭに基づいて選択するセレクタと、
   を有し、
   前記制御回路は、前記比較器の比較結果に基づいて、前記セレクタと、前記ｋ個の単位要素の各々の前記スイッチとを制御し、
   前記セレクタは、
   前記単位容量アレイにてアナログ電圧をサンプルホールドする第１期間では、前記セレクタは、前記ｍ本の電圧供給線に共通して供給される変換対象のアナログ電圧を選択し、
   前記第１期間に続いて逐次比較する第２期間では、前記セレクタは、前記ｍ本の電圧供給線に供給される電圧としてｍ個の重み付け参照電圧を選択することを特徴とする逐次比較型アナログ−デジタル変換器。
2. 請求項１において、
   前記重み付け参照電圧は、抵抗分圧型デジタルーアナログ変換回路により参照電圧を抵抗分圧して生成されることを特徴とする逐次比較型アナログ−デジタル変換器。
3. 請求項１または２において、
   前記制御回路は、
   前記第１期間では、前記一つの入力端子が前記単位容量と導通するように前記スイッチを切り替え、
   前記第２期間では、前記ｍ個の単位要素に、ｍ個の重み付け参照電圧の一つ及びグランド電圧の一方が供給されるように前記スイッチを切り替え、残りの（ｊ−ｍ）個の単位要素に、前記スイッチの前記一つの入力端子以外の他の入力端子に供給されている前記参照電圧及び前記グランド電圧の一方が供給されるように前記スイッチを切り替えることを特徴とする逐次比較型アナログ−デジタル変換器。
4. 請求項３において、
   前記ｊ個の単位要素は、Ｍ行×Ｎ列（ＮはＮ≧２を満たす整数，ＭはＭ≧ｍを満たす整数）に配列され、
   前記Ｍ行×Ｎ列の行列の行方向に沿って、Ｍ行の各行毎に、前記ｍ本の電圧供給線の１本と、前記参照電圧の供給線と、前記グランド電圧の供給線とが延びており、
   前記Ｍ行×Ｎ列の行列の列方向に沿って、Ｎ列の各列に、前記ｍ個の単位要素を指定する少なくとも１本の制御信号線と、前記少なくとも３つの入力端子の一つを選択するｍ本の制御信号線とが延びていることを特徴とする逐次比較型アナログ−デジタル変換器。
5. 請求項４において、
   Ｎ＞Ｍであることを特徴とする逐次比較型アナログ−デジタル変換器。
6. 請求項５において、
   Ｍ＝ｍであることを特徴とする逐次比較型アナログ−デジタル変換器。
7. 請求項４乃至６のいずれか一項において、
   ｊ＜ｋであり、前記ＤＥＭ対象外の（ｋ−ｊ）個の単位要素が、前記Ｍ行×Ｎ列の行列の最端列の隣に配置され、
   前記（ｋ−ｊ）個の単位要素がそれぞれ有する前記スイッチの入力端子の一つに、前記ｍ個の重み付け参照電圧の一つが入力され、他の一つに前記グランド電圧が入力されることを特徴とする逐次比較型アナログ−デジタル変換器。
8. 請求項１乃至７のいずれか一項において、
   前記共通出力線に共通電圧を供給するリセットスイッチをさらに有し、前記セレクタは、前記単位容量をリセットする時に前記共通電圧を選択して、前記単位容量の両端に前記共通電圧を供給することを特徴とする逐次比較型アナログ−デジタル変換器。
9. 請求項１乃至８のいずれか一項において、
   前記単位容量アレイは、第１共通出力線に前記ｋ個の単位要素が並列接続された第１容量アレイと、第２共通出力線に前記ｋ個の単位要素が並列接続された第２容量アレイとを有し、
   前記セレクタは、２本の差動信号線の１本から前記アナログ電圧が入力され、前記第１容量アレイに接続される第１セレクタと、前記２本の差動信号線の他の１本から前記アナログ電圧が入力され、前記第２容量アレイに接続される第２セレクタとを有し、
   前記比較器は、前記第１，第２の共通出力線からの出力を比較することを特徴とする逐次比較型アナログ−デジタル変換器。
10. 物量検出センサー素子と、
    前記物量検出センサー素子と接続され、請求項１乃至９のいずれか一項に記載の逐次比較型アナログ−デジタル変換器を含むＩＣと、
    を有することを特徴とする物理量検出センサー。
11. 請求項１０に記載の物理量検出センサーを有することを特徴とする電子機器。
12. 請求項１０に記載の物理量検出センサーを有することを特徴とする移動体。
13. 電荷再配分型デジタル−アナログ変換回路に設けられ、各々がスイッチと単位容量とを直列接続して構成されるｋ（ｋは４≦ｋを満たす整数）個の単位要素の中で、かつ、ＤＥＭ(ダナミック・エレメント・マッチング)対象となっているｊ（ｊは４≦ｊ≦ｋを満たす整数）個の単位要素のうち、ｍ（ｍは２≦ｍ＜ｊを満たす整数）個の単位要素を前記ＤＥＭによって指定し、
    前記ｍ個の単位要素に各々設けられた前記スイッチの少なくとも３つの入力端子のうち一つの入力端子を介して、重み付け参照電圧を前記ｍ個の単位要素に供給し、
    残りの（ｊ−ｍ）個の単位要素が有する前記スイッチを介して、前記一つの入力端子以外の他の入力端子に供給される前記参照電圧及びグランド電圧の一方を、前記（ｊ−ｍ）個の単位要素に供給することを特徴とする逐次比較型アナログ−デジタル変換方法。
14. 請求項１３において、
    前記重み付け参照電圧は、抵抗分圧型デジタルーアナログ変換回路にて参照電圧を抵抗分圧して生成されることを特徴とする逐次比較型アナログ−デジタル変換方法。
15. 請求項１３または１４において、
    Ｍ行×Ｎ列（ＮはＮ≧２を満たす整数，ＭはＭ＝ｍを満たす整数）に配列された前記ｊ個の単位要素の中から列単位で前記ｍ個の単位要素を前記ＤＥＭにより指定することを特徴とする逐次比較型アナログ−デジタル変換方法。
16. 請求項１５において、
    Ｍ行×Ｎ列の前記ｊ個の単位要素の一つにポインタを設定し、前記ポインタの位置に基づいて、列単位で前記ｍ個の単位要素を前記ＤＥＭにより指定することを特徴とする逐次比較型アナログ−デジタル変換方法。

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