JP2017224692A - キャパシター回路、回路装置、物理量検出装置、電子機器及び移動体 - Google Patents

Abstract

【課題】回路の小面積化と高性能化を実現できるキャパシター回路、回路装置、物理量検出装置、電子機器及び移動体等の提供。
【解決手段】キャパシター回路１０は、複数のキャパシターＣ１〜Ｃｎを有するキャパシターアレイと、複数のスイッチ回路ＳＷ１〜ＳＷｎを有し、キャパシターアレイの各キャパシターに各スイッチ回路が接続されるスイッチアレイと、複数のスイッチ制御信号が供給される複数のスイッチ制御信号線ＬＳ１〜ＬＳｎを含む。キャパシターアレイのキャパシターは少なくとも一層の金属層により形成され、スイッチ制御信号線ＬＳ１〜ＬＳｎは、基板ＰＳＢの主面に平行な方向から見た断面視において、キャパシターアレイとスイッチアレイとの間に設けられた金属層により形成される。
【選択図】図２

Description

本発明は、キャパシター回路、回路装置、物理量検出装置、電子機器及び移動体等に関する。

従来より、複数のキャパシターや複数のスイッチ回路により構成されるキャパシター回路を有する回路装置が知られている。このような回路装置の従来技術としては例えば特許文献１に開示される技術がある。この従来技術の回路装置は、複数のキャパシターを有するスイッチトキャパシター回路を含み、周囲の領域から分離された同一の島に、比精度が要求される全てのキャパシターを配置する。そしてユニットキャパシター群を構成する各ユニットキャパシターの周辺構造を同一構造とし、且つ、比精度が要求される全てのキャパシターを構成する各ユニットキャパシターを、島内で少なくとも線対称又は点対称になるように配置することで、デルタシグマ型のＡ／Ｄ変換回路を実現している。

特開２００５−１３６０５５号公報

このようなキャパシター回路を有する回路装置では、回路面積の小規模化に対する要望がある。例えば、キャパシター回路を用いた逐次比較型のＡ／Ｄ変換回路などにおいては、レイアウト構成や信号配線が複雑になり、回路面積が大きくなってしまうという問題があった。例えば回路の小面積化と回路の高性能化（高分解能、高精度）とを両立して実現することが難しいという課題があった。

本発明の幾つかの態様によれば、回路の小面積化と高性能化を実現できるキャパシター回路、回路装置、物理量検出装置、電子機器及び移動体等を提供できる。

本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態又は態様として実現することが可能である。

本発明の一態様は、複数のキャパシターを有するキャパシターアレイと、複数のスイッチ回路を有し、前記キャパシターアレイの各キャパシターに各スイッチ回路が接続されるスイッチアレイと、複数の前記スイッチ回路のスイッチ制御を行う複数のスイッチ制御信号が供給される複数のスイッチ制御信号線と、を含み、前記キャパシターアレイの前記キャパシターは、少なくとも一層の金属層により形成され、前記スイッチ制御信号線は、前記スイッチアレイの前記スイッチ回路が形成される基板の主面に平行な方向から見た断面視において前記キャパシターアレイと前記スイッチアレイとの間に設けられた金属層により形成されるキャパシター回路に関係する。

本発明の一態様では、キャパシターアレイと、スイッチアレイと、スイッチ制御信号が供給されるスイッチ制御信号線とが設けられ、キャパシターアレイのキャパシターは、少なくとも一層の金属層により形成される。そして、スイッチ制御信号線は、断面視においてキャパシターアレイとスイッチアレイとの間に設けられた金属層により形成される。このようにすれば、例えば平面視においてキャパシターアレイとスイッチアレイとが重なるように配置され、その間にスイッチ制御信号線が配線されるようになり、回路面積の縮小化を図れる。またキャパシターアレイとスイッチアレイの間にスイッチ制御信号線を配線することで、回路面積の更なる縮小化や回路の高性能化の実現も可能になる。

また本発明の一態様では、複数の前記スイッチ制御信号線は、前記基板に交差する方向から見た平面視において第１の方向に沿って配線されてもよい。

このようにすれば、複数のスイッチ制御信号線を第１の方向に沿って例えば万遍なく均一に配線することが可能になり、回路の高性能化等の実現が可能になる。

また本発明の一態様では、前記キャパシターアレイは、前記平面視において前記第１の方向に沿って配置される第１〜第ｎ（ｎは２以上の整数）のキャパシターを含み、前記スイッチアレイは、前記第１〜第ｎのキャパシターの各キャパシターに各スイッチ回路が接続され、前記平面視において前記第１の方向に沿って配置される第１〜第ｎのスイッチ回路を含み、前記スイッチ制御信号線は、前記第１〜第ｎのスイッチ回路のスイッチ制御を行う第１〜第ｎのスイッチ制御信号線を含み、前記第１〜第ｎのスイッチ制御信号線は、前記平面視において前記第１〜第ｎのキャパシターに重なるように前記第１の方向に沿って配線されてもよい。

このようにすれば、第１〜第ｎのキャパシターに対応する第１〜第ｎのスイッチ回路の第１〜第ｎのスイッチ制御信号線が、平面視において第１〜第ｎのキャパシターに重なるように第１の方向に沿って配線されるようになる。従って、第１〜第ｎのキャパシターの下方に第１〜第ｎのスイッチ制御信号線を万遍なく均一に配線することが可能になり、回路の小面積化や高性能化の実現が可能になる。

また本発明の一態様では、前記第１〜第ｎのスイッチ制御信号線のうちの第ｉ（ｉは１以上且つｎより小さい整数）のスイッチ制御信号線は、前記第１〜第ｎのスイッチ回路のうちの第ｉのスイッチ回路に接続され、前記第ｉのスイッチ制御信号線は、前記第ｉのスイッチ回路との接続点を超えて、第ｉ＋１〜第ｎのキャパシターの下方にも配線されてもよい。

このようにすれば、本来ならば第ｉのスイッチ回路との接続点まで配線すれば済む第ｉのスイッチ制御信号線が、当該接続点を超えて第ｉ＋１〜第ｎのキャパシターの下方にも配線されるようになる。これにより例えば第１〜第ｎのキャパシターでの平坦度の均一化を図れるようになり、容量の比精度の向上等を図れるようになる。

また本発明の一態様では、前記スイッチアレイの前記各スイッチ回路に電圧を供給するための複数の電圧供給線を含み、前記電圧供給線は、前記平面視において前記キャパシターアレイに重なるように前記第１の方向に交差する第２の方向に沿って配線されてもよい。

このようにすれば、スイッチ制御信号線については第１の方向に沿って配線され、スイッチ回路への電圧供給線については第１の方向に交差する第２の方向に沿って配線されるため、効率的なレイアウト配線を実現でき、回路面積の更なる縮小化を図れる。

また本発明の一態様は、前記スイッチ制御信号を出力する制御回路と、を含む回路装置に関係する。

このようにすれば、制御回路からのスイッチ制御信号により、スイッチアレイのスイッチ回路のスイッチ制御を実現できるようになる。

また本発明の一態様では、前記キャパシターアレイは、前記基板に交差する方向から見た平面視において前記制御回路の第１の方向側に配置され、前記スイッチ制御信号線は、前記平面視において前記制御回路から前記第１の方向に沿って配線されてもよい。

このようにすれば、制御回路からのスイッチ制御信号線をショートパスで、キャパシターアレイのキャパシターの下方のスイッチ回路に接続できるようになり、効率的なレイアウト配置を実現できる。

また本発明の一態様では、電圧を生成する電圧生成回路を含み、前記キャパシターアレイは、上位ビット側の第１のキャパシターアレイと、下位ビット側の第２のキャパシターアレイとを有し、前記スイッチアレイは、前記第１のキャパシターアレイに接続される第１のスイッチアレイと、前記第２のキャパシターアレイに接続される第２のスイッチアレイとを有し、前記第２のスイッチアレイの前記各スイッチ回路には、前記電圧生成回路からの電圧が供給されてもよい。

このようにすれば、電圧生成回路からの電圧を、スイッチ回路を介してキャパシターの一端に供給できるようになり、回路の高性能化等を図れるようになる。

また本発明の一態様では、前記スイッチ制御信号線は、前記基板に交差する方向から見た平面視において第１の方向に沿って配線され、前記第２のキャパシターアレイは、前記平面視において前記電圧生成回路と前記第１のキャパシターアレイとの間に配置され、前記電圧生成回路からの電圧を前記第２のスイッチアレイの前記各スイッチ回路に供給するための複数の電圧供給線が、前記平面視において前記第１の方向に交差する第２の方向に沿って配線されてもよい。

このようにすれば、電圧生成回路からの電圧を、第２のキャパシターアレイに対応する第２のスイッチアレイのスイッチ回路に対して、ショートパスの電圧供給線で供給できるようになり、回路の高性能化等を図れるようになる。

また本発明の一態様では、前記第１のスイッチアレイの前記各スイッチ回路には、Ａ／Ｄ変換対象となる入力電圧と、高電位側基準電圧と、低電位側基準電圧とが供給され、前記第１のスイッチアレイの前記各スイッチ回路に前記入力電圧、前記高電位側基準電圧、前記低電位側基準電圧を供給する複数の電圧供給線が、前記平面視において前記第１の方向に交差する第２の方向に沿って配線されてもよい。

このようにすれば、上位ビット側の第１のスイッチアレイに対して、入力電圧、高電位側基準電圧、低電位側基準電圧の電圧供給線を効率良く配線することが可能になる。

また本発明の一態様では、前記キャパシターアレイが比較ノードに接続される比較回路と、前記キャパシターアレイと前記スイッチアレイとを有し、電荷再分配型のＤ／Ａ変換を行うＤ／Ａ変換回路と、を含み、前記制御回路は、前記比較回路の比較結果に基づいて前記スイッチ制御信号を生成して、前記スイッチアレイに出力してもよい。

このようにすれば、電荷再分配型のＤ／Ａ変換回路を有するＡ／Ｄ変換回路において、回路の小面積化や高性能化を実現できるようになる。

また本発明の一態様では、前記スイッチ制御信号線は、前記基板に交差する方向から見た平面視において第１の方向に沿って配線され、前記比較回路は、前記平面視において前記制御回路の前記第１の方向側に配置されてもよい。

このようにすれば、制御回路と比較回路とキャパシターアレイを効率良くレイアウト配置することが可能になり、レイアウト配線の効率化や、回路面積の縮小化などを図れるようになる。

また本発明の他の態様は、物理量トランスデューサーと、前記物理量トランスデューサーからの検出信号に基づいて物理量を検出する上記に記載の回路装置と、を含む物理量検出装置に関係する。

また本発明の他の態様は、上記に記載の回路装置を含む電子機器に関係する。

また本発明の他の態様は、上記に記載の回路装置を含む移動体に関係する。

本実施形態のキャパシター回路の構成例。 キャパシター回路の断面図。 キャパシター回路の詳細な構成例。 キャパシター回路の詳細な構成例。 キャパシター構造の一例。 キャパシター構造の他の例。 キャパシター回路の平面図。 キャパシターとスイッチ回路の配置関係の説明図。 スイッチ回路のレイアウト配置の説明図。 本実施形態の回路装置であるＡ／Ｄ変換回路の構成例。 Ａ／Ｄ変換回路の詳細な構成例。 全差動型のＡ／Ｄ変換回路の詳細な構成例。 電圧生成回路（抵抗型ＤＡＣ）の構成例。 本実施形態の回路装置のレイアウト配置例。 本実施形態の回路装置の詳細なレイアウト配置例。 本実施形態の回路装置の他の構成例。 物理量検出装置の構成例。 本実施形態の回路装置を含む電子機器の例。 本実施形態の回路装置を含む移動体の例。

以下、本発明の好適な実施形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．キャパシター回路
図１に本実施形態のキャパシター回路１０の構成例を示す。キャパシター回路１０は、複数のキャパシターＣ１〜Ｃｎ（ｎは２以上の整数）を有するキャパシターアレイ２０と、複数のスイッチ回路ＳＷ１〜ＳＷｎ（スイッチ素子）を有するスイッチアレイ３０を含む。例えばスイッチ回路ＳＷ１〜ＳＷｎでは、キャパシターアレイ２０の各キャパシターＣ１〜Ｃｎに各スイッチ回路が接続される。例えばキャパシターＣ１の一端にはスイッチ回路ＳＷ１が接続され、キャパシターＣ２の一端にはスイッチ回路ＳＷ２が接続される。キャパシターＣ３〜Ｃｎとスイッチ回路ＳＷ３〜ＳＷｎの接続構成も同様である。

またキャパシター回路１０は、複数のスイッチ制御信号線ＬＳ１〜ＬＳｎを含む。スイッチ制御信号線ＬＳ１〜ＬＳｎは、スイッチ回路ＳＷ１〜ＳＷｎのスイッチ制御を行うスイッチ制御信号Ｓ１〜Ｓｎが供給される信号線である。例えばスイッチ回路ＳＷ１はスイッチ制御信号Ｓ１によりスイッチ制御（オン・オフ制御）され、スイッチ回路ＳＷ２はスイッチ制御信号Ｓ２によりスイッチ制御される。同様にスイッチ回路ＳＷ３〜ＳＷｎはスイッチ制御信号Ｓ３〜Ｓｎによりスイッチ制御される。なお本実施形態のキャパシター回路１０は、図１の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加したり、接続関係を変更するなどの種々の変形実施が可能である。

そして本実施形態では、キャパシターアレイ２０のキャパシターＣ１〜Ｃｎは、少なくとも一層の金属層（広義には導電層）により形成される。例えばＣ１〜Ｃｎの各キャパシターは、２層の金属層（導電層）により形成されたり、１層の金属層（導電層）により形成される。またスイッチ制御信号線ＬＳ１〜ＬＳｎは、例えばキャパシターＣ１〜Ｃｎを形成する金属層よりも下層の金属層（導電層）により形成される。そしてスイッチ制御信号線ＬＳ１〜ＬＳｎは、断面視において、キャパシターアレイ２０とスイッチアレイ３０との間に設けられた金属層により形成される。例えばスイッチ制御信号線ＬＳ１〜ＬＳｎは、断面視においてキャパシターアレイ２０とスイッチアレイ３０との間に配線（配置）される。具体的にはスイッチ制御信号線ＬＳ１〜ＬＳｎは、スイッチアレイ３０のスイッチ回路ＳＷ１〜ＳＷｎが形成される基板（サブストレート）の主面に平行（略平行）な方向から見た断面視において、キャパシターアレイ２０とスイッチアレイ３０との間に設けられた金属層により形成される。

例えば図２に本実施形態のキャパシター回路１０の断面図の一例を示す。図２は基板ＰＳＢ（例えばＰ型の半導体基板）の主面に平行な方向から見た断面視（第２の方向ＤＲ２での断面視）での断面図である。基板ＰＳＢには、スイッチ回路ＳＷ１〜ＳＷｎ（スイッチ回路を構成するトランジスター）が形成されている。

例えばキャパシターＣ１〜Ｃｎは、金属層Ｍ５（第５層の金属層）と金属層Ｍ４（第４層の金属層）により形成されている。例えばキャパシターＣ１〜Ｃｎは、後述の図５に示すようなＭＩＭ（Metal-Insulator-Metal）構造のキャパシターにより実現できる。但し、キャパシターＣ１〜Ｃｎを後述の図６に示すような１層の金属層で実現してもよい。

スイッチ回路ＳＷ１〜ＳＷｎは、Ｎ型、Ｐ型のトランジスター（ＭＯＳトランジスター）により実現される。図２では、Ｎ型のトランジスターは、Ｐ型の基板ＰＳＢに形成されるＮ型の拡散領域（不純物領域）からなるドレイン及びソースと、ゲート電極と、ゲート絶縁膜により実現される。Ｐ型のトランジスターは、基板ＰＳＢ上のＮ型のウェルＮＷＬに形成されるＰ型の拡散領域（不純物領域）からなるドレイン及びソースと、ゲート電極と、ゲート絶縁膜により実現される。スイッチ回路ＳＷ１〜ＳＷｎは、これらのＮ型、Ｐ型のトランジスターと、金属層Ｍ１（第１層の金属層）、金属層Ｍ２（第２層の金属層）により形成される配線により実現される。なお、Ｐ型の基板ＰＳＢは、Ｐ型の拡散領域によりその電位（ＶＤＤ）が設定され、Ｎ型のウェルＮＷＬは、Ｎ型の拡散領域によりその電位（ＧＮＤ）が設定される。これらのＰ型、Ｎ型の拡散領域には、金属層Ｍ１の配線により電位設定用の電源（ＶＤＤ、ＧＮＤ）が供給される。

そして本実施形態では図２に示すように、スイッチ回路ＳＷ１〜ＳＷｎにスイッチ制御信号Ｓ１〜Ｓｎを供給するスイッチ制御信号線ＬＳ１〜ＬＳｎは、キャパシターＣ１〜Ｃｎを形成する金属層Ｍ４、Ｍ５よりも下層（基板ＰＳＢ側）の金属層Ｍ３（第３層の金属層）により形成される。そしてスイッチ制御信号線ＬＳ１〜ＬＳｎは、図２の断面視において、キャパシターアレイ２０（キャパシターＣ１〜Ｃｎ）とスイッチアレイ３０（スイッチ回路ＳＷ１〜ＳＷｎ）との間に設けられた金属層により形成される。即ち、キャパシターアレイ２０（キャパシターを構成する金属層）の下方（断面視における下方）であって、スイッチアレイ３０（スイッチ回路を構成するトランジスター等）の上方（断面視における上方）に、スイッチ制御信号線ＬＳ１〜ＬＳｎが配線される。

図３、図４にキャパシター回路１０の詳細な構成例を示す。図３は後述の図１０〜図１２のＭＳＢ側（上位ビット側）のＤ／Ａ変換器ＤＡＣ１（ＤＡＣ１Ｐ、ＤＡＣ１Ｎ）に用いられるキャパシター回路１０の構成例である。図４はＬＳＢ側（下位ビット側）のＤ／Ａ変換器ＤＡＣ２（ＤＡＣ２Ｐ、ＤＡＣ２Ｎ）に用いられるキャパシター回路１０の構成例である。なお本実施形態のキャパシター回路１０は、図３、図４の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加したり、接続関係を変更するなどの種々の変形実施が可能である。

図３ではキャパシターＣ１、Ｃ２・・・の他端はノードＮＣ（サンプリングノード）に接続されている。スイッチ回路ＳＷ１は、トランスファーゲートＴＦ１（ＣＭＯＳのアナログスイッチ）、Ｐ型のトランジスターＴＰ１、Ｎ型のトランジスターＴＮ１により構成される。スイッチ回路ＳＷ２は、トランスファーゲートＴＦ２、Ｐ型のトランジスターＴＰ２、Ｎ型のトランジスターＴＮ２により構成される。

スイッチ回路ＳＷ１のトランスファーゲートＴＦ１、トランジスターＴＰ１、ＴＮ１の一端（ドレイン、ソースの一方）は、キャパシターＣ１の一端に接続される。トランスファーゲートＴＦ１、トランジスターＴＰ１、ＴＮ１の他端（ドレイン、ソースの他方）は、各々、電圧供給線ＬＶＩＮ、ＬＶＤＤ、ＬＧＮＤに接続される。電圧供給線ＬＶＩＮ、ＬＶＤＤ、ＬＧＮＤには、入力電圧ＶＩＮ、高電位側の基準電圧ＶＤＤ、低電位側の基準電圧ＧＮＤが供給される。そしてトランスファーゲートＴＦ１、トランジスターＴＰ１、ＴＮ１のゲートには、図１のスイッチ制御信号Ｓ１或いはＳ１に基づく信号（例えばＳ１をバッファリングした信号、Ｓ１の反転信号等）が入力されて、そのオン、オフが制御される。これにより、キャパシターＣ１の一端に対して、各々、ＶＩＮ、ＶＤＤ、或いはＧＮＤを供給できるようになる。

スイッチ回路ＳＷ２のトランスファーゲートＴＦ２、トランジスターＴＰ２、ＴＮ２の一端は、キャパシターＣ２の一端に接続される。トランスファーゲートＴＦ２、トランジスターＴＰ２、ＴＮ２の他端は、各々、電圧供給線ＬＶＩＮ、ＬＶＤＤ、ＬＧＮＤに接続される。そしてトランスファーゲートＴＦ２、トランジスターＴＰ２、ＴＮ２のゲートには、図１のスイッチ制御信号Ｓ２或いはＳ２に基づく信号（例えばＳ２をバッファリングした信号、Ｓ２の反転信号等）が入力されて、そのオン、オフが制御される。これにより、キャパシターＣ２の一端に対して、ＶＩＮ、ＶＤＤ、ＧＮＤを供給できるようになる。

なお、スイッチ回路ＳＷ１、ＳＷ２は、トランスファーゲートＴＦ１、ＴＦ２、トランジスターＴＰ１、ＴＰ２、ＴＮ１、ＴＮ２以外にも、例えばスイッチ制御信号の反転信号の生成などに必要な論理回路などを含むことができる。

図４では、トランスファーゲートＴＦ１、ＴＦ２の他端に供給される電圧が、図３とは異なっている。即ち、トランスファーゲートＴＦ１の他端には、電圧供給線ＬＶ１が接続され、電圧Ｖ１が供給されている。トランスファーゲートＴＦ２の他端には、電圧供給線ＬＶ２が接続され、電圧Ｖ２が供給されている。これらの電圧Ｖ１、Ｖ２は、例えば後述の図１０、図１１の電圧生成回路６０により生成される電圧（基準電圧）である。これらの電圧Ｖ１、Ｖ２等は、例えばバイナリー（２のべき乗）で重み付けされた電圧である。

なお、図４のキャパシター回路１０を図１０〜図１２のＬＳＢ側のＤ／Ａ変換器ＤＡＣ２に用いる場合に、スイッチ回路ＳＷ１ではトランジスターＴＰ１、ＴＮ１の一方のみが使用され、他方はダミーのトランジスターになる。スイッチ回路ＳＷ２ではトランジスターＴＰ２、ＴＮ２の一方のみが使用され、他方はダミーのトランジスターになる。このようなダミーのトランジスターを設けることで、キャパシターアレイ２０の平坦性を保つことができ、容量の比精度を向上できるようになる。

図５、図６にＣ１〜Ｃｎの各キャパシターの構造例を示す。図５のキャパシターはＭＩＭ（Metal-Insulator-Metal）構造のキャパシターである。上層の金属層ＡＬＥと下層の金属層ＡＬＤの間の層間絶縁膜に中間の金属層ＡＬＭが形成される。金属層ＡＬＤ、ＡＬＥは例えばアルミ層である。そして、この金属層ＡＬＭ（例えば図２の金属層Ｍ５）と、金属層ＡＬＤ（例えば金属層Ｍ４）と、その間の層間絶縁膜とにより、ＭＩＭ構造のキャパシターが実現されている。

図６では、１層の金属層（例えば図２の金属層Ｍ５）により形成される配線ＡＬＥ１、ＡＬＥ２によりキャパシターが実現されている。例えば図６では、配線ＡＬＥ１、ＡＬＥ２がいわゆる櫛歯形状に形成され、配線ＡＬＥ１、ＡＬＥ２の一方の凸部が他方の凹部に入り込むように配置されることで、配線ＡＬＥ１、ＡＬＥ２の配線間容量（基板の主面に平行な方向での配線間容量）によるキャパシターが実現されている。配線ＡＬＥ１、ＡＬＥ２を形成する金属層は、いわゆるトップメタルと呼ばれる膜厚が厚い金属層（例えば図２の金属層Ｍ５）であることが望ましい。

なお、キャパシターは図５、図６の構造に限定されず、少なくとも１層の金属層（導電層）で構成されるものであれば、種々の変形実施が可能である。

図７はキャパシター回路１０の平面図の例である。図７はキャパシター回路１０を図２の基板ＰＳＢに交差（直交）する方向（第３の方向ＤＲ３）から見た平面視での平面図である。図７ではキャパシターＣ１１、Ｃ１２・・・Ｃ１ｎ、Ｃ２１、Ｃ２２・・・Ｃ２ｎがマトリクス状に配列されている。キャパシターアレイ２０でのキャパシターの配列は、図７のような２次元アレイの配列であってもよいし、１次元アレイの配列であってもよい。これらのＣ１１〜Ｃ１ｎ、Ｃ２１〜Ｃ２ｎの各キャパシターは、例えば、その面積が等しく、容量値が等しくなるユニットキャパシター（単位容量）により実現できる。

図７に示すように本実施形態では、複数のスイッチ制御信号線ＬＳ１１〜ＬＳ１ｎ、ＬＳ２１〜ＬＳ２ｎが、基板ＰＳＢに交差する方向（第３の方向ＤＲ３）から見た平面視において第１の方向ＤＲ１に沿って配線される。

第１の方向ＤＲ１は、基板ＰＳＢの主面に平行（略平行）な方向であり、キャパシターＣ１１〜Ｃ１ｎは第１の方向ＤＲ１に沿って配置される。キャパシターＣ２１〜Ｃ２ｎも第１の方向ＤＲ１に沿って配置されている。そしてスイッチ制御信号線ＬＳ１１〜ＬＳ１ｎは、平面視においてキャパシターＣ１１〜Ｃ１ｎに重なるように配線される。スイッチ制御信号線ＬＳ２１〜ＬＳ２ｎは、平面視においてキャパシターＣ２１〜Ｃ２ｎに重なるように配線される。より具体的には、スイッチ制御信号線ＬＳ１１〜ＬＳ１ｎは、図２の断面視において、キャパシターＣ１１〜Ｃ１ｎと、その下方のスイッチ回路ＳＷ１１〜ＳＷ１ｎ（図８参照）との間に配線される。スイッチ制御信号線ＬＳ２１〜ＬＳ２ｎは、図２の断面視において、キャパシターＣ２１〜Ｃ２ｎと、その下方のスイッチ回路ＳＷ２１〜ＳＷ２ｎ（不図示）との間に配線される。

スイッチ制御信号線ＬＳ１１〜ＬＳ１ｎ、ＬＳ２１〜ＬＳ２ｎは、図１、図２のスイッチ制御信号線ＬＳ１〜ＬＳｎに相当するものであり、スイッチ回路ＳＷ１〜ＳＷｎをスイッチ制御する信号である。スイッチ制御信号線ＬＳ１〜ＬＳｎ（ＬＳ１１〜ＬＳ１ｎ、ＬＳ２１〜ＬＳ２ｎ）により、図３、図４のトランスファーゲートＴＦ１、ＴＦ２、トランジスターＴＰ１、ＴＰ２、ＴＮ１、ＴＮ２のオン、オフが制御される。これにより対応する各電圧（ＬＶＩＮ、ＶＤＤ、ＧＮＤ、Ｖ１、Ｖ２等）をキャパシターの一端に供給できるようになる。

また図７に示すように、電圧供給線ＬＶＩＮ（又はＬＶ１〜ＬＶｎ）、ＬＶＤＤ、ＬＧＮＤは、第１の方向ＤＲ１に交差（直交）する第２の方向ＤＲ２に沿って配線される。例えば図３では、電圧供給線ＬＶＩＮ、ＬＶＤＤ、ＬＧＮＤは、各々、トランスファーゲートＴＦ１及びＴＦ２、トランジスターＴＰ１及びＴＰ２、トランジスターＴＮ１及びＴＮ２の他端に接続される。また図４では、電圧供給線ＬＶ１、ＬＶ２は、各々、トランスファーゲートＴＦ１、ＴＦ２の他端に接続され、電圧供給線ＬＶＤＤ、ＬＧＮＤは、各々、トランジスターＴＰ１及びＴＰ２、トランジスターＴＮ１及びＴＮ２の他端に接続される。

例えば図７のキャパシター回路１０において、図１のキャパシターアレイ２０は、平面視において第１の方向ＤＲ１に沿って配置されるキャパシターＣ１１〜Ｃ１ｎ（広義には第１〜第ｎのキャパシター。ｎは２以上の整数）を含んでいる。またスイッチアレイ３０は、キャパシターＣ１１〜Ｃ１ｎの各キャパシター（各キャパシターの一端）に各スイッチ回路が接続され、平面視において第１の方向ＤＲ１に沿って配置されるスイッチ回路ＳＷ１１〜ＳＷ１ｎ（広義には第１〜第ｎのスイッチ回路。図８参照）を含んでいる。またキャパシター回路１０のスイッチ制御信号線は、スイッチ回路ＳＷ１１〜ＳＷ１ｎをスイッチ制御するスイッチ制御信号線ＬＳ１１〜ＬＳ１ｎ（広義には第１〜第ｎのスイッチ制御信号線）を含んでいる。

そしてスイッチ制御信号線ＬＳ１１〜ＬＳ１ｎは、平面視においてキャパシターＣ１１〜Ｃ１ｎに重なるように第１の方向ＤＲ１に沿って配線される。即ち、図２で説明したように、スイッチ制御信号線ＬＳ１１〜ＬＳ１ｎ（ＬＳ１〜ＬＳｎ）は、キャパシターＣ１１〜Ｃ１ｎ（Ｃ１〜Ｃｎ）の下層（スイッチ回路の上層）において第１の方向ＤＲ１に沿って配線される。

同様にキャパシターアレイ２０は、平面視において第１の方向ＤＲ１に沿って配置されるキャパシターＣ２１〜Ｃ２ｎ（第１〜第ｎのキャパシター）を含んでいる。スイッチアレイ３０は、キャパシターＣ２１〜Ｃ２ｎの各キャパシター（各キャパシターの一端）に各スイッチ回路が接続され、平面視において第１の方向ＤＲ１に沿って配置されるスイッチ回路ＳＷ２１〜ＳＷ２ｎ（第１〜第ｎのスイッチ回路。不図示）を含んでいる。またキャパシター回路１０のスイッチ制御信号線は、スイッチ回路ＳＷ２１〜ＳＷ２ｎをスイッチ制御するスイッチ制御信号線ＬＳ２１〜ＬＳ２ｎ（第１〜第ｎのスイッチ制御信号線）を含んでいる。そしてスイッチ制御信号線ＬＳ２１〜ＬＳ２ｎは、平面視においてキャパシターＣ２１〜Ｃ２ｎに重なるように第１の方向ＤＲ１に沿って配線される。

そしてキャパシターＣ１１〜Ｃ１ｎの下方に配線されるスイッチ制御信号線ＬＳ１１〜ＬＳ１ｎのうちのＬＳ１１（広義には第ｉのスイッチ制御信号線。ｉは１以上且つｎより小さい整数）は、スイッチ回路ＳＷ１１〜ＳＷ１ｎのうちのスイッチ回路ＳＷ１１（広義には第ｉのスイッチ回路）に接続される。同様にスイッチ制御信号線ＬＳ１２、ＬＳ１３・・・ＬＳ１ｎは、各々、スイッチ回路ＳＷ１２、ＳＷ１３・・・ＳＷ１ｎに接続される。

この場合に本実施形態では、スイッチ制御信号線ＬＳ１１（第ｉのスイッチ制御信号線）は、スイッチ回路ＳＷ１１との接続点を越えて、キャパシターＣ１２〜Ｃ１ｎ（広義には第ｉ＋１〜第ｎのキャパシター）の下方（断面視における下方）にも配線されている。即ち、図７において、スイッチ制御信号線ＬＳ１１は、キャパシターＣ１１〜Ｃ１ｎの左端部から右端部まで配線されている。つまり、本来ならば、キャパシターＣ１１の下方のスイッチ回路ＳＷ１１に接続されるスイッチ制御信号線ＬＳ１１は、スイッチ回路ＳＷ１１との接続点まで配線すれば済むはずであるが、図７では、この接続点を越えて、スイッチ制御信号線ＬＳ１１が右端部まで延在形成されている。

同様にスイッチ制御信号線ＬＳ１２（第ｉのスイッチ制御信号線）は、スイッチ回路ＳＷ１２との接続点を越えて、キャパシターＣ１３〜Ｃ１ｎ（第ｉ＋１〜第ｎのキャパシター）の下方（断面視における下方）にも配線されている。つまり、本来ならば、キャパシターＣ１２の下方のスイッチ回路ＳＷ１２に接続されるスイッチ制御信号線ＬＳ１２は、スイッチ回路ＳＷ１２との接続点まで配線すれば済むはずであるが、図７では、この接続点を越えて、スイッチ制御信号線ＬＳ１２が右端部まで延在形成されている。キャパシターＣ１１〜Ｃ１ｎの下方に配線される他のスイッチ制御信号線ＬＳ１３〜ＬＳ１ｎも同様に、対応するスイッチ回路との接続点を越えて、キャパシターＣ１１〜Ｃ１ｎの右端部まで延在形成されて配線されている。またキャパシターＣ２１〜Ｃ２ｎの下方に配線されるスイッチ制御信号線ＬＳ２１〜ＬＳ２ｎも、対応するスイッチ回路との接続点を越えて、キャパシターＣ２１〜Ｃ２ｎの右端部まで延在形成されて配線されている。

このようにすることで、キャパシターＣ１１〜Ｃ１ｎの下方でのスイッチ制御信号線ＬＳ１１〜ＬＳ１ｎの配線パターンを、Ｃ１１〜Ｃ１ｎの各キャパシターにおいて同じ配線パターンにできるようになる。またキャパシターＣ２１〜Ｃ２ｎの下方でのスイッチ制御信号線ＬＳ２１〜ＬＳ２ｎの配線パターンを、Ｃ２１〜Ｃ２ｎの各キャパシターにおいて同じ配線パターンにできるようになる。従って、各キャパシターでの平坦度の均一化を図れ、容量の比精度を向上できる。即ち、キャパシターの下方にスイッチ制御信号線が配線されると、キャパシターの平坦度が悪化するが、図７のようにスイッチ制御信号線を万遍なく均一に配線すれば、平坦度の悪化度合いが各キャパシター間で均一になり、この結果、容量の比精度の向上を図れるようになる。

例えば図７において、キャパシターＣ１１の下方でのスイッチ制御信号線ＬＳ１１〜ＬＳ１ｎの配線パターンと、キャパシターＣ１ｎの下方でのスイッチ制御信号線ＬＳ１１〜ＬＳ１ｎの配線パターンとが異なっていたとする。すると、これらのスイッチ制御信号線ＬＳ１１〜ＬＳ１ｎを原因とするキャパシターＣ１１、Ｃ１ｎの平坦度の悪化度合いが異なってしまい、Ｃ１１とＣ１ｎの容量の比精度が低下する。この容量の比精度の低下は、例えばキャパシター回路１０を有する回路の性能（例えばＡ／Ｄ変換回路やＤ／Ａ変換回路の分解能等）が低下してしまう。

これに対して本実施形態では、例えばキャパシターＣ１１に対応するスイッチ回路ＳＷ１１に接続されるスイッチ制御信号線ＬＳ１１を、ＳＷ１１との接続点を越えて、キャパシターＣ１ｎの位置まで延在形成している。即ち、ＳＷ１１との接続点からキャパシターＣ１ｎの位置まで、本来は必要の無いダミーの信号線を配線している。他のスイッチ制御信号線ＬＳ１２、ＬＳ１３・・・ＬＳ１ｎについても同様である。

このようにすることで、本実施形態では、キャパシターＣ１１の下方でのスイッチ制御信号線ＬＳ１１〜ＬＳ１ｎの配線パターンと、キャパシターＣ１ｎの下方でのスイッチ制御信号線ＬＳ１１〜ＬＳ１ｎの配線パターンを同一にできる。従って、スイッチ制御信号線ＬＳ１１〜ＬＳ１ｎを原因とするキャパシターＣ１１、Ｃ１ｎの平坦度の悪化度合いについても均一にできる。キャパシターＣ１１、Ｃ１ｎ以外の他のキャパシターも同様である。従って、キャパシターアレイ２０でのキャパシターの容量の比精度を向上でき、回路性能の向上を図れるようになる。

また図７に示すように、キャパシター回路１０は、スイッチアレイ３０の各スイッチ回路に電圧を供給するための複数の電圧供給線ＬＶＩＮ（ＬＶ１〜ＬＶｎ）、ＬＶＤＤ、ＬＧＮＤを含む。そして、これらの電圧供給線ＬＶＩＮ（ＬＶ１〜ＬＶｎ）、ＬＶＤＤ、ＬＧＮＤは、平面視においてキャパシターアレイ２０に重なるように第２の方向ＤＲ２に沿って配線される。例えば図７の電圧供給線ＬＶＩＮ（ＬＶ１〜ＬＶｎ）、ＬＶＤＤ、ＬＧＮＤは、図２において、金属層Ｍ２（第２層の金属層）により配線されており、キャパシターアレイ２０（Ｃ１〜Ｃｎ）の下方に配線されている。より具体的には、電圧供給線ＬＶＩＮ（ＬＶ１〜ＬＶｎ）、ＬＶＤＤ、ＬＧＮＤは、金属層Ｍ３（第３層の金属層）により形成されるスイッチ制御信号線（ＬＳ１〜ＬＳｎ）の下方に配線される。

このようにすれば、第１の方向ＤＲ１に沿って配線されるスイッチ制御信号線ＬＳ１１〜ＬＳ１ｎ、ＬＳ２１〜ＬＳ２ｎによりスイッチアレイ３０のスイッチ回路のスイッチ制御を行いながら、第１の方向ＤＲ１に交差する第２の方向ＤＲ２に沿って配線される電圧供給線ＬＶＩＮ（ＬＶ１〜ＬＶｎ）、ＬＶＤＤ、ＬＧＮＤを用いて、これらのスイッチ回路の他端に各種の電圧を供給できるようになる。これにより図３、図４で説明したように、キャパシターの一端に対して、スイッチ回路を介して各種の電圧を供給できるようになる。

図８は、キャパシターＣ１１〜Ｃ１ｎとスイッチ回路ＳＷ１１〜ＳＷ１ｎの配置関係を示す図である。なおキャパシターＣ２１〜Ｃ２ｎとスイッチ回路ＳＷ２１〜ＳＷ２ｎ（不図示）の配置関係も図８と同様であるため、詳細な説明は省略する。

図８に示すように、スイッチ回路ＳＷ１１〜ＳＷ１ｎは、キャパシターＣ１１〜Ｃ１ｎの断面視における下方に、平面視において重なるように配置される。例えば図７のキャパシターＣ１１〜Ｃ１ｎ、スイッチ回路ＳＷ１１〜ＳＷ１ｎは、図２のキャパシターＣ１〜Ｃｎ、スイッチ回路ＳＷ１〜ＳＷｎに相当する。そしてキャパシターＣ１〜Ｃｎは上層の金属層Ｍ４、Ｍ５で構成されている。一方、スイッチ回路ＳＷ１〜ＳＷｎは、金属層Ｍ４、Ｍ５よりも下層の金属層Ｍ１、Ｍ２や、基板ＰＳＢに形成されたトランジスター（拡散層、ゲート電極等）により構成されており、キャパシターＣ１〜Ｃｎの下方に配置されている。

図９は、キャパシターＣ１１〜Ｃ１ｎの下方に配置されるスイッチ回路ＳＷ１１〜ＳＷ１ｎのレイアウト配置を概略的に示した図である。図９に示すように、スイッチ回路ＳＷ１１〜ＳＷ１ｎを構成するトランジスター等は、同じ配置パターンでレイアウト配置されている。例えばスイッチ回路ＳＷ１１とＳＷ１２のトランジスター等のレイアウト配置パターンは同じになっている。スイッチ回路ＳＷ１１とＳＷ１３〜ＳＷ１ｎのトランジスター等のレイアウト配置パターンも同じになっている。なお、スイッチ回路のレイアウト配置パターンは、完全に同一である必要はない。例えば少なくともトランジスターを構成する拡散領域やゲート電極の配置パターンが同じであればよく、例えばコンタクト層や金属層の配置パターンは異なっていてもよい。例えば第１のスイッチ回路と第２のスイッチ回路とで、スイッチ制御信号の論理レベルが異なる場合には、コンタクト層や金属層の配線パターンを異ならせることで、これに対応することになる。そして、このような対応のためのコンタクト層や金属層の配線パターンの相違については許容する。

また図９のようにスイッチ回路のレイアウト配置パターンを同じにするために、本来は必要ではないダミーのトランジスターを配置するようにしてもよい。例えば図３の第１のパターンのスイッチ回路では、トランスファーゲートとＰ型及びＮ型のトランジスターが必要であるが、図４の第２のパターンのスイッチ回路では、トランスファーゲートと、Ｐ型及びＮ型のトランジスターの一方のトランジスターだけが必要であったとする。この場合にも、スイッチ回路のレイアウト配置パターンを同じにするために、図４の第２のパターンのスイッチ回路においても、本来は必要ではない他方のトランジスターを、ダミーのトランジスターとして配置することが望ましい。

このように、キャパシターの下方に配置されるスイッチ回路のレイアウト配置パターンを同一（略同一）にすることで、スイッチ回路の配置を原因とするキャパシターの平坦度の悪化度合いを均一にできる。従って、キャパシターアレイ２０でのキャパシターの容量の比精度を向上でき、回路性能の向上を図れるようになる。

以上のように本実施形態のキャパシター回路１０では、キャパシターアレイ２０の各キャパシターの断面視における下方に、スイッチアレイ３０の各スイッチ回路を平面視において重なるように配置している。そしてスイッチ回路のスイッチ制御信号線を、断面視においてキャパシターアレイ２０とスイッチアレイ３０の間に配線している。

例えば本実施形態の比較例の手法として、キャパシターアレイ２０の配置領域とは平面視において別の領域に、スイッチアレイ３０の配置領域を設ける手法が考えられる。しかしながら、この比較例の手法では、キャパシターアレイ２０の配置領域に加えて、スイッチアレイ３０の配置領域が別に必要になってしまうため、キャパシター回路１０のレイアウト面積が例えば２倍程度に大きくなってしまう。

これに対して、本実施形態では、図８に示すように、キャパシターアレイ２０の配置領域とスイッチアレイ３０の配置領域とが平面視において重なるように設けられる。従って、キャパシターアレイ２０の配置領域とは平面視において別の領域にスイッチアレイ３０の配置領域を設けなくても済むようになる。この結果、上記の比較例の手法に比べてキャパシター回路１０のレイアウト面積を例えば１／２程度に縮小できる。

また本実施形態ではスイッチ制御信号線は、断面視においてキャパシターアレイ２０とスイッチアレイ３０の間に配線される。従って、スイッチ制御信号線の配線領域についても、キャパシターアレイ２０やスイッチアレイ３０の配置領域と、平面視において重なるように設けられるようになる。従って、キャパシターアレイ２０及びスイッチアレイ３０の配置領域とは平面視において別の領域にスイッチ制御信号線の配線領域を設けなくても済むようになり、キャパシター回路１０のレイアウト面積を更に縮小化できる。

例えば、これまでは、キャパシターアレイ２０の各キャパシターの下方には、トランジスター等の素子を配置していなかった。例えば各キャパシターの下方にトランジスター等の素子を配置してしまうと、当該素子の存在が原因となって、キャパシターの平坦度が悪化し、キャパシターの容量の比精度等が悪化すると考えられていたからである。

この点、本実施形態では、キャパシターアレイ２０の各キャパシターの下方に、スイッチ回路のトランジスター等の素子を敢えて配置することで、上述のようにキャパシター回路１０のレイアウト面積の縮小化を図っている。そして、図７で説明したように、各キャパシターの下方でのスイッチ制御信号線の配線パターンなどを同一（略同一）にすることで、キャパシターの平坦度の均一化を図っている。即ち、キャパシターの下方のスイッチ制御信号線の存在が原因となって、キャパシターの平坦度が悪化したとしても、その平坦度の悪化度合いが均一になるため、結果的に、キャパシターの容量の比精度を保つことが可能になる。更に、図９に示すように、各キャパシターの下方に形成されるスイッチ回路のトランジスターのレイアウト配置パターンについても同一（略同一）にすることで、キャパシターの平坦度の均一化を図り、平坦度の悪化を原因とする容量の比精度の悪化を抑制している。従って本実施形態によれば、回路の小面積化と高性能化を両立して実現できるキャパシター回路１０の提供が可能になる。

２．回路装置
次に本実施形態のキャパシター回路１０を用いた回路装置４０の例について説明する。例えば図１０は、本実施形態の回路装置４０の一例である逐次比較型のＡ／Ｄ変換回路の構成例である。この回路装置４０は、キャパシター回路（ＣＡＲ１、ＳＡＲ１、ＣＡＲ２、ＳＡＲ２）と、スイッチ制御信号（ＳＣ１、ＳＣ２）を出力する制御回路５０（処理部、ロジック部）を含む。例えば回路装置４０（Ａ／Ｄ変換回路）は、キャパシターアレイ（ＣＡＲ１、ＣＡＲ２）が比較ノードＮＣ（サンプリングノード）に接続される比較回路ＣＰ（コンパレーター）と、キャパシターアレイ（ＣＡＲ１、ＣＡＲ２）とスイッチアレイ（ＳＡＲ１、ＳＡＲ２）とを有し、電荷再分配型のＤ／Ａ変換を行うＤ／Ａ変換回路４２（ＤＡＣ１、ＤＡＣ２）と、制御回路５０を含む。そして制御回路５０は、比較回路ＣＰの比較結果（ＣＰＱ）に基づいてスイッチ制御信号（ＳＣ１、ＳＣ２）を生成して、スイッチアレイ（ＳＡＲ１、ＳＡＲ２）に出力する。

具体的には、Ｄ／Ａ変換回路４２は、ＭＳＢ側（上位ビット側）のＤ／Ａ変換器ＤＡＣ１と、ＬＳＢ側（下位ビット側）のＤ／Ａ変換器ＤＡＣ２を含む。またサブＤ／Ａ変換器ＳＤＡＣを含むことができる。ＭＳＢ側のＤ／Ａ変換器ＤＡＣ１は、キャパシターアレイＣＡＲ１とスイッチアレイＳＡＲ１を有する。ＬＳＢ側のＤ／Ａ変換器ＤＡＣ２は、キャパシターアレイＣＡＲ２とスイッチアレイＳＡＲ２を有する。これらのキャパシターアレイＣＡＲ１とスイッチアレイＳＡＲ１、或いはキャパシターアレイＣＡＲ２とスイッチアレイＳＡＲ２とにより、図１〜図９で説明した本実施形態のキャパシター回路１０が構成されている。例えばキャパシターアレイＣＡＲ１、ＣＡＲ２の他端は、比較ノードＮＣに接続される。比較ノードＮＣは、比較回路ＣＰの反転入力端子（第１の端子）に接続され、比較回路ＣＰの非反転入力端子（第２の端子）はＧＮＤ（基準電圧）に設定される。キャパシターアレイＣＡＲ１、ＣＡＲ２の一端は、各々、スイッチアレイＳＡＲ１、ＳＡＲ２に接続される。そしてスイッチアレイＳＡＲ１、ＳＡＲ２は、各々、制御回路５０からのスイッチ制御信号ＳＣ１、ＳＣ２によりスイッチ制御される。

なお、サブＤ／Ａ変換器ＳＤＡＣは、各種の調整用のＤ／Ａ変換器であり、キャパシターアレイＳＣＡＲと、スイッチアレイＳＳＡＲを有する。キャパシターアレイＳＣＡＲの他端は比較ノードＮＣに接続され、キャパシターアレイＳＣＡＲの一端はスイッチアレイＳＳＡＲに接続される。スイッチアレイＳＳＡＲは、制御回路５０からのスイッチ制御信号ＳＣ３によりスイッチ制御される。サブＤ／Ａ変換器ＳＤＡＣにより、容量のバラツキのトリミング調整や、コードシフトなどの処理を実現できる。

制御回路５０は、逐次比較のＡ／Ｄ変換のための各種の処理を行う。そしてスイッチ制御信号ＳＣ１、ＳＣ２をＤ／Ａ変換器ＤＡＣ１、ＤＡＣ２に出力する。例えば制御回路５０は、比較回路ＣＰからの比較結果信号ＣＰＱによりレジスター値が設定される逐次比較レジスター５２を有し、逐次比較用データを生成する。Ｄ／Ａ変換回路４２は、この逐次比較用データをＤ／Ａ変換する回路となる。具体的には、制御回路５０からは、逐次比較用データに対応するスイッチ制御信号ＳＣ１、ＳＣ２が出力される。そしてＤ／Ａ変換回路４２のＤ／Ａ変換器ＤＡＣ１、ＤＡＣ２が、スイッチ制御信号ＳＣ１、ＳＣ２に基づいて電荷再分配型のＤ／Ａ変換を行う。

この場合に制御回路５０は、ＭＳＢ側のＤ／Ａ変換器ＤＡＣ１に対しては、ＤＥＭ（Dynamic Element Matching）制御によるスイッチ制御信号ＳＣ１を出力する。ＤＥＭ制御としては、例えば循環方式の手法を採用できる。このようなＤＥＭ制御を行うことで、キャパシターアレイにおいてスイッチ制御信号（逐次比較用データ）により選択されるキャパシターの組合わせパターンにランダム性を持たせることが可能になり、キャパシターの見かけ上の容量の比精度を向上できる。

また図１０の回路装置４０では、電圧生成回路６０が設けられている。電圧生成回路６０としては、抵抗型ＤＡＣ（抵抗ラダー型ＤＡＣ、Ｒ２−Ｒラダー型ＤＡＣ）を用いることができる。この電圧生成回路６０は、バイナリーで重み付けされた電圧Ｖ１〜Ｖ９を生成して、ＬＳＢ側のＤ／Ａ変換器ＤＡＣ２に供給する。例えば、Ｖ９＝ＶＤＤ／２、Ｖ８＝ＶＤＤ／４、Ｖ７＝ＶＤＤ／８、Ｖ６＝ＶＤＤ／１６・・・・Ｖ１＝ＶＤＤ／５１２というような電圧を生成して、Ｄ／Ａ変換器ＤＡＣ２に供給する。Ｄ／Ａ変換器ＤＡＣ２は、これらの電圧Ｖ１〜Ｖ９を用いて電荷再分配型のＤ／Ａ変換を行う。

図１１は、本実施形態の回路装置４０であるＡ／Ｄ変換回路の詳細な構成例である。このＡ／Ｄ変換回路は１６ビットの逐次比較のＡ／Ｄ変換を行う。この１６ビットのＡ／Ｄ変換は、例えばＭＳＢ側のＤ／Ａ変換器ＤＡＣ１による７ビットの電荷再分配型のＤ／Ａ変換と、ＬＳＢ側のＤ／Ａ変換器ＤＡＣ２による９ビットの電荷再分配型のＤ／Ａ変換により実現される。

ＭＳＢ側のＤ／Ａ変換器ＤＡＣ１のキャパシターアレイＣＡＲ１は、他端が比較ノードＮＣに接続されるキャパシターＣＡ１〜ＣＡ１２８を有する。これらのキャパシターＣＡ１〜ＣＡ１２８は、容量値が１Ｃであるユニットキャパシター（単位容量）である。スイッチアレイＳＡＲ１は、スイッチ回路ＳＡ１〜ＳＡ１２８を有し、キャパシターＣＡ１〜ＣＡ１２８の一端は、スイッチ回路ＳＡ１〜ＳＡ１２８の一端に接続される。スイッチ回路ＳＡ１〜ＳＡ１２８の他端には、入力電圧ＶＩＮ、高電位側の基準電圧ＶＤＤ、低電位側の基準電圧ＧＮＤが供給される。ＶＩＮは、Ａ／Ｄ変換対象となる入力電圧である。スイッチ回路ＳＡ１〜ＳＡ１２８の構成としては、例えば図３で説明したスイッチ回路の構成を採用できる。そして、これらのスイッチ回路ＳＡ１〜ＳＡ１２８は、ＤＥＭ制御のスイッチ制御信号ＳＣ１によりスイッチ制御される。

ＬＳＢ側のＤ／Ａ変換器ＤＡＣ２のキャパシターアレイＣＡＲ２は、他端が比較ノードＮＣに接続されるキャパシターＣＢ１〜ＣＢ９を有する。これらのキャパシターＣＢ１〜ＣＢ９は、容量値が１Ｃであるユニットキャパシターである。スイッチアレイＳＡＲ２は、スイッチ回路ＳＢ１〜ＳＢ９を有し、キャパシターＣＢ１〜ＣＢ９の一端は、スイッチ回路ＳＢ１〜ＳＢ９の一端に接続される。スイッチ回路ＳＢ１〜ＳＢ９の他端には、電圧生成回路６０（抵抗型ＤＡＣ）からの電圧Ｖ１〜Ｖ９と、低電位側の基準電圧ＧＮＤが供給される。例えばスイッチ回路ＳＢ１には、電圧Ｖ１とＧＮＤが供給され、スイッチ回路ＳＢ２には、電圧Ｖ２とＧＮＤが供給される。他のスイッチ回路ＳＢ３〜ＳＢ９も同様である。スイッチ回路ＳＢ１〜ＳＢ９の構成としては、例えば図４で説明したスイッチ回路の構成を採用できる。この場合に、本来は、ＶＤＤが供給されるＰ型のトランジスターＴＰ１、ＴＰ２は不要である。しかしながら、図８で説明したようにスイッチ回路のレイアウト配置を略同一にして、キャパシターの平坦度の均一化を図るために、トランジスターＴＰ１、ＴＰ２が、使用されないダミーのトランジスターとしてレイアウト配置される。

図１１の回路装置４０の動作について簡単に説明する。Ａ／Ｄ変換対象となる入力電圧ＶＩＮのサンプリング期間においては、ＭＳＢ側のＤ／Ａ変換器ＤＡＣ１のスイッチ回路ＳＡ１〜ＳＡ１２８が入力電圧ＶＩＮを選択する。この時にＬＳＢ側のスイッチ回路ＳＢ１〜ＳＢ９は例えばＧＮＤを選択する。これにより入力電圧ＶＩＮが、キャパシターＣＡ１〜ＣＡ１２８の一端に供給され、入力電圧ＶＩＮに対応する電荷がキャパシターに蓄積される。そしてサンプリング期間の終了後に、逐次比較によるＡ／Ｄ変換動作が行われる。

この場合に、Ｄ／Ａ変換器ＤＡＣ１のスイッチ回路ＳＡ１〜ＳＡ１２８は、例えば循環方式のＤＥＭ制御によりスイッチ制御される。例えば、まず初めにＤＥＭのポインターがキャパシターＣＡ１の位置に設定される。そして、そのポインターの位置から６４個のスイッチ回路ＳＡ１〜ＳＡ６４がＶＤＤを選択し、残りの６４個のスイッチ回路ＳＡ６５〜ＳＡ１２８がＧＮＤを選択する。これによりキャパシターＣＡ１〜ＣＡ６４の一端にはＶＤＤが供給され、キャパシターＣＡ６５〜ＣＡ１２８の一端にはＧＮＤが供給される。これにより比較回路ＣＰは、入力電圧ＶＩＮと、基準電圧ＶＤＤの約１／２の電圧との比較（ＭＳＢ比較）を行うことが可能になる。

そして比較回路ＣＰの比較結果信号ＣＰＱがＨレベル（アクティブレベル）であった場合には、スイッチ回路ＳＡ１〜ＳＡ６４がＶＤＤを選択したままで、スイッチ回路ＳＡ６５〜ＳＡ９６もＶＤＤを選択する。残りのスイッチ回路ＳＡ９７〜ＳＡ１２８はＧＮＤを選択する。これにより比較回路ＣＰは、入力電圧ＶＩＮと、基準電圧ＶＤＤの約３／４の電圧との比較を行うことが可能になる。

一方、スイッチ回路ＳＡ１〜ＳＡ６４がＶＤＤを選択した状態において、比較回路ＣＰの比較結果信号ＣＰＱがＬレベル（非アクティブレベル）であった場合には、スイッチ回路ＳＡ１〜ＳＡ３２がＶＤＤを選択し、残りのスイッチ回路ＳＡ３３〜ＳＡ１２８がＧＮＤを選択する。これにより比較回路ＣＰは、入力電圧ＶＩＮと、基準電圧ＶＤＤの約１／４の電圧との比較を行うことが可能になる。

このようにして、入力電圧ＶＩＮに対する逐次比較のＡ／Ｄ変換が行われる。そして、Ａ／Ｄ変換の終了時の最後の選択キャパシター位置をポインターとして記憶しておき、次のＡ／Ｄ変換は、当該ポインターの次のキャパシター位置から選択を行う。例えばＡ／Ｄ変換のサイクルの終了時において、スイッチ回路ＳＡ１〜ＳＡ４０がＶＤＤを選択し、スイッチ回路ＳＡ４１〜ＳＡ１２８がＧＮＤを選択した場合には、キャパシターＣＡ４０の位置がポインターとして記憶される。そして、次のＡ／Ｄ変換のサイクルにおいては、当該ポインターにより指示されるキャパシターＣＡ４０の次のキャパシターＣＡ４１の位置を起点として、ＤＥＭの制御が行われる。

一方、ＬＳＢ側のＤ／Ａ変換器ＤＡＣ２では、このようなＤＥＭの制御が行われない。そしてＤ／Ａ変換器ＤＡＣ２は、スイッチ回路ＳＢ１〜ＳＢ９に入力されたバイナリーに重み付けらされた電圧Ｖ１〜Ｖ９を用いて、電荷再分配のＤ／Ａ変換を行う。このような構成にすることで、Ｄ／Ａ変換器ＤＡＣ１とＤ／Ａ変換器ＤＡＣ２の間に直列キャパシターを設ける構成としなくても、高分解能・高精度のＡ／Ｄ変換を実現できるようになる。

図１２は、全差動型のＡ／Ｄ変換回路の回路装置４０の構成例である。図１２ではＰ側（非反転側、正側）のＤ／Ａ変換器ＤＡＣ１Ｐ、ＤＡＣ２Ｐと、Ｎ側（反転側、負側）のＤ／Ａ変換器ＤＡＣ１Ｎ、ＤＡＣ２Ｎが設けられている。

Ｐ側のＤ／Ａ変換器ＤＡＣ１Ｐ、ＤＡＣ２Ｐは、非反転側の比較ノードＮＣＰに接続され、Ｎ側のＤ／Ａ変換器ＤＡＣ１Ｎ、ＤＡＣ２Ｎは、反転側の比較ノードＮＣＮに接続される。比較回路ＣＰの非反転入力端子は比較ノードＮＣＰに接続され、反転入力端子は比較ノードＮＣＮに接続される。

ＭＳＢ側のＰ側のＤ／Ａ変換器ＤＡＣ１Ｐは、キャパシターＣＡ１Ｐ〜ＣＡ１２８Ｐを有するキャパシターアレイＣＡＲ１Ｐと、スイッチ回路ＳＡ１Ｐ〜ＳＡ１２８Ｐを有するスイッチアレイＳＡＲ１Ｐを有する。ＭＳＢ側のＮ側のＤ／Ａ変換器ＤＡＣ１Ｎは、キャパシターＣＡ１Ｎ〜ＣＡ１２８Ｎを有するキャパシターアレイＣＡＲ１Ｎと、スイッチ回路ＳＡ１Ｎ〜ＳＡ１２８Ｎを有するスイッチアレイＳＡＲ１Ｎを有する。

そしてＰ側のスイッチ回路ＳＡ１Ｐ〜ＳＡ１２８ＰがＶＤＤ、ＧＮＤを選択する場合に、Ｎ側のスイッチ回路ＳＡ１Ｐ〜ＳＡ１２８Ｐは、各々、逆側の電圧であるＧＮＤ、ＶＤＤを選択する。即ち、このような論理が反転となる選択を行うための論理回路が、スイッチ回路ＳＡ１Ｐ〜ＳＡ１２８Ｐ、ＳＡ１Ｎ〜ＳＡ１２８Ｎに設けられている。

ＬＳＢ側のＰ側のＤ／Ａ変換器ＤＡＣ２Ｐは、キャパシターＣＢ１Ｐ〜ＣＢ９Ｐを有するキャパシターアレイＣＡＲ２Ｐと、スイッチ回路ＳＢ１Ｐ〜ＳＢ９Ｐを有するスイッチアレイＳＡＲ２Ｐを有する。ＬＳＢ側のＮ側のＤ／Ａ変換器ＤＡＣ２Ｎは、キャパシターＣＢ１Ｎ〜ＣＢ９Ｎを有するキャパシターアレイＣＡＲ２Ｎと、スイッチ回路ＳＢ１Ｎ〜ＳＢ９Ｎを有するスイッチアレイＳＡＲ２Ｎを有する。

Ｐ側のスイッチ回路ＳＢ１Ｐ〜ＳＢ９Ｐは、後述の図１３の電圧生成回路６０からの電圧ＶＮ１〜ＶＮ９とＧＮＤのいずれかを選択する。Ｎ側のスイッチ回路ＳＢ１Ｎ〜ＳＢ９Ｎは、電圧生成回路６０からの電圧ＶＰ１〜ＶＰ９とＶＤＤのいずれかを選択する。

次に図１２の回路装置４０の動作について簡単に説明する。サンプリング期間においては、スイッチ回路ＳＩＰ、ＳＩＮが、各々、Ｐ側の入力電圧ＰＩＮ、Ｎ側の入力電圧ＮＩＮを選択して、ノードＮＰ、ＮＮに出力する。そしてサンプリング期間においては、スイッチ回路ＳＡ１Ｐ〜ＳＡ１２８Ｐは、ノードＮＰに出力された入力電圧ＰＩＮを選択する。スイッチ回路ＳＡ１Ｎ〜ＳＡ１２８Ｎは、ノードＮＮに出力された入力電圧ＮＩＮを選択する。この時、スイッチ回路ＳＣＭＰ、ＳＣＭＮがオンになって、比較ノードＮＣＰ、ＮＣＮはコモン電圧ＶＣＭに設定されている。またＬＳＢ側のスイッチ回路ＳＢ１Ｐ〜ＳＢ９ＰはＧＮＤを選択し、スイッチ回路ＳＢ１Ｎ〜ＳＢ９ＮはＶＤＤを選択している。これにより入力電圧ＰＩＮ、ＮＩＮに対応する電荷がキャパシターに蓄積される。なお入力電圧ＰＩＮの信号と入力電圧ＮＩＮの信号は差動信号を構成している。

次に、コンバージョン期間においては、スイッチ回路ＳＣＭＰ、ＳＣＭＮがオフになって、比較ノードＮＣＰ、ＮＣＮがフローティング状態になり、スイッチ制御信号に対応する逐次比較用データに基づいて、逐次比較のＡ／Ｄ変換動作が行われる。具体的には、ＭＳＢ側のスイッチ回路ＳＡ１Ｐ〜ＳＡ１２８Ｐ、ＳＡ１Ｎ〜ＳＡ１２８Ｎは、逐次比較用データのＭＳＢ側（上位ビット側）の各ビット（スイッチ制御信号）に応じて、ＶＤＤ、ＧＮＤのいずれかを選択する。Ｐ側のスイッチ回路ＳＡ１Ｐ〜ＳＡ１２８ＰがＶＤＤ、ＧＮＤを選択する場合に、Ｎ側のスイッチ回路ＳＡ１Ｎ〜ＳＡ１２８Ｎは、各々、逆側の電圧であるＧＮＤ、ＶＤＤを選択する。またＬＳＢ側のＰ側のスイッチ回路ＳＢ１Ｐ〜ＳＢ９Ｐは、逐次比較用データのＬＳＢ側（下位ビット側）の各ビットに応じて、ＶＮ１〜ＶＮ９とＧＮＤのいずれかを選択する。ＬＳＢ側のＮ側のスイッチ回路ＳＢ１Ｎ〜ＳＢ９Ｎは、逐次比較用データのＬＳＢ側の各ビットに応じて、ＶＰ１〜ＶＰ９とＶＤＤのいずれかを選択する。図１０の制御回路５０は、比較回路ＣＰの比較結果信号ＣＰＱに基づいて、入力電圧ＰＩＮ、ＮＩＮのＡ／Ｄ変換データの各ビットを、逐次比較により順次求めて行く。

コンバージョン期間の後、リセット期間に移行する。リセット期間においては、スイッチ回路ＳＩＰ、ＳＩＮは、コモン電圧ＶＣＭを選択し、ノードＮＰ、ＮＮはコモン電圧ＶＣＭに設定され、スイッチ回路ＳＡ１Ｐ〜ＳＡ１２８ＰはノードＮＰを選択し、スイッチ回路ＳＡ１Ｎ〜ＳＡ１２８ＮはノードＮＮを選択する。またスイッチ回路ＳＣＭＰ、ＳＣＭＮもコモン電圧ＶＣＭを選択する。これによりキャパシターＣＡ１Ｐ〜ＣＡ１２８Ｐ及びキャパシターＣＡ１Ｎ〜ＣＡ１２８Ｎの両端がコモン電圧ＶＣＭに設定され、サンプリングキャパシターのリセット動作が行われる。

図１３は電圧生成回路６０の構成例である。この電圧生成回路６０は、ラダー抵抗回路により構成される抵抗型のＤ／Ａ変換器である。電圧ＶＮ９、ＶＰ９は、ＶＤＤ、ＧＮＤの中間電圧である。例えばＧＮＤ＝０Ｖとした場合に、ＶＮ９＝ＶＰ９＝ＶＤＤ／２となる。電圧生成回路６０は、ＶＮ９（＝ＶＤＤ／２）とＧＮＤ（＝０Ｖ）の間でバイナリーに重み付けされた電圧ＶＮ９〜ＶＮ１を生成する。例えばＶＮ９＝ＶＤＤ／２、ＶＮ８＝ＶＤＤ／４、ＶＮ７＝ＶＤＤ／８・・・ＶＮ１＝ＶＤＤ／５１２である。同様に電圧生成回路６０は、ＶＰ９（＝ＶＤＤ／２）とＶＤＤの間でバイナリーに重み付けされた電圧ＶＰ９〜ＶＰ１を生成する。

３．回路装置のレイアウト配置
次に本実施形態の回路装置４０のレイアウト配置手法について説明する。図１４は本実施形態の回路装置４０のレイアウト配置例であり、図１５は詳細なレイアウト配置例である。図１４、図１５においてキャパシターアレイ、スイッチアレイ、スイッチ制御信号線等の配置は図１〜図９で説明した配置構成になっている。

物理量検出装置（センサー）などにおいては、高分解能、高性能で小規模のＡ／Ｄ変換回路への要求がある。例えば図１０〜図１２のような電荷再分配型のＤ／Ａ変換回路を用いた逐次比較型のＡ／Ｄ変換回路を実現する際に、Ｄ／Ａ変換回路のキャパシターアレイの面積を小さくする必要がある。そして、キャパシターアレイの面積を小さくするために、キャパシターアレイを構成するユニットキャパシター（単位容量）のサイズを小さくすると、容量の比精度が悪化してしまう。この容量の比精度を改善するために、例えば図１０で説明したようなＤＥＭの制御手法が用いられる。

ところが、ＤＥＭの制御手法を用いると、ユニットキャパシターの全てに対して、スイッチ回路（アナログスイッチ）が必要になってしまう。このためスイッチ回路により構成されるスイッチアレイの面積が大きくなってしまい、回路面積が増加してしまう。

このような回路面積の増加を抑制するために、本実施形態では図２、図８で説明したように、キャパシターアレイの各キャパシター（ユニットキャパシター）の下方にスイッチアレイの各スイッチ回路を配置している。例えば、スイッチ回路のスイッチ素子となるトランジスターや、論理回路を構成するトランジスターを配置している。このようにすることで、キャパシターアレイの配置領域とスイッチアレイの配置領域とが平面視において重なるようにレイアウト配置されるため、回路面積を大幅に縮小できる。

しかしながら、このようにキャパシターの下方にスイッチ回路を配置すると、キャパシターの下方の状況によって、容量の比精度が低下してしまうという問題が生じる。例えばキャパシターの下方の状況によって、キャパシターの平坦度が悪化し、容量の比精度が低下してしまう。

そこで本実施形態では、図２で説明したように、キャパシターアレイとスイッチアレイの間にスイッチ制御信号線を配線する手法を採用する。例えば図７のように、キャパシターアレイとスイッチアレイの間にスイッチ制御信号線を万遍なく均一に配線することで、キャパシターの平坦度の均一化を図れ、容量の比精度を改善できる。また図９のようにキャパシターの下方に配置されるスイッチ回路のレイアウト配置を同じにすることで、容量の比精度を更に改善できる。またキャパシターアレイとスイッチアレイの間にスイッチ制御信号線を配線することで、キャパシターアレイ及びスイッチアレイの配置領域と、スイッチ制御信号線の配線領域とが、平面視において重なるようにレイアウト配置されるため、回路面積を更に縮小化できる。特に図７のように第１の方向に沿ってスイッチ制御信号線を配線すると共に、電圧供給線を第２の方向に沿って配線することで、より効率的なレイアウト配線を実現でき、回路面積の更なる縮小化を図れる。

そして本実施形態では図１４、図１５に示すようなレイアウト配置手法を採用している。例えば本実施形態の回路装置４０は、図１０に示すように、図１〜図９で説明したキャパシター回路１０と、スイッチ制御信号（ＳＣ１、ＳＣ２）を出力する制御回路５０を含む。

そして図１４に示すように、キャパシターアレイＣＡＲ１Ｐ、ＣＡＲ１Ｎ、ＣＡＲ２Ｐ、ＣＡＲ２Ｎは、基板ＰＳＢ（図２）に交差する方向から見た平面視において制御回路５０の第１の方向ＤＲ１側に配置されている。またキャパシターアレイＣＡＲ１Ｐ、ＣＡＲ１Ｎ、ＣＡＲ２Ｐ、ＣＡＲ２Ｎの下方には、スイッチアレイＳＡＲ１Ｐ、ＳＡＲ１Ｎ、ＳＡＲ２Ｐ、ＳＡＲ２Ｎが配置されている。そしてスイッチ制御信号線ＬＳＣは、平面視において制御回路５０から第１の方向ＤＲ１に沿って配線される。

ここで図１４は、図１２の全差動型のＡ／Ｄ変換回路のレイアウト配置例である。図１２に示すように、ＣＡＲ１Ｐ、ＣＡＲ１ＮはＭＳＢ側のキャパシターアレイであり、ＣＡＲ２Ｐ、ＣＡＲ２ＮはＬＳＢ側のキャパシターアレイである。またスイッチ制御信号線ＬＳＣは、図７のスイッチ制御信号線ＬＳ１１〜ＬＳ１ｎ、ＬＳ２１〜ＬＳ２ｎに相当するものであり、図２に示すように、断面視においてキャパシターアレイとスイッチアレイの間に配線されている。このようにすることで、キャパシターアレイ及びスイッチアレイの配置領域と、スイッチ制御信号線の配線領域が、平面視において重なるようになり、回路面積の縮小化を図れる。また制御回路５０の第１の方向ＤＲ１側にキャパシターアレイを配置し、この制御回路５０からキャパシターアレイへとスイッチ制御信号線ＬＳＣを配線することで、制御回路５０からのスイッチ制御信号線ＬＳＣをショートパスで、各キャパシターの下方の各スイッチ回路に接続できるようになる。従って、より効率的なレイアウト配置を実現でき、回路面積の更なる縮小化を図れる。また制御回路５０をこのような位置に配置することで、スイッチ回路に接続されるスイッチ制御信号線ＬＳＣを、図７で説明したように、アレイ内において万遍なく均一に配線することが容易になる。これにより、アレイ内でのスイッチ制御信号線の粗密が均一になり、キャパシターの平坦度の均一化を図れるため、容量の比精度の向上等を図れる。

なお、以下では、適宜、キャパシターアレイＣＡＲ１Ｐ及びＣＡＲ１ＮをキャパシターアレイＣＡＲ１と記載し、キャパシターアレイＣＡＲ２Ｐ及びＣＡＲ２ＮをキャパシターアレイＣＡＲ２と記載し、スイッチアレイＳＡＲ１Ｐ及びＳＡＲ１ＮをスイッチアレイＳＡＲ１と記載し、スイッチアレイＳＡＲ２Ｐ及びＳＡＲ２ＮをスイッチアレイＳＡＲ２と記載する。

また図１０、図１３で説明したように、回路装置４０は、電圧Ｖ１〜Ｖ９（ＶＮ１〜ＶＮ９、ＶＰ１〜ＶＰ９）を生成する電圧生成回路６０を含む。またキャパシターアレイは、ＭＳＢ側（上位ビット側）のキャパシターアレイＣＡＲ１（ＣＡＲ１Ｐ、ＣＡＲ１Ｎ。第１のキャパシターアレイ）と、ＬＳＢ側（下位ビット側）のキャパシターアレイＣＡＲ２（ＣＡＲ２Ｐ、ＣＡＲ２Ｎ。第２のキャパシターアレイ）を有する。またスイッチアレイは、キャパシターアレイＣＡＲ１に接続されるスイッチアレイＳＡＲ１（ＳＡＲ１Ｐ、ＳＡＲ１Ｎ。第１のスイッチアレイ）と、キャパシターアレイＣＡＲ２に接続されるスイッチアレイＳＡＲ２（ＳＡＲ２Ｐ、ＳＡＲ２Ｎ。第２のスイッチアレイ）を有する。そして図１１、図１２に示すように、スイッチアレイＳＡＲ２の各スイッチ回路には、電圧生成回路６０からの電圧Ｖ１〜Ｖ９が供給される。

このような電圧生成回路６０を設けることで、ＭＳＢ側のキャパシターアレイＣＡＲ１のみならず、ＬＳＢ側のキャパシターアレイＣＡＲ２も、ユニットキャパシター（容量１Ｃ）で構成しながら、高分解能、高精度のＡ／Ｄ変換回路を実現できるようになる。即ち、ＭＳＢ側のＤ／Ａ変換器ＤＡＣ１では、同じ電圧の基準電圧（ＶＤＤ、ＧＮＤ）を用いる一方で、ＬＳＢ側のＤ／Ａ変換器ＤＡＣ２では、バイナリーに重み付けされた基準電圧（Ｖ１〜Ｖ９）を用いる。こうすることで、例えば、Ｄ／Ａ変換器ＤＡＣ１とＤＡＣ２の間に直列キャパシターを設けること無く、同じユニットキャパシターを用いながら、高分解能、高精度のＡ／Ｄ変換回路を実現できるようになる。

そして図１４に示すように、スイッチ制御信号線ＬＳＣは、平面視において第１の方向ＤＲ１に沿って配線され、ＬＳＢ側のキャパシターアレイＣＡＲ２（ＣＡＲ２Ｐ、ＣＡＲ２Ｎ）は、平面視において電圧生成回路６０とＭＳＢ側のキャパシターアレイＣＡＲ１（ＣＡＲ１Ｐ、ＣＡＲ１Ｎ）との間に配置される。例えば第１の方向ＤＲ１に交差（直交）する方向を第２の方向ＤＲ２とした場合に、電圧生成回路６０の第２の方向ＤＲ２側に、ＬＳＢ側のキャパシターアレイＣＡＲ２が例えば隣合うように配置される。そしてキャパシターアレイＣＡＲ２の第２の方向ＤＲ２側に、ＭＳＢ側のキャパシターアレイＣＡＲ１が例えば隣合うように配置される。そして電圧生成回路６０からの電圧をスイッチアレイＳＡＲ１（ＳＡＲ１Ｐ、ＳＡＲ１Ｎ）、ＳＡＲ２（ＳＡＲ２Ｐ、ＳＡＲ２Ｎ）の各スイッチ回路に供給するための複数の電圧供給線ＬＶＲが、平面視において第２の方向ＤＲ２に沿って配線される。例えば、ＬＳＢ側のスイッチアレイＳＡＲ２への電圧供給線ＬＶＲ（図４のＬＶ１〜ＬＶ９、ＬＶＤＤ、ＬＧＮＤ）は、図１４においてキャパシターアレイの上端部側（電圧生成回路側）から第２の方向ＤＲ２に沿って配線される。ＭＳＢ側のスイッチアレイＳＡＲ１への電圧供給線ＬＶＲ（図３のＬＶＩＮ、ＬＶＤＤ、ＬＧＮＤ）は、キャパシターアレイの下端部側から第２の方向ＤＲ２（ＤＲ２の反対方向）に沿って配線される。

このような配置構成とすれば、電圧生成回路６０からの電圧（Ｖ１〜Ｖ９、ＶＤＤ、ＧＮＤ）を、ＬＳＢ側のキャパシターアレイＣＡＲ２の下方のスイッチアレイＳＡＲ２のスイッチ回路に対して、ショートパスの電圧供給線で供給できるようになる。従って、電圧供給線の寄生抵抗を少なくでき、当該寄生抵抗がＡ／Ｄ変換回路の性能に及ぼす悪影響を最小限に抑えることができる。また電圧生成回路６０からＬＳＢ側のスイッチアレイＳＡＲ２への電圧供給線は、キャパシターアレイの上端部側から配線し、ＭＳＢ側のスイッチアレイＳＡＲ１への電圧供給線は、キャパシターアレイの下端部から配線することで、これらの電圧供給線を、同層の金属層（図２のＭ２）で配線することが可能になる。これにより、効率的なレイアウト配線が可能になり、回路面積の縮小化を図れる。

また、スイッチ制御信号線については、所与の金属層（例えば図２のＭ３）により第１の方向ＤＲ１に沿って配線し、電圧供給線については、スイッチ制御信号線とは異なる層の金属層（例えば図２のＭ２）により第２の方向ＤＲ２に沿って配線することで、スイッチアレイのスイッチ回路に対する効率的なレイアウト配線が可能になる。また例えば図７に示すように、スイッチ制御信号線を、そのスイッチ回路との接続点を越えて、例えば左端部側から右端部側へと万遍なく均一に配線することが可能になる。これにより、各キャパシターの平坦度の均一化を図れ、容量の比精度の向上を図れる。またスイッチ制御信号線に対して、キャパシターアレイとスイッチアレイとの間のシールド線としての機能を持たせることも可能になる。

また本実施形態では、ＭＳＢ側のスイッチアレイＳＡＲ１（第１のスイッチアレイ）の各スイッチ回路には、図３に示すようにＡ／Ｄ変換対象となる入力電圧ＶＩＮと、高電位側の基準電圧ＶＤＤと、低電位側の基準電圧ＧＮＤとが供給される。そしてスイッチアレイＳＡＲ１の各スイッチ回路に入力電圧ＶＩＮ、高電位側の基準電圧ＶＤＤ、低電位側の基準電圧ＧＮＤを供給する複数の電圧供給線が、平面視において第１の方向ＤＲ１に交差する第２の方向ＤＲ２に沿って配線される。このようにすれば、図１４のＭＳＢ側のスイッチアレイＳＡＲ１（ＳＡＲ１Ｐ、ＳＡＲ１Ｎ）に対して、キャパシターアレイの下端部側から、これらのＶＩＮ、ＶＤＤ、ＧＮＤの電圧供給線を効率良く配線することが可能になり、効率的なレイアウト配線が可能になる。

また本実施形態の回路装置は、図１０等に示すように、比較回路ＣＰと、電荷再分配型のＤ／Ａ変換を行うＤ／Ａ変換回路４２を有している。そして制御回路５０は、比較回路ＣＰの比較結果に基づいてスイッチ制御信号を生成してスイッチアレイに出力している。この場合に本実施形態では、図１４に示すように、スイッチ制御信号線（ＬＳＣ）は平面視において第１の方向ＤＲ１に沿って配線され、比較回路ＣＰは、平面視において制御回路５０の第１の方向ＤＲ１側に配置される。具体的には図１４では、比較回路ＣＰは、Ｐ側（非反転側）のキャパシターアレイＣＡＲ１Ｐ、ＣＡＲ２Ｐと、Ｎ側（反転側）のキャパシターアレイＣＡＲ１Ｎ、ＣＡＲ２Ｎの間に配置されている。例えば比較回路ＣＰは、制御回路５０の第１の方向ＤＲ１側であって、電圧生成回路６０の第２の方向ＤＲ２側に配置されている。例えば比較回路ＣＰは、Ｐ側（非反転側）のキャパシターアレイＣＡＲ１Ｐ、ＣＡＲ２Ｐと、Ｎ側（反転側）のキャパシターアレイＣＡＲ１Ｎ、ＣＡＲ２Ｎの間に配置されている。

このようにすれば、制御回路５０と比較回路ＣＰとキャパシターアレイを効率良くレイアウト配置することが可能になり、信号のレイアウト配線の効率化や、回路面積の縮小化などを図ることが可能になる。

図１５は本実施形態の回路装置４０の詳細なレイアウト配置例である。ＭＳＢ側のキャパシターアレイＣＡＲ１Ｐ、ＣＡＲ１Ｎは、各々、アレイ状（図１５では１６×８）に配置された複数のユニットキャパシターＵＣＰにより構成される。ＬＳＢ側のキャパシターアレイＣＡＲ２Ｐ、ＣＡＲ２Ｎは、各々、アレイ状（図１５では９×１）に配置された複数のユニットキャパシターＵＣＰにより構成される。また、これらのユニットキャパシターＵＣＰを囲むようにダミーキャパシターＤＣＰが配置される。このようなダミーキャパシターＤＣＰを配置することで、容量の比精度の向上を図れる。

そして図８で説明したように、ユニットキャパシターＵＣＰの下方には、当該ユニットキャパシターＵＣＰに接続されるスイッチ回路が配置されている。図９で説明したように、ユニットキャパシターＵＣＰの下方のスイッチ回路でのトランジスター等の配置は同一（略同一）のレイアウト配置になっている。例えば図４等で説明したように、本来は必要の無いトランジスターを、ダミーのトランジスターとして配置したり、論理レベル等の違いをコンタクトの配置や金属層の配線を変えることで実現する。これにより、下方のスイッチ回路を原因とするユニットキャパシターＵＣＰの平坦度の悪化度合いを均一化できるため、容量の比精度を向上できるようになる。

なお本実施形態のキャパシター回路１０が用いられる回路装置４０は、図１０〜図１２に示すようなＡ／Ｄ変換回路には限定されず、種々の変形実施が可能である。例えば図１６に発振器用の回路装置４０に本実施形態のキャパシター回路１０を用いた例を示す。

図１６の回路装置４０は、制御回路５０と発振信号生成回路７０を含む。制御回路５０（処理部）は、スイッチ制御信号ＳＣ（周波数制御データ）を発振信号生成回路７０に出力する。発振信号生成回路７０は、制御回路５０からのスイッチ制御信号ＳＣと、振動子ＸＴＡＬ（発振子）を用いて、発振信号ＯＳＣＫを生成する。例えば回路装置４０と振動子ＸＴＡＬにより発振器が構成される。

振動子ＸＴＡＬは、例えばＡＴカットタイプやＳＣカットタイプなどの厚みすべり振動タイプの水晶振動子等や屈曲振動タイプなどの圧電振動子である。振動子ＸＴＡＬは共振器（電気機械的な共振子又は電気的な共振回路）であってもよい。なお振動子ＸＴＡＬとしては、圧電振動子として、ＳＡＷ（Surface Acoustic Wave）共振子、シリコン製振動子としてのＭＥＭＳ（Micro Electro Mechanical Systems）振動子等を採用できる。振動子ＸＴＡＬの基板材料としては、水晶、タンタル酸リチウム、ニオブ酸リチウム等の圧電単結晶や、ジルコン酸チタン酸鉛等の圧電セラミックス等の圧電材料、又はシリコン半導体材料等を用いることができる。

発振信号生成回路７０は、キャパシター回路１０と発振回路７４を含む。キャパシター回路１０は可変容量回路として機能し、制御回路５０からのスイッチ制御信号ＳＣ（周波数制御データ）に基づいて、その容量値が制御される。可変容量回路であるキャパシター回路１０は、例えばその一端が振動子ＸＴＡＬの一端に接続される。発振回路７４は、例えば第１、第２の振動子用端子（振動子用パッド）を介して振動子ＸＴＡＬに接続される。例えば発振回路７４は、振動子ＸＴＡＬ（圧電振動子、共振子等）を発振させることで、発振信号ＯＳＣＫを生成する。

キャパシター回路１０は、複数のキャパシターにより構成されるキャパシターアレイと、複数のスイッチ回路により構成されるスイッチアレイを有する。複数のスイッチ回路（スイッチ素子）は、制御回路５０からのスイッチ制御信号ＳＣに基づいて、オン、オフが制御される。これらの複数のスイッチ回路がオン又はオフされることで、キャパシターアレイの複数のキャパシターのうち、振動子ＸＴＡＬの一端に、その一端が接続されるキャパシターの個数が変化する。これにより、キャパシター回路１０の容量値が制御されて、振動子ＸＴＡＬの一端の容量値が変化する。従って、スイッチ制御信号（周波数制御データ）により、キャパシター回路１０の容量値が直接に制御されて、発振信号ＯＳＣＫの発振周波数を制御できるようになる。

４．物理量検出装置、電子機器、移動体
図１７に本実施形態の物理量検出装置３００の構成例を示す。物理量検出装置３００は、物理量トランスデューサー３１０と本実施形態の回路装置４０（ＩＣ）を含む。物理量トランスデューサー３１０と回路装置４０は、例えば物理量検出装置３００のパッケージ内に実装される。なお本実施形態の物理量検出装置３００は、図１７の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

物理量トランスデューサー３１０は、例えば角速度、加速度等の物理量を検出するための素子（センサー）である。物理量トランスデューサー３１０は、例えば角速度センサー（ジャイロセンサー）であり、１又は複数の軸回りでの角速度を検出する。この角速度センサーは、圧電型の振動ジャイロであってもよいし、シリコン基板などから形成された静電容量検出方式の振動ジャイロであってもよい。圧電型の振動ジャイロとしては、例えばダブルＴ型の振動片などを用いることができる。或いは物理量トランスデューサー３１０は、例えば加速度センサーであり、１又は複数の軸方向での加速度を検出する。なお、物理量トランスデューサー３１０は、角速度や加速度以外の物理量（例えば速度、移動距離、角加速度又は圧力等）を検出するトランスデューサーであってもよい。或いは、物理量トランスデューサー３１０は発振器における振動子であってもよい。

回路装置４０は、検出回路８０、Ａ／Ｄ変換回路８２、処理部８４を含む。検出回路８０は、物理量トランスデューサー３１０からの検出信号に基づいて、角速度又は加速度等の物理量に対応する物理量信号を検出する。角速度センサーを例にとれば、検出回路８０は、物理量トランスデューサー３１０からの検出信号を増幅する増幅回路（電荷／電圧変換回路）や同期検波回路などを含むことができる。この場合に回路装置４０は、物理量トランスデューサー３１０（振動子）を駆動する駆動回路を含んでいてもよい。Ａ／Ｄ変換回路８２は、検出回路８０により検出されたアナログの電圧（所望信号の電圧）のＡ／Ｄ変換を行う。Ａ／Ｄ変換回路８２としては例えば図１０〜図１２で説明した構成の回路を用いることができる。処理部８４は、Ａ／Ｄ変換回路８２によりＡ／Ｄ変換された検出データに基づいて各種の処理を行う。例えば各種の補正処理やフィルター処理（デジタルフィルター処理）などを行う。なお処理部８４は、図１０の制御回路５０として動作してもよい。

図１８に本実施形態の電子機器２００の構成例を示す。電子機器２００は、本実施形態の回路装置４０、処理部２２０、記憶部２５０を含む。またアンテナＡＮＴ、通信部２１０、操作部２３０、表示部２４０を含むことができる。なお本実施形態の電子機器２００は、図１８の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

本実施形態の電子機器２００としては、例えばデジタルカメラ（デジタルスチルカメラ、ビデオカメラ）、生体情報検出装置（脈拍計、活動量計、歩数計、健康時計等）、頭部装着型表示装置、ロボット、ＧＰＳ内蔵時計、カーナビゲーション装置、ゲーム装置、各種のウェアラブル機器、携帯情報端末（スマートフォン、携帯電話機、携帯型ゲーム装置、タブレットＰＣ等）、コンテンツを配信するコンテンツ提供端末、映像機器、オーディオ機器、或いはネットワーク関連機器（基地局、ルーター等）などの種々の機器を想定できる。例えばデジタルカメラにおいては、本実施形態の回路装置を用いることで、ジャイロセンサーや加速度センサーを利用した手ぶれ補正等を実現できる。また生体情報検出装置においては、本実施形態の回路装置を用いることで、ジャイロセンサーや加速度センサーを利用したユーザーの体動検出や、運動状態の検出を実現できる。ロボットにおいては、その可動部（アーム、関節）や本体部において本実施形態の回路装置を用いることができる。ロボットは、移動体（走行・歩行ロボット）、電子機器（非走行・非歩行ロボット）のいずれも想定できる。走行・歩行ロボットの場合には、例えば自律走行に本実施形態の回路装置を利用できる。ネットワーク関連機器においては、例えば時刻（絶対時刻等）やタイミングを計時するための装置として本実施形態の回路装置を利用できる。

図１８において、通信部２１０（無線回路）は、アンテナＡＮＴを介して外部からのデータを受信したり、外部にデータを送信する処理を行う。ＣＰＵ、ＭＰＵなどにより実現される処理部２２０（プロセッサー）は、記憶部２５０（メモリー）に記憶された情報に基づいて、各種の演算処理や電子機器２００の制御処理などを行う。操作部２３０は、ユーザーが入力操作を行うためのものであり、操作ボタンやタッチパネルディスプレイをなどにより実現できる。表示部２４０は、各種の情報を表示するものであり、液晶や有機ＥＬなどのディスプレイにより実現できる。記憶部２５０は、各種の情報を記憶するものであり、その機能はＲＡＭやＲＯＭなどの半導体メモリーやＨＤＤ（ハードディスクドライブ）などにより実現できる。

また本実施形態の回路装置は、例えば、車、飛行機、バイク、自転車、或いは船舶等の種々の移動体に組み込むことができる。移動体は、例えばエンジンやモーター等の駆動機構、ハンドルや舵等の操舵機構、各種の電子機器を備えて、地上や空や海上を移動する機器・装置である。

図１９は、移動体の具体例としての自動車２０６を概略的に示したものである。自動車２０６には、物理量トランスデューサーと回路装置を有する物理量検出装置３００が組み込まれている。物理量検出装置３００（例えばジャイロセンサー、角速度及び加速度を検出する複合センサー等）は車体２０７の姿勢を検出することができる。物理量検出装置３００の検出信号は車体姿勢制御装置２０８に供給される。車体姿勢制御装置２０８は例えば車体２０７の姿勢に応じてサスペンションの硬軟を制御したり個々の車輪２０９のブレーキを制御したりすることができる。その他、こういった姿勢制御は二足歩行ロボットや航空機、ヘリコプター等の各種の移動体において利用できる。姿勢制御の実現にあたって物理量検出装置３００（回路装置）は移動体に組み込まれることになる。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語（導電層等）と共に記載された用語（金属層等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また、キャパシター回路、回路装置、物理量検出装置、電子機器、移動体の構成等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。

Ｃ１〜Ｃｎ、Ｃ１１〜Ｃ１ｎ…キャパシター、
ＳＷ１〜ＳＷｎ、ＳＷ１１〜ＳＷ１ｎ…スイッチ回路、
ＬＳ１〜ＬＳｎ、ＬＳ１１〜ＬＳ１ｎ…スイッチ制御信号線、
ＣＡＲ１、ＣＡＲ２…キャパシターアレイ（第１、第２のキャパシターアレイ）、
ＳＡＲ１、ＳＡＲ２…スイッチアレイ（第１、第２のスイッチアレイ）、
ＣＰ…比較回路、ＤＡＣ１、ＤＡＣ２…Ｄ／Ａ変換器、ＵＣＰ…ユニットキャパシター、
ＤＣＰ…ダミーキャパシター、ＤＲ１…第１の方向、ＤＲ２…第２の方向、
ＰＳＢ…基板、Ｓ１〜Ｓｎ…スイッチ制御信号、Ｖ１〜Ｖ９、ＶＤＤ、ＧＮＤ…電圧、
１０…キャパシター回路、２０…キャパシターアレイ、３０…スイッチアレイ、
４０…回路装置、４２…Ｄ／Ａ変換回路、５０…制御回路、５２…逐次比較レジスター、
６０…電圧生成回路、７０…発振信号生成回路、７４…発振回路、８０…検出回路、
８２…Ａ／Ｄ変換回路、８４…処理部、
２００…電子機器、２０６…自動車、２０７…車体、２０８…車体姿勢制御装置、
２０９…車輪、２１０…通信部、２２０…処理部、２３０…操作部、２４０…表示部、
２５０…記憶部、３００…物理量検出装置、３１０…物理量トランスデューサー

Claims (15)

1. 複数のキャパシターを有するキャパシターアレイと、
   複数のスイッチ回路を有し、前記キャパシターアレイの各キャパシターに各スイッチ回路が接続されるスイッチアレイと、
   複数の前記スイッチ回路のスイッチ制御を行う複数のスイッチ制御信号が供給される複数のスイッチ制御信号線と、
   を含み、
   前記キャパシターアレイの前記キャパシターは、少なくとも一層の金属層により形成され、
   前記スイッチ制御信号線は、前記スイッチアレイの前記スイッチ回路が形成される基板の主面に平行な方向から見た断面視において前記キャパシターアレイと前記スイッチアレイとの間に設けられた金属層により形成されることを特徴とするキャパシター回路。
2. 請求項１に記載のキャパシター回路において、
   複数の前記スイッチ制御信号線は、前記基板に交差する方向から見た平面視において第１の方向に沿って配線されることを特徴とするキャパシター回路。
3. 請求項２に記載のキャパシター回路において、
   前記キャパシターアレイは、前記平面視において前記第１の方向に沿って配置される第１〜第ｎ（ｎは２以上の整数）のキャパシターを含み、
   前記スイッチアレイは、前記第１〜第ｎのキャパシターの各キャパシターに各スイッチ回路が接続され、前記平面視において前記第１の方向に沿って配置される第１〜第ｎのスイッチ回路を含み、
   前記スイッチ制御信号線は、前記第１〜第ｎのスイッチ回路のスイッチ制御を行う第１〜第ｎのスイッチ制御信号線を含み、
   前記第１〜第ｎのスイッチ制御信号線は、前記平面視において前記第１〜第ｎのキャパシターに重なるように前記第１の方向に沿って配線されることを特徴とするキャパシター回路。
4. 請求項３に記載のキャパシター回路において、
   前記第１〜第ｎのスイッチ制御信号線のうちの第ｉ（ｉは１以上且つｎより小さい整数）のスイッチ制御信号線は、前記第１〜第ｎのスイッチ回路のうちの第ｉのスイッチ回路に接続され、
   前記第ｉのスイッチ制御信号線は、前記第ｉのスイッチ回路との接続点を超えて、第ｉ＋１〜第ｎのキャパシターの下方にも配線されることを特徴とするキャパシター回路。
5. 請求項２乃至４のいずれか一項に記載のキャパシター回路において、
   前記スイッチアレイの前記各スイッチ回路に電圧を供給するための複数の電圧供給線を含み、
   前記電圧供給線は、前記平面視において前記キャパシターアレイに重なるように前記第１の方向に交差する第２の方向に沿って配線されることを特徴とするキャパシター回路。
6. 請求項１乃至５のいずれか一項に記載のキャパシター回路と、
   前記スイッチ制御信号を出力する制御回路と、
   を含むことを特徴とする回路装置。
7. 請求項６に記載の回路装置において、
   前記キャパシターアレイは、前記基板に交差する方向から見た平面視において前記制御回路の第１の方向側に配置され、
   前記スイッチ制御信号線は、前記平面視において前記制御回路から前記第１の方向に沿って配線されることを特徴とする回路装置。
8. 請求項６又は７に記載の回路装置において、
   電圧を生成する電圧生成回路を含み、
   前記キャパシターアレイは、上位ビット側の第１のキャパシターアレイと、下位ビット側の第２のキャパシターアレイとを有し、
   前記スイッチアレイは、前記第１のキャパシターアレイに接続される第１のスイッチアレイと、前記第２のキャパシターアレイに接続される第２のスイッチアレイとを有し、
   前記第２のスイッチアレイの前記各スイッチ回路には、前記電圧生成回路からの電圧が供給されることを特徴とする回路装置。
9. 請求項８に記載の回路装置において、
   前記スイッチ制御信号線は、前記基板に交差する方向から見た平面視において第１の方向に沿って配線され、
   前記第２のキャパシターアレイは、前記平面視において前記電圧生成回路と前記第１のキャパシターアレイとの間に配置され、
   前記電圧生成回路からの電圧を前記第２のスイッチアレイの前記各スイッチ回路に供給するための複数の電圧供給線が、前記平面視において前記第１の方向に交差する第２の方向に沿って配線されることを特徴とする回路装置。
10. 請求項８又は９に記載の回路装置において、
    前記第１のスイッチアレイの前記各スイッチ回路には、Ａ／Ｄ変換対象となる入力電圧と、高電位側基準電圧と、低電位側基準電圧とが供給され、
    前記第１のスイッチアレイの前記各スイッチ回路に前記入力電圧、前記高電位側基準電圧、前記低電位側基準電圧を供給する複数の電圧供給線が、前記平面視において前記第１の方向に交差する第２の方向に沿って配線されることを特徴とする回路装置。
11. 請求項６乃至１０のいずれか一項に記載の回路装置において、
    前記キャパシターアレイが比較ノードに接続される比較回路と、
    前記キャパシターアレイと前記スイッチアレイとを有し、電荷再分配型のＤ／Ａ変換を行うＤ／Ａ変換回路と、
    を含み、
    前記制御回路は、前記比較回路の比較結果に基づいて前記スイッチ制御信号を生成して、前記スイッチアレイに出力することを特徴とする回路装置。
12. 請求項１１に記載の回路装置において、
    前記スイッチ制御信号線は、前記基板に交差する方向から見た平面視において第１の方向に沿って配線され、
    前記比較回路は、前記平面視において前記制御回路の前記第１の方向側に配置されることを特徴とする回路装置。
13. 物理量トランスデューサーと、
    前記物理量トランスデューサーからの検出信号に基づいて物理量を検出する請求項６乃至１２のいずれか一項に記載の回路装置と、
    を含むことを特徴とする物理量検出装置。
14. 請求項６乃至１２のいずれか一項に記載の回路装置を含むことを特徴とする電子機器。
15. 請求項６乃至１２のいずれか一項に記載の回路装置を含むことを特徴とする移動体。

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