JP2019121850A - 回路装置、振動デバイス、電子機器及び移動体 - Google Patents

Abstract

【課題】差動構成のハイブリッド型のＡ／Ｄ変換回路を回路面積や信号伝達の観点において効率的にレイアウト可能な回路装置、振動デバイス、電子機器及び移動体提供すること。【解決手段】回路装置１００は、キャパシターアレイ回路ＣＡＰ、ＣＡＮを有する電荷再分配型のＤ／Ａ変換回路２１を用いた逐次比較によりＡ／Ｄ変換を行うＡ／Ｄ変換回路２０と、Ａ／Ｄ変換における量子化誤差に対応する電荷を保持する量子化誤差保持回路３０と、を含む。量子化誤差保持回路３０は、キャパシターアレイ回路ＣＡＰ、ＣＡＮのサンプリングノードＮＳＰ、ＮＳＮに一端が接続される量子化誤差保持回路ＱＥＨＰ、ＱＥＨＮを有する。量子化誤差保持回路ＱＥＨＰ、ＱＥＨＮは、方向Ｄ１に沿って配置されるキャパシターアレイ回路ＣＡＰ、ＣＡＮの、方向Ｄ１に直交する方向Ｄ２側に配置される。【選択図】 図２

Description

本発明は、回路装置、振動デバイス、電子機器及び移動体等に関する。

従来より、入力信号の電圧と逐次比較データのＤ／Ａ変換電圧とを比較し、その比較結果に基づいて逐次比較データを更新し、この比較及び更新を例えばバイナリーサーチ等の手法により繰り返し行うことで、入力信号をＡ／Ｄ変換する逐次比較型のＡ／Ｄ変換回路が知られている。逐次比較型のＡ／Ｄ変換回路は、低消費電力である一方で、例えばデルタシグマ型のＡ／Ｄ変換回路等に比べて高精度化（例えば有効ビット数の拡大）が難しい。

逐次比較型のＡ／Ｄ変換回路を高精度化する技術として、例えば特許文献１に開示される技術がある。特許文献１では、逐次比較型のＡ／Ｄ変換回路にデルタシグマ型の構成を取り入れてハイブリッド型のＡ／Ｄ変換回路を構成し、ノイズシェーピング効果により低周波数帯域での量子化雑音を低減し、高精度化を図っている。

特開平１１−４１６６号公報

従来技術では、ハイブリッド型のＡ／Ｄ変換回路のレイアウトについては開示も示唆もされていない。例えば、特許文献１に開示されるＡ／Ｄ変換回路はシングルエンドの構成となっており、そのレイアウトについては開示も示唆もされていない。Ａ／Ｄ変換回路を高精度化（例えば高Ｓ／Ｎ化）する手法として差動構成にする手法が考えられるが、特許文献１はシングルエンドの構成であり、差動構成とした場合の回路構成及びレイアウトについては開示も示唆もされていない。

本発明は、上記の課題の少なくとも一部を解決するためになされたものであり、以下の形態又は態様として実現することが可能である。

本発明の一態様は、電荷再分配型のＤ／Ａ変換回路を有し、前記Ｄ／Ａ変換回路を用いた逐次比較により入力電圧のＡ／Ｄ変換を行うＡ／Ｄ変換回路と、前記入力電圧の前記Ａ／Ｄ変換における量子化誤差に対応する電荷を保持する量子化誤差保持回路と、を含み、前記Ｄ／Ａ変換回路は、正極側のキャパシターアレイ回路と、負極側のキャパシターアレイ回路と、を有し、前記Ａ／Ｄ変換回路は、前記正極側のキャパシターアレイ回路のサンプリングノードである正極側サンプリングノードに第１の入力ノードが接続され、前記負極側のキャパシターアレイ回路のサンプリングノードである負極側サンプリングノードに第２の入力ノードが接続される比較回路を有し、前記量子化誤差保持回路は、前記正極側サンプリングノードに一端が接続される正極側の量子化誤差保持回路と、前記負極側サンプリングノードに一端が接続される負極側の量子化誤差保持回路と、を有し、前記正極側のキャパシターアレイ回路と前記負極側のキャパシターアレイ回路は、第１の方向に沿って配置され、前記第１の方向に直交する方向を第２の方向としたとき、前記正極側の量子化誤差保持回路は、前記正極側のキャパシターアレイ回路の前記第２の方向側に配置され、前記負極側の量子化誤差保持回路は、前記負極側のキャパシターアレイ回路の前記第２の方向側に配置される回路装置に関係する。

本発明の一態様によれば、正極側、負極側のキャパシターアレイ回路を第１の方向に沿って配置し、その各々の第２の方向側に正極側、負極側の量子化誤差保持回路を配置することで、差動構成である正極側の回路（正極側のキャパシターアレイ回路、正極側の量子化誤差保持回路）と負極側の回路（負極側のキャパシターアレイ回路、負極側の量子化誤差保持回路）とを対称に配置できる。また、正極側、負極側のキャパシターアレイ回路の第２の方向側に正極側、負極側の量子化誤差保持回路が配置されることで、正極側、負極側の量子化誤差保持回路の一端と正極側、負極側のキャパシターアレイ回路のサンプリングノードとの間を、短い配線長で接続できる。このように、本発明の一態様では差動構成のハイブリッド型のＡ／Ｄ変換回路を回路面積や信号伝達の観点において効率的にレイアウト配置できる。

また本発明の一態様では、前記比較回路は、前記正極側のキャパシターアレイ回路と前記負極側のキャパシターアレイ回路との間に配置されてもよい。

上述のように、正極側、負極側のキャパシターアレイ回路のサンプリングノードが、比較回路の第１、第２の入力ノードに接続される。本発明の一態様によれば、正極側、負極側のキャパシターアレイ回路の間に比較回路が配置されることで、短い配線長でサンプリングノードを配線できる。また本発明の一態様によれば、正極側、負極側のキャパシターアレイ回路と比較回路の間にサンプリングノードが配線されるので、正極側、負極側のキャパシターアレイ回路の第２の方向側に設けられた正極側、負極側の量子化誤差保持回路の一端を、短い配線長でサンプリングノードに接続できる。

また本発明の一態様では、前記Ａ／Ｄ変換回路は、正極側の入力電圧及び負極側の入力電圧が前記入力電圧として入力される加算回路を含み、前記加算回路は、前記正極側の入力電圧と前記負極側の量子化誤差保持回路に保持される電荷に対応する電圧とを加算した電圧を、前記正極側のキャパシターアレイ回路に出力し、前記負極側の入力電圧と前記正極側の量子化誤差保持回路に保持される電荷に対応する電圧と加算した電圧を、前記負極側のキャパシターレイ回路に出力してもよい。

本発明の一態様によれば、加算回路の出力電圧は、正極側の入力電圧と負極側の入力電圧との差分から、正極側の量子化誤差保持回路に保持される電荷に対応する電圧と負極側の量子化誤差保持回路に保持される電荷に対応する電圧との差分を減算した電圧である。この出力電圧がＡ／Ｄ変換されることで、デルタシグマ型の構成を取り入れたハイブリッド型のＡ／Ｄ変換回路を実現できる。即ち、正極側、負極側の量子化誤差保持回路に保持される量子化誤差（電荷）が、加算回路により正極側、負極側の入力電圧に対してフィードバックされる。

また本発明の一態様では、前記加算回路は、反転入力ノードが前記正極側の量子化誤差保持回路の他端に接続され、非反転入力ノードが前記負極側の量子化誤差保持回路の他端に接続される演算増幅器を有し、前記演算増幅器は、前記正極側の量子化誤差保持回路と前記負極側の量子化誤差保持回路との間に配置されてもよい。

本発明の一態様によれば、正極側、負極側の量子化誤差保持回路の間に演算増幅器が配置されることで、反転入力ノードと正極側の量子化誤差保持回路の他端との間、及び非反転入力ノードと負極側の量子化誤差保持回路の他端との間を、短い配線長で配線できる。また本発明の一態様によれば、比較回路の第２の方向側に演算増幅器が配置されることになり、その比較回路を挟んで正極側、負極側のキャパシターアレイ回路が配置され、演算増幅器を挟んで正極側、負極側の量子化誤差保持回路が配置される。これにより、差動構成のハイブリッド型のＡ／Ｄ変換回路を対称に配置でき、回路面積や信号伝達の観点において効率的なレイアウト配置が可能となる。

また本発明の一態様では、回路装置は、第１〜第ｎの電圧（ｎは２以上の整数）が入力され、前記第１〜第ｎの電圧のいずれかを前記入力電圧として出力するセレクターを含み、前記正極側の量子化誤差保持回路は、前記第１〜第ｎの電圧に対応する電荷を保持する第１〜第ｎの正極側の保持回路を有し、前記負極側の量子化誤差保持回路は、前記第１〜第ｎの電圧に対応する電荷を保持する第１〜第ｎの負極側の保持回路を有してもよい。

本発明の一態様によれば、電圧ＶＩｉについてのＡ／Ｄ変換の量子化誤差に対応する電荷を、第ｉの正極側の保持回路及び第ｉの負極側の保持回路が保持できる。

また本発明の一態様では、前記第１〜第ｎの正極側の保持回路は、前記第２の方向に沿って配置され、前記第１〜第ｎの負極側の保持回路は、前記第２の方向に沿って配置されてもよい。

Ａ／Ｄ変換回路への入力チャンネル数を変更すると、それに合わせて正極側、負極側の保持回路の個数（ｎの値）が変わる。本発明の一態様によれば、第１〜第ｎの正極側の保持回路と第１〜第ｎの負極側の保持回路が第２の方向に沿って配置されるので、個数の変更に伴って第２の方向でのレイアウトサイズを短くする、或いは伸ばすことで、レイアウト変更できる。このように、本発明の一態様によれば、正極側、負極側の保持回路の個数を変更した場合であっても、既存の回路設計を利用した効率的なレイアウト変更が可能になる。

また本発明の一態様では、前記Ａ／Ｄ変換回路は、第ｉの電圧（ｉは１以上ｎ以下の整数）のｋ−１回目（ｋは２以上の整数）の前記Ａ／Ｄ変換における量子化誤差に対応する電荷として第ｉの正極側の保持回路及び第ｉの負極側の保持回路に保持された電荷を用いて、前記第ｉの電圧についてのｋ回目の前記Ａ／Ｄ変換を行い、量子化誤差がノイズシェーピングされたＡ／Ｄ変換結果データを出力してもよい。

本発明の一態様によれば、電荷再分配型のＤ／Ａ変換回路を用いた逐次比較動作により第ｉの電圧のＡ／Ｄ変換を行うことで、逐次比較動作が終了した後に、Ｄ／Ａ変換回路が、第ｉの電圧についてのｋ−１回目のＡ／Ｄ変換における量子化誤差に対応した電圧を出力することが可能になる。この電圧に基づいて第ｉの正極側の保持回路及び第ｉの負極側の保持回路が電荷を保持することで、第ｉの電圧についてのｋ−１回目のＡ／Ｄ変換における量子化誤差に対応した電荷を保持できる。そして、この電荷を用いて第ｉの電圧についてのｋ回目のＡ／Ｄ変換を行うことで、量子化誤差のノイズシェーピングが可能となっている。本発明の一態様では、各チャンネルに対応した正極側、負極側の保持回路を設けることで、マルチチャンネル入力に対応することが可能である。以上のようにして、ノイズシェーピング効果によるＡ／Ｄ変換の高精度化と、マルチチャンネル入力とを両立できる。

また本発明の一態様では、前記セレクターには、前記第１〜第ｍの温度センサー（ｍは１以上ｎ以下の整数）からの第１〜第ｍの温度検出電圧が、前記第１〜第ｎの電圧の第１〜第ｍの電圧として入力されてもよい。

温度検出データ（温度検出電圧のＡ／Ｄ変換結果データ）を用いた処理として、振動デバイスにおける種々の処理を想定できる。例えばＴＣＸＯやＯＣＸＯ等のデジタル方式の発振器における発振周波数の温度補償処理が考えられる。或いは物理量測定装置における温度依存誤差を補正する処理（例えばジャイロセンサーにおけるゼロ点補正）が考えられる。このとき、発振器や物理量測定装置の複数の位置に複数の温度センサーを設けることで、振動子の温度を高精度に推定できる可能性がある。本発明の一態様では、マルチチャンネル入力に対応したハイブリッド型のＡ／Ｄ変換回路を構成できるので、複数の温度センサーからのマルチチャンネル入力に対して高精度なＡ／Ｄ変換（高精度な温度検出）が可能となる。

また本発明の一態様では、回路装置は、温度検出電圧である前記入力電圧に対応する前記Ａ／Ｄ変換結果データに基づく周波数制御データを出力するデジタル信号処理回路と、前記周波数制御データに対応する発振周波数の発振信号を、振動子を用いて生成する発振信号生成回路と、を含んでもよい。

温度の変化は緩やかなので、温度検出電圧の信号帯域は低周波数の帯域になる。このため、逐次比較型のような比較的低速なＡ／Ｄ変換回路であっても、信号帯域より十分に高い変換レートでＡ／Ｄ変換できる。本発明の一態様では、ハイブリッド型のＡ／Ｄ変換回路を構成することで、上述したようなノイズシェーピング効果を伴うＡ／Ｄ変換を実現でき、温度センサーの信号帯域においてＳ／Ｎの高い測定が可能となる。

また本発明の他の態様は、上記のいずれかに記載された回路装置と、前記回路装置に接続される振動子と、を含む振動デバイスに関係する。

また本発明の更に他の態様では、上記のいずれかに記載された回路装置を含む電子機器に関係する。

また本発明の更に他の態様では、上記のいずれかに記載された回路装置を含む移動体に関係する。

回路装置の第１の回路構成例。 回路装置の第１のレイアウト構成例。 回路装置の第２のレイアウト構成例。 回路装置の第２の回路構成例。 第２の回路構成例の回路装置の基本的な動作を説明するタイミングチャート。 本実施形態におけるＡ／Ｄ変換結果データの周波数特性の例。 回路装置の第１の詳細な構成例。 回路装置の第２の詳細な構成例。 回路装置の第２の詳細な構成例。 加算回路においてチョッピング変調を行う場合のチョッピング変調回路とチョッピング復調回路の構成例。 チョッピング変調を行わない場合に、０Ｖを入力したときのＡ／Ｄ変換結果データ（出力コード）の時間変化の例。 本実施形態において、０Ｖを入力したときのＡ／Ｄ変換結果データ（出力コード）の時間変化の例。 回路装置を含む振動デバイスの第１の構成例。 回路装置を含む振動デバイスの第２の構成例。 電子機器の構成例。 移動体の例。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．第１の回路構成例
図１は、回路装置１００の第１の回路構成例である。回路装置１００は、Ａ／Ｄ変換回路２０と、量子化誤差保持回路３０と、を含む。また、回路装置１００は、セレクター１０を含むことができる。

セレクター１０には、電圧ＶＩ１〜ＶＩｎ（第１〜第ｎの電圧（ｎは２以上の整数））が入力され、セレクター１０は、電圧ＶＩ１〜ＶＩｎのいずれかを選択して出力電圧ＶＳＬＰ、ＶＳＬＮとして出力する。電圧ＶＩ１〜ＶＩｎの各々は、第１の電圧信号と第２の電圧信号で構成される差動電圧信号であり、セレクター１０に選択された電圧の第１、第２の電圧信号が出力電圧ＶＳＬＰ、ＶＳＬＮとして出力される。具体的には、セレクター１０は、電圧ＶＩ１〜ＶＩｎを順次に時分割に選択し、その時分割に選択した電圧を出力電圧ＶＳＬＰ、ＶＳＬＮとして出力する。電圧ＶＩ１〜ＶＩｎはＡ／Ｄ変換対象の電圧であり、例えばセンサーの出力電圧信号等である。なお、Ａ／Ｄ変換回路２０に１つの差動電圧信号のみが入力される場合には、セレクター１０を省略できる。

Ａ／Ｄ変換回路２０は、電荷再分配型のＤ／Ａ変換回路２１と比較回路２２とを有する。Ａ／Ｄ変換回路２０には、セレクター１０の出力電圧ＶＳＬＰ、ＶＳＬＮが入力電圧として入力される。Ａ／Ｄ変換回路２０は、Ｄ／Ａ変換回路２１を用いた逐次比較により入力電圧（ＶＳＬＰ、ＶＳＬＮ）のＡ／Ｄ変換を行い、入力電圧に対応するＡ／Ｄ変換結果データＤＯＵＴを出力する。

Ｄ／Ａ変換回路２１は、逐次比較データＳＡＤに基づくキャパシター間での電荷再分配により、逐次比較データＳＡＤのＤ／Ａ変換を行う。Ｄ／Ａ変換回路２１は、キャパシターアレイ回路ＣＡＰ（正極側のキャパシターアレイ回路）と、キャパシターアレイ回路ＣＡＮ（負極側のキャパシターアレイ回路）と、を含む。なお、正極側（非反転側、正転側）とは、比較回路２２の非反転入力ノードに接続される側であり、負極側（反転側）とは、比較回路２２の反転入力ノードに接続される側である。図１の構成例では、キャパシターアレイ回路ＣＡＰ、量子化誤差保持回路ＱＥＨＰが正極側の回路であり、キャパシターアレイ回路ＣＡＮ、量子化誤差保持回路ＱＥＨＮが負極側の回路である。

キャパシターアレイ回路ＣＡＰは、逐次比較データＳＡＤをＤ／Ａ変換することで、逐次比較データＳＡＤのＤ／Ａ変換電圧と逐次比較対象の電圧との差分を電圧ＤＡＱＰとして出力する。

キャパシターアレイ回路ＣＡＮは、逐次比較データＳＡＤをＤ／Ａ変換することで、逐次比較データＳＡＤのＤ／Ａ変換電圧と逐次比較対象の電圧との差分を電圧ＤＡＱＮとして出力する。

比較回路２２の第１の入力ノード（非反転入力ノード）は、キャパシターアレイ回路ＣＡＰのサンプリングノードＮＳＰ（正極側サンプリングノード）に接続される。比較回路２２の第２の入力ノード（反転入力ノード）は、キャパシターアレイ回路ＣＡＮのサンプリングノードＮＳＮ（負極側サンプリングノード）に接続される。比較回路２２は、逐次比較対象の電圧（加算回路４０の出力電圧ＶＤＦＰ、ＶＤＦＮ）と逐次比較データＳＡＤのＤ／Ａ変換電圧との間の比較判定を、Ｄ／Ａ変換回路２１からの差分電圧ＤＡＱＰ、ＤＡＱＮに基づいて行う。差分電圧ＤＡＱＰ、ＤＡＱＮは差動電圧信号なので、比較回路２２は、その差動電圧信号の正負（ＤＡＱＰ−ＤＡＱＮの正負）を判定し、その判定結果を信号ＣＰＱとして出力する。

量子化誤差保持回路３０は、Ａ／Ｄ変換回路２０の入力電圧（ＶＳＬＰ、ＶＳＬＮ）のＡ／Ｄ変換における量子化誤差に対応する電荷を保持する。量子化誤差は、逐次比較対象の電圧（ＶＤＦＰ、ＶＤＦＮ）と、Ａ／Ｄ変換結果データＤＯＵＴのＤ／Ａ変換電圧との差分であり、Ｄ／Ａ変換回路２１にＳＡＤ＝ＤＯＵＴを入力したときのＤ／Ａ変換回路２１の出力電圧である。具体的には、量子化誤差保持回路３０は、サンプリングノードＮＳＰに一端が接続される量子化誤差保持回路ＱＥＨＰ（正極側の量子化誤差保持回路）と、サンプリングノードＮＳＮに一端が接続される量子化誤差保持回路ＱＥＨＮ（負極側の量子化誤差保持回路）と、を含む。

量子化誤差保持回路ＱＥＨＰは、Ｄ／Ａ変換回路２１の出力電圧（ＤＡＱＰ）をキャパシターで保持することで、量子化誤差に対応する電荷を保持する。量子化誤差保持回路ＱＥＨＰは、電圧ＶＩ１〜ＶＩｎのＡ／Ｄ変換における量子化誤差に対応する電荷を保持する保持回路ＨＰ１〜ＨＰｎ（第１〜第ｎの正極側の保持回路）を含む。セレクター１０が電圧ＶＩｉ（第ｉの電圧（ｉは１以上ｎ以下の整数））を選択したときのＡ／Ｄ変換における量子化誤差に対応する電荷を、保持回路ＨＰｉ（第ｉの正極側の保持回路）が保持する。

量子化誤差保持回路ＱＥＨＮは、Ｄ／Ａ変換回路２１の出力電圧（ＤＡＱＮ）をキャパシターで保持することで、量子化誤差に対応する電荷を保持する。量子化誤差保持回路ＱＥＨＮは、電圧ＶＩ１〜ＶＩｎのＡ／Ｄ変換における量子化誤差に対応する電荷を保持する保持回路ＨＮ１〜ＨＮｎ（第１〜第ｎの負極側の保持回路）を含む。セレクター１０が電圧ＶＩｉを選択したときのＡ／Ｄ変換における量子化誤差に対応する電荷を、保持回路ＨＮｉ（第ｉの負極側の保持回路）が保持する。

Ａ／Ｄ変換回路２０は、電圧ＶＩｉのｋ−１回目（ｋは整数）のＡ／Ｄ変換における量子化誤差に対応する電荷として保持回路ＨＰｉ、ＨＮｉに保持された電荷を用いて、電圧ＶＩｉについてのｋ回目のＡ／Ｄ変換を行う。そしてＡ／Ｄ変換回路２０は、量子化誤差がノイズシェーピングされた、電圧ＶＩｉに対応するＡ／Ｄ変換結果データＤＯＵＴを出力する。即ち、セレクター１０が電圧ＶＩｉを選択したときに、保持回路ＨＰｉ、ＨＮｉが、量子化誤差に対応する電荷を保持し、次にセレクター１０が電圧ＶＩｉを選択したときに、保持回路ＨＰｉ、ＨＮｉが保持する電荷を用いて入力電圧（ＶＳＬＰ、ＶＳＬＮ）のＡ／Ｄ変換を行う。Ａ／Ｄ変換回路２０は、入力電圧（又はそれにゲインを乗じた電圧）と、保持回路ＨＰｉ、ＨＮｉが保持する電荷に対応する電圧と、の差分電圧に対応したＡ／Ｄ変換結果データＤＯＵＴを求める。これにより、量子化誤差に対して１次のノイズシェーピング効果が生じる。

以上の実施形態によれば、Ａ／Ｄ変換における量子化誤差がノイズシェーピングされた、電圧ＶＩｉに対応するＡ／Ｄ変換結果データＤＯＵＴを得ることができる。即ち、逐次比較型のＡ／Ｄ変換回路にデルタシグマ型の構成を取り入れたハイブリッド型のＡ／Ｄ変換回路を、差動構成で実現できる。

また、電圧ＶＩ１〜ＶＩｎのＡ／Ｄ変換における量子化誤差に対応する電荷を保持する保持回路ＨＰ１〜ＨＰｎ、ＨＮ１〜ＨＮｎを設けることで、ハイブリッド型のＡ／Ｄ変換回路においてマルチチャンネル入力を実現できる。具体的には、電荷再分配型のＤ／Ａ変換回路２１は、逐次比較対象の電圧と逐次比較データＳＡＤのＤ／Ａ変換電圧とが等しくなるように逐次比較動作を行うので、その逐次比較動作が終了した後に、量子化誤差に対応した電圧をＤ／Ａ変換回路２１に出力させることができる。この量子化誤差に対応した電圧により、量子化誤差に対応した電荷を保持できるようになる。この保持を、電圧ＶＩ１〜ＶＩｎの各々について行うことで、チャンネル毎に量子化誤差に対応した電荷を保持回路ＨＰ１〜ＨＰｎ、ＨＮ１〜ＨＮｎに保持することができる。

以下、Ａ／Ｄ変換回路２０のより詳細な構成と動作について説明する。Ａ／Ｄ変換回路２０は、制御回路２３（ロジック回路）を含む。またＡ／Ｄ変換回路２０は、加算回路４０を含むことができる。

加算回路４０は、入力電圧（ＶＳＬＰ、ＶＳＬＮ）に対応する電圧から、保持回路ＨＰｉ、ＨＮｉに保持される電荷に対応する電圧を減算した電圧（ＶＤＦＰ、ＶＤＦＮ）を、Ｄ／Ａ変換回路２１に出力する。例えば、入力電圧と、保持回路ＨＰｉ、ＨＮｉに保持される電荷に対応する電圧を逆符号にした（例えば−１倍した）電圧とを、加算する。具体的には、加算回路４０は、入力電圧ＶＳＬＰと保持回路ＨＮｉ（量子化誤差保持回路ＱＥＨＮ）に保持される電荷に対応する電圧とを加算した電圧ＶＤＦＰを、キャパシターアレイ回路ＣＡＰに出力し、入力電圧ＶＳＬＮと保持回路ＨＰｉ（量子化誤差保持回路ＱＥＨＰ）に保持される電荷に対応する電圧とを加算した電圧ＶＤＦＮを、キャパシターアレイ回路ＣＡＮに出力する。これにより、入力電圧ＶＳＬＰと入力電圧ＶＳＬＮとの差分から、保持回路ＨＰｉに保持される電荷に対応する電圧と保持回路ＨＮｉに保持される電荷に対応する電圧との差分を減算した電圧が、Ｄ／Ａ変換回路２１に出力される。保持回路ＨＰｉ、ＨＮｉに保持される電荷に対応する電圧は、電圧ＶＩｉの前回のＡ／Ｄ変換において逐次比較動作が終了した後のＤ／Ａ変換回路２１の出力電圧（ＤＡＱＰ、ＤＡＱＮ）である。

Ｄ／Ａ変換回路２１は、加算回路４０の出力電圧ＶＤＦＰ、ＶＤＦＮをサンプルホールドし、電荷再分配により逐次比較データＳＡＤをＤ／Ａ変換する。これにより、逐次比較データＳＡＤのＤ／Ａ変換電圧から加算回路４０の出力電圧ＶＤＦＰ、ＶＤＦＮが減算された差分電圧ＤＡＱＰ、ＤＡＱＮが出力される。

保持回路ＨＰｉ、ＨＮｉは、電圧ＶＩｉについての逐次比較動作を終了した後の差分電圧ＤＡＱＰ、ＤＡＱＮに対応する電荷を保持する。例えば、コモン電圧（所与の電圧）を基準として差分電圧ＤＡＱＰ、ＤＡＱＮをキャパシターで保持することで、コモン電圧と差分電圧ＤＡＱＰ、ＤＡＱＮの電位差でキャパシターにチャージされる電荷を保持する。

以上の構成では、逐次比較動作が終了した後にＳＡＤ＝ＤＯＵＴとすることで、Ｄ／Ａ変換回路２１の出力電圧（ＤＡＱＰ、ＤＡＱＮ）が、量子化誤差による残差電圧となる。保持回路ＨＰｉ、ＨＮｉは、この残差電圧に対応した電荷を保持するだけで、量子化誤差に対応した電荷を保持できる。そして、この電荷を用いて、量子化誤差による残差電圧を入力側にフィードバックすることで、量子化誤差のノイズシェーピングが可能となっている。本実施形態の構成では、量子化誤差による残差電圧が過去の残差電圧の影響を受けたものとなるので、デルタシグマ動作における積分に相当する動作が実現されており、積分器を設ける必要がない。このため、マルチチャンネル入力に対応する際に量子化誤差保持回路をチャンネル数分だけ設けるだけでよい。チャンネル数分の積分器（アンプ）を設ける必要がないので、マルチチャンネル入力化による消費電力の増大や回路規模の増大を低減することが可能である。

比較回路２２は、加算回路４０の出力電圧ＶＤＦと逐次比較データＳＡＤのＤ／Ａ変換電圧との差分電圧ＤＡＱＰ、ＤＡＱＮ（差動電圧信号）の正負を判定し、その判定結果を信号ＣＰＱとして出力する。

制御回路２３は、比較回路２２による比較結果（ＣＰＱ）に基づいて逐次比較データＳＡＤを更新し、その更新された逐次比較データＳＡＤをＤ／Ａ変換回路２１に出力する。具体的には、制御回路２３は、逐次比較データＳＡＤを記憶するレジスターを有する。制御回路２３は、レジスターに比較用の逐次比較データＳＡＤを設定し、その比較用の逐次比較データＳＡＤをＤ／Ａ変換回路２１に出力し、そのときの比較回路２２による比較結果に基づいて逐次比較データＳＡＤを決定する。これを１回の比較動作として、例えばバイナリーサーチ等の手法によりレジスターの逐次比較データＳＡＤを逐次に更新していき、この逐次比較動作が終了したときにＡ／Ｄ変換結果データＤＯＵＴが決定する。制御回路２３は、Ａ／Ｄ変換結果データＤＯＵＴをレジスターに設定してＳＡＤ＝ＤＯＵＴをＤ／Ａ変換回路２１に出力する。

以上の構成によれば、電荷再分配型のＤ／Ａ変換回路２１を用いた逐次比較による入力電圧のＡ／Ｄ変換を実現できる。逐次比較の対象は加算回路４０の出力電圧ＶＤＦＰ、ＶＤＦＮであり、この出力電圧ＶＤＦＰ、ＶＤＦＮは保持回路ＨＰｉ、ＨＮｉにより量子化誤差がフィードバックされた電圧となっている。これにより、デルタシグマ型の構成を取り入れたハイブリッド型のＡ／Ｄ変換回路が、差動構成で実現されている。

２．レイアウト構成例
図２は、回路装置１００の第１のレイアウト構成例である。図２において、実線の四角は各回路の配置領域を示す。

配置領域とは、回路の構成要素が配置される領域である。即ち、回路を構成する回路素子やその素子間を接続する配線、ガードバー（回路の周囲に設けられた拡散領域を電源等に接続することでノイズ等から回路を保護する構造）等が配置される領域である。回路素子は、例えばトランジスターや抵抗、キャパシター等であり、それらを構成するポリシリコンや拡散層、メタル層が領域内に配置される。

配置とは、回路装置１００（集積回路装置）の基板（半導体チップ）に対する平面視において、その基板に形成される回路のレイアウト配置である。

図２に示すように、キャパシターアレイ回路ＣＡＰとキャパシターアレイ回路ＣＡＮは、方向Ｄ１（第１の方向）に沿って配置される。方向Ｄ１に直交する方向をＤ２（第２の方向）とする。このとき、量子化誤差保持回路ＱＥＨＰは、キャパシターアレイ回路ＣＡＰの方向Ｄ２側（第２の方向側）に配置される。量子化誤差保持回路ＱＥＨＮは、キャパシターアレイ回路ＣＡＮの方向Ｄ２側に配置される。

具体的には、キャパシターアレイ回路ＣＡＰの配置領域の方向Ｄ１に沿った一辺と、量子化誤差保持回路ＱＥＨＰの配置領域の方向Ｄ１に沿った一辺と、が対向する。即ち、キャパシターアレイ回路ＣＡＰと量子化誤差保持回路ＱＥＨＰとが方向Ｄ２において隣り合って配置される。例えば、キャパシターアレイ回路ＣＡＰと量子化誤差保持回路ＱＥＨＰとの間には、他の回路素子（配線を除く）が配置されない。キャパシターアレイ回路ＣＡＮの配置領域の方向Ｄ１に沿った一辺と、量子化誤差保持回路ＱＥＨＮの配置領域の方向Ｄ１に沿った一辺と、が対向する。即ち、キャパシターアレイ回路ＣＡＮと量子化誤差保持回路ＱＥＨＮとが方向Ｄ２において隣り合って配置される。例えば、キャパシターアレイ回路ＣＡＮと量子化誤差保持回路ＱＥＨＮとの間には、他の回路素子（配線を除く）が配置されない。

なお、方向Ｄ１、Ｄ２は、回路装置１００の基板に対する平面視における方向である。例えば、方向Ｄ１は回路装置１００の基板の第１の辺に沿った方向であり、方向Ｄ２は基板の第２の辺（第１の辺に直交する辺）に沿った方向である。

以上の実施形態によれば、差動構成のハイブリッド型のＡ／Ｄ変換回路を回路面積や信号伝達の観点において効率的にレイアウト配置できる。具体的には、キャパシターアレイ回路ＣＡＰ、ＣＡＮを方向Ｄ１に沿って配置し、その各々の方向Ｄ２側に量子化誤差保持回路ＱＥＨＰ、ＱＥＨＮを配置することで、差動構成の正極側回路（ＣＡＰ、ＱＥＨＰ）と負極側回路（ＣＡＮ、ＱＥＨＮ）を対称に配置できる。即ち、方向Ｄ２に沿った対称軸に対して線対称に配置できる。また、図１で説明したように、量子化誤差保持回路ＱＥＨＰ、ＱＥＨＮの一端がキャパシターアレイ回路ＣＡＰ、ＣＡＮのサンプリングノードＮＳＰ、ＮＳＮに接続される。キャパシターアレイ回路ＣＡＰ、ＣＡＮの方向Ｄ２側に量子化誤差保持回路ＱＥＨＰ、ＱＥＨＮが配置されることで、量子化誤差保持回路ＱＥＨＰ、ＱＥＨＮの一端とキャパシターアレイ回路ＣＡＰ、ＣＡＮのサンプリングノードＮＳＰ、ＮＳＮとの間を、短い配線長で接続できる。例えば、サンプリングノードＮＳＰ、ＮＳＮを方向Ｄ２に沿って配線し、ＮＳＰの配線に量子化誤差保持回路ＱＥＨＰの一端及びキャパシターアレイ回路ＣＡＰを接続し、ＮＳＮの配線に量子化誤差保持回路ＱＥＨＮの一端及びキャパシターアレイ回路ＣＡＮを接続できる。

また、キャパシターアレイ回路ＣＡＰ、ＣＡＮのキャパシターと量子化誤差保持回路ＱＥＨＰ、ＱＥＨＮのキャパシターとの間で電荷再分配を行うことで、量子化誤差保持回路ＱＥＨＰ、ＱＥＨＮが電荷を保持する。このとき、一例としては、キャパシターアレイ回路ＣＡＰ、ＣＡＮの面積（合計容量値）と量子化誤差保持回路ＱＥＨＰ、ＱＥＨＮの各保持回路の面積（容量値）を、同程度の規模にできる。この場合、キャパシターアレイ回路ＣＡＰ、ＣＡＮの方向Ｄ２側に量子化誤差保持回路ＱＥＨＰ、ＱＥＨＮを配置することで、回路面積の観点において効率的な配置が可能である。

また本実施形態では、比較回路２２は、キャパシターアレイ回路ＣＡＰとキャパシターアレイ回路ＣＡＮとの間に配置される。

具体的には、キャパシターアレイ回路ＣＡＰの配置領域の方向Ｄ２に沿った一辺と、比較回路２２の方向Ｄ２に沿った一辺と、が対向する。キャパシターアレイ回路ＣＡＮの配置領域の方向Ｄ２に沿った一辺と、比較回路２２の方向Ｄ２に沿った一辺（前記一辺とは異なる一辺）と、が対向する。即ち、比較回路２２が、キャパシターアレイ回路ＣＡＰの方向Ｄ２側に隣り合って配置され、キャパシターアレイ回路ＣＡＮが、比較回路２２の方向Ｄ２側に隣り合って配置される。例えば、キャパシターアレイ回路ＣＡＰ、ＣＡＮと比較回路２２との間には、他の回路素子（配線を除く）が配置されない。

図１で説明したように、キャパシターアレイ回路ＣＡＰのサンプリングノードＮＳＰが比較回路２２の非反転入力ノードに接続され、キャパシターアレイ回路ＣＡＮのサンプリングノードＮＳＮが比較回路２２の反転入力ノードに接続される。キャパシターアレイ回路ＣＡＰ、ＣＡＮは電荷再分配によりＤ／Ａ変換を行うため、容量カップリングを介したサンプリングノードＮＳＰ、ＮＳＮへのノイズの伝搬が出来るだけ小さいことが望ましい。本実施形態によれば、キャパシターアレイ回路ＣＡＰ、ＣＡＮの間に比較回路２２が配置されることで、短い配線長でサンプリングノードＮＳＰ、ＮＳＮを配線できる。これにより、サンプリングノードＮＳＰ、ＮＳＮに対する寄生容量を低減し、寄生容量の容量カップリングを介したノイズの伝搬を低減できる。

また本実施形態によれば、キャパシターアレイ回路ＣＡＰ、ＣＡＮと比較回路２２の間にサンプリングノードＮＳＰ、ＮＳＮが配線されるので、キャパシターアレイ回路ＣＡＰ、ＣＡＮの方向Ｄ２側に設けられた量子化誤差保持回路ＱＥＨＰ、ＱＥＨＮの一端を、短い配線長でサンプリングノードＮＳＰ、ＮＳＮに接続できる。

また本実施形態では、加算回路４０は、量子化誤差保持回路ＱＥＨＰと量子化誤差保持回路ＱＥＨＮとの間に配置される演算増幅器ＡＭＰを含む。

図８で後述するように、加算回路４０は演算増幅器ＡＭＰ、キャパシターＣＦＰ、ＣＦＮ、ＣＩＰ、ＣＩＮ、スイッチＳＦＰ、ＳＦＮ、ＳＤＰ、ＳＤＮ、ＳＥＰ、ＳＥＮを含む。このうち、演算増幅器ＡＭＰが量子化誤差保持回路ＱＥＨＰ、ＱＥＨＮの間に配置される。また、キャパシターＣＦＰ、ＣＩＰ、スイッチＳＦＰ、ＳＤＰ、ＳＥＰが正極側回路ＦＢＡとして量子化誤差保持回路ＱＥＨＰの方向Ｄ２側に配置される。また、キャパシターＣＦＮ、ＣＩＮ、スイッチＳＦＮ、ＳＤＮ、ＳＥＮが負極側回路ＦＢＢとして量子化誤差保持回路ＱＥＨＮの方向Ｄ２側に配置される。

図８に示すように、演算増幅器ＡＭＰの反転入力ノードＮＩＮが量子化誤差保持回路ＱＥＨＰの他端に接続され、演算増幅器ＡＭＰの非反転入力ノードＮＩＰが量子化誤差保持回路ＱＥＨＮの他端に接続される。本実施形態によれば、量子化誤差保持回路ＱＥＨＰ、ＱＥＨＮの間に演算増幅器ＡＭＰが配置されることで、反転入力ノードＮＩＮと量子化誤差保持回路ＱＥＨＰの他端との間、及び非反転入力ノードＮＩＰと量子化誤差保持回路ＱＥＨＮの他端との間を、短い配線長で配線できる。

また本実施形態によれば、比較回路２２の方向Ｄ２側に演算増幅器ＡＭＰが配置されることになり、その比較回路２２を挟んでキャパシターアレイ回路ＣＡＰ、ＣＡＮが配置され、演算増幅器ＡＭＰを挟んで量子化誤差保持回路ＱＥＨＰ、ＱＥＨＮが配置される。これにより、差動構成のハイブリッド型のＡ／Ｄ変換回路を対称（上述の線対称）に配置でき、信号伝達の観点において効率的なレイアウト配置が可能となる。

なお、量子化誤差保持回路ＱＥＨＰと量子化誤差保持回路ＱＥＨＮとの間（演算増幅器ＡＭＰの方向Ｄ２側）には、更に制御回路２３を配置することができる。また、加算回路４０の正極側回路ＦＢＡと負極側回路ＦＢＢとの間、或いは量子化誤差保持回路ＱＥＨＰと量子化誤差保持回路ＱＥＨＮとの間（制御回路２３の方向Ｄ２側）には、更にセレクター１０を配置することができる。

また本実施形態では、量子化誤差保持回路ＱＥＨＰの保持回路ＨＰ１〜ＨＰｎは、方向Ｄ２に沿って配置され、量子化誤差保持回路ＱＥＨＮの保持回路ＨＮ１〜ＨＮｎは、方向Ｄ２に沿って配置される。

即ち、キャパシターアレイ回路ＣＡＰの方向Ｄ２側に配置される量子化誤差保持回路ＱＥＨＰの配置領域において、保持回路ＨＰ１〜ＨＰｎが方向Ｄ２に沿って並ぶ。例えば、保持回路ＨＰ１、ＨＰ２が隣り合って並び、同様に保持回路ＨＰ２〜ＨＰｎが順に隣り合って並ぶ。キャパシターアレイ回路ＣＡＮの方向Ｄ２側に配置される量子化誤差保持回路ＱＥＨＮの配置領域において、保持回路ＨＮ１〜ＨＮｎが方向Ｄ２に沿って並ぶ。例えば、保持回路ＨＮ１、ＨＮ２が隣り合って並び、同様に保持回路ＨＮ２〜ＨＮｎが順に隣り合って並ぶ。例えば、保持回路ＨＰ１〜ＨＰｎ、ＨＮ１〜ＨＮｎの長辺は方向Ｄ１に沿った辺であり、短辺は方向Ｄ２に沿った辺である。

Ａ／Ｄ変換回路への入力チャンネル数を変更すると、それに合わせて保持回路ＨＰ１〜ＨＰｎ、ＨＮ１〜ＨＮｎの個数（ｎの値）が変わる。本実施形態によれば、保持回路ＨＰ１〜ＨＰｎ、ＨＮ１〜ＨＮｎの個数を変更した場合であっても、既存の回路設計を利用した効率的なレイアウト変更が可能になる。即ち、保持回路ＨＰ１〜ＨＰｎ、ＨＮ１〜ＨＮｎが方向Ｄ２に沿って配置されるので、個数の変更に伴って方向Ｄ２でのレイアウトサイズ（レイアウト領域の方向Ｄ２での長さ）を短くする、或いは伸ばすことで、レイアウト変更できる。

図３に、回路装置１００の第２のレイアウト構成例を示す。図３は、入力チャンネル数が１（ｎ＝１）の場合のレイアウト構成例である。図３では、キャパシターアレイ回路ＣＡＰ、ＣＡＮ、比較回路２２、演算増幅器ＡＭＰの配置は図２と同様である。一方、キャパシターアレイ回路ＣＡＰ、ＣＡＮの方向Ｄ２側には量子化誤差保持回路ＱＥＨＰ、ＱＥＨＮとして保持回路ＨＰ１、ＨＮ１のみが配置される。加算回路４０の正極側回路ＦＢＡと負極側回路ＦＢＢは方向Ｄ２の反対方向側に移動され、回路装置１００全体として方向Ｄ２でのサイズが小さくなっている。制御回路２３は、例えばキャパシターアレイ回路ＣＡＰや保持回路ＨＰ１の方向Ｄ１の反対方向側に配置される。

このように、保持回路ＨＰ１〜ＨＰｎ、ＨＮ１〜ＨＮｎの個数を変更した場合、他の回路（キャパシターアレイ回路ＣＡＰ、ＣＡＮ、比較回路２２、演算増幅器ＡＭＰ等）の配置を変更することなく、方向Ｄ２でのレイアウトサイズを調整できる。これにより、既存の回路設計を利用した効率的なレイアウト変更が可能となっている。

３．第２の回路構成例
図４、図５を用いて、回路装置１００の詳細な動作について説明する。図４は、回路装置１００の第２の回路構成例である。ここでは、回路装置１００の基本構成を示し、その基本構成を用いて動作を説明する。

図４に示すように、回路装置１００は、セレクター１０と、Ａ／Ｄ変換回路２０と、量子化誤差保持回路３０と、を含む。

セレクター１０は、電圧ＶＩ１〜ＶＩｎを順次に時分割に選択し、その時分割に選択した電圧を出力電圧ＶＳＬとして出力する。ＶＳＬは図１のＶＳＬＰ、ＶＳＬＮに対応する。

加算回路４０は、量子化誤差保持回路ＱＥＨｉに保持される電荷に対応する電圧と、入力電圧（ＶＳＬ）とを、互いに逆符号のゲインで増幅して加算し、その結果を出力電圧ＶＤＦとして出力する。ＶＤＦは図１のＶＤＦＰ、ＶＤＦＮに対応する。

Ｄ／Ａ変換回路２１は、加算回路４０の出力電圧ＶＤＦと逐次比較データＳＡＤのＤ／Ａ変換電圧との差分を、Ｄ／Ａ変換結果（差分電圧ＤＡＱ）として出力する。ＤＡＱは、図１のＤＡＱＰ、ＤＡＱＮに対応する。

量子化誤差保持回路３０は、電圧ＶＩ１〜ＶＩｎのＡ／Ｄ変換における量子化誤差に対応する電荷を保持する量子化誤差保持回路ＱＥＨ１〜ＱＥＨｎを含む。量子化誤差保持回路ＱＥＨｉは、セレクター１０が電圧ＶＩｉを選択したときのＡ／Ｄ変換において、逐次比較動作が終了した後の差分電圧ＤＡＱ（の減衰電圧）を保持する。ＱＥＨｉは、図１のＨＰｉ、ＨＮｉに対応する。

比較回路２２は、加算回路４０の出力電圧ＶＤＦと逐次比較データＳＡＤのＤ／Ａ変換電圧との間の比較判定を、Ｄ／Ａ変換回路２１からの差分電圧ＤＡＱに基づいて行う。

制御回路２３は、Ｄ／Ａ変換回路２１に出力される逐次比較データＳＡＤを、比較回路２２による比較結果（ＣＰＱ）に基づいて逐次に更新する逐次比較動作を行う。

図５は、図４の回路装置１００の基本的な動作を説明するタイミングチャートである。以下、ｎ＝２の場合を説明するが、ｎ＝２に限定されない。なお、図５の動作に加えて、更に加算回路４０のリセット動作やサンプリング動作、量子化誤差保持回路ＱＥＨ１、ＱＥＨ２のリセット動作やサンプリング動作等を含んでもよい。

ｋ−１回目のＡ／Ｄ変換における第１の期間では、セレクター１０が電圧ＶＩ１を電圧ＶＳＬとして選択し、加算回路４０が、その電圧ＶＳＬ＝ＶＩ１をサンプルホールドする。このホールドされた電圧をＶＩ１（ｋ−１）とする。量子化誤差保持回路ＱＥＨ１は、ｋ−２回目のＡ／Ｄ変換において逐次比較動作が終了した後のＤ／Ａ変換回路２１の出力電圧（Ｅ１（ｋ−２））に対応した電荷を保持している。加算回路４０は、その電荷に基づいて、ＶＤＦ＝ＶＩ（ｋ−１）−Ｅ１（ｋ−２）を出力する。なお、ここでは電圧ＶＳＬに対する加算回路４０のゲインを１とするが、ゲインは１に限定されない。Ｄ／Ａ変換回路２１及び比較回路２２、制御回路２３が、逐次比較動作を行って加算回路４０の出力電圧ＶＤＦをＡ／Ｄ変換し、Ａ／Ｄ変換結果データＤＯＵＴ＝Ｄ１（ｋ−１）を出力する。なお、ＤＯＵＴの（Ｘ）はドントケアを示す。制御回路２３がＳＡＤ＝Ｄ１（ｋ−１）を出力し、Ｄ／Ａ変換回路２１が量子化誤差に対応する電圧Ｅ１（ｋ−１）を出力し、量子化誤差保持回路ＱＥＨ１が、その電圧Ｅ１（ｋ−１）に対応する電荷を保持する。

次に、ｋ−１回目のＡ／Ｄ変換における第２の期間では、セレクター１０が電圧ＶＩ２を電圧ＶＳＬとして選択し、加算回路４０が、その電圧ＶＳＬ＝ＶＩ２をサンプルホールドする。このホールドされた電圧をＶＩ２（ｋ−１）とする。上記と同様の動作により、Ｄ／Ａ変換回路２１が量子化誤差に対応する電圧Ｅ２（ｋ−１）を出力し、量子化誤差保持回路ＱＥＨ２が、その電圧Ｅ２（ｋ−１）に対応する電荷を保持する。

次に、ｋ回目のＡ／Ｄ変換における第１の期間では、セレクター１０が電圧ＶＩ１を電圧ＶＳＬとして選択し、加算回路４０が、その電圧ＶＳＬ＝ＶＩ１をサンプルホールドする。このホールドされた電圧をＶＩ１（ｋ）とする。上記と同様の動作により、Ｄ／Ａ変換回路２１が量子化誤差に対応する電圧Ｅ１（ｋ）を出力し、量子化誤差保持回路ＱＥＨ１が、その電圧Ｅ１（ｋ）に対応する電荷を保持する。

次に、ｋ回目のＡ／Ｄ変換における第２の期間では、セレクター１０が電圧ＶＩ２を電圧ＶＳＬとして選択し、加算回路４０が、その電圧ＶＳＬ＝ＶＩ２をサンプルホールドする。このホールドされた電圧をＶＩ２（ｋ）とする。上記と同様の動作により、Ｄ／Ａ変換回路２１が量子化誤差に対応する電圧Ｅ２（ｋ）を出力し、量子化誤差保持回路ＱＥＨ２が、その電圧Ｅ２（ｋ）に対応する電荷を保持する。以下、ｋ＋１回目以降のＡ／Ｄ変換においても同様の動作を繰り返す。

以上の動作により実現される伝達関数を下式（１）に示す。Ｖ（Ｄｉ）は、電圧ＶＩｉのＡ／Ｄ変換結果データＤＯＵＴ＝Ｄｉを電圧で表したものであり、具体的にはＤｉのＤ／Ａ変換電圧である。下式（１）では、量子化誤差である電圧Ｅｉに対して１次のハイパスフィルター（１−ｚ−１）の効果が発生している。即ち、Ａ／Ｄ変換結果データＤＯＵＴ＝Ｄｉにおいて、量子化誤差によるノイズに対して１次のノイズシェーピング効果が発生している。

図６は、本実施形態におけるＡ／Ｄ変換結果データＤＯＵＴの周波数特性の例である。図６の例では、入力信号として所定周波数の信号を入力しており、それが周波数特性のピークとして示されている。入力信号は、この所定周波数の信号に限らず、信号帯域ＢＮＳの周波数成分を含んだ信号を想定できる。この信号帯域ＢＮＳがＡ／Ｄ変換の変換レートよりも低いとき、信号帯域ＢＮＳに対して高い変換レートでオーバーサンプリングした状態となる。例えば、変換レートは、信号帯域ＢＮＳの上限周波数の５倍以上、或いは１０倍以上である。直線ＦＬＮで示すように、ノイズシェーピング効果によって低周波数帯域のフロアノイズ（量子化ノイズ）が低減されるので、ローパスフィルターで信号帯域ＢＮＳより高周波数のノイズを低減させることで、Ｓ／Ｎを向上できる。これにより、Ａ／Ｄ変換結果データの高精度化（例えば有効ビット数の拡大）を実現できる。

４．第１の詳細な構成例
図７は、回路装置１００の第１の詳細な構成例である。図７の回路装置１００は、セレクター１０とＡ／Ｄ変換回路２０と量子化誤差保持回路３０と加算回路４０とを含む。また回路装置１００は、基準電圧生成回路ＧＶＲを含むことができる。なお以下ではｎ＝８の場合を説明するが、ｎ＝８に限定されない。

温度センサーＴＳ１〜ＴＳ７は、温度測定対象の温度を測定するためのセンサーである。温度センサーＴＳ１〜ＴＳ７として、例えばＰＮ接合のバンドギャップ電圧の温度依存性を利用した温度センサーや、或いは抵抗の抵抗値の温度依存性を利用したサーミスター等を用いることができる。温度センサーＴＳ１〜ＴＳ７のうち一部が回路装置１００に内蔵され、残りが回路装置１００の外部（例えば回路装置１００を含む発振デバイス等の内部）に設けられる。或いは、温度センサーＴＳ１〜ＴＳ７の全てが回路装置１００に内蔵されてもよいし、温度センサーＴＳ１〜ＴＳ７の全てが回路装置１００の外部に設けられてもよい。

セレクター１０は、セレクター１１（正極側のセレクター、第１のセレクター）と、セレクター１２（負極側のセレクター、第２のセレクター）と、を含む。

セレクター１１には、セレクター１１には、温度センサーＴＳ１〜ＴＳ７からの温度検出電圧ＶＴ１〜ＶＴ７（第１〜第７の正極側電圧）が入力される。またセレクター１１には、例えばテスト等に用いられる任意電圧ＶＸＰ（第８の正極側電圧）が入力されてもよい。セレクター１２には、基準電圧生成回路ＧＶＲからの基準電圧ＶＲＦ（第１の負極側電圧）が入力される。またセレクター１２には、例えばテスト等に用いられる任意電圧ＶＸＮ（第２の負極側電圧）が入力されてもよい。例えば、基準電圧生成回路ＧＶＲはバンドギャップリファレンス回路であり、基準電圧ＶＲＦはバンドギャップリファレンス電圧（温度依存性がない電圧）である。

セレクター１１は、温度検出電圧ＶＴ１〜ＶＴ７及び任意電圧ＶＸＰを順次に選択し、時分割の出力電圧ＶＳＬＰとして出力する。セレクター１２は、セレクター１１が温度検出電圧ＶＴ１〜ＶＴ７を出力しているとき、基準電圧ＶＲＦを選択し、出力電圧ＶＳＬＮとして出力する。またセレクター１１が任意電圧ＶＸＰを選択しているとき、任意電圧ＶＸＮを選択し、出力電圧ＶＳＬＮとして出力する。

本構成例において、（ＶＴ１，ＶＲＦ）で構成される差動電圧信号が図１、図４の電圧ＶＩ１に対応する。同様に、（ＶＴ２，ＶＲＦ）、（ＶＴ３，ＶＲＦ）、（ＶＴ４，ＶＲＦ）、（ＶＴ５，ＶＲＦ）、（ＶＴ６，ＶＲＦ）、（ＶＴ７，ＶＲＦ）、（ＶＸＰ，ＶＸＮ）で構成される差動電圧信号が図１、図４の電圧ＶＩ２、ＶＩ３、ＶＩ４、ＶＩ５、ＶＩ６、ＶＩ７、ＶＩ８に対応する。

加算回路４０は、セレクター１０からの差動電圧信号（ＶＳＬＰ、ＶＳＬＮ）を差動増幅し、量子化誤差保持回路３０からの正極側の電荷と負極側の電荷を電荷電圧変換（差動のＱＶ変換）し、それらの差動電圧信号を加算した差動電圧信号（ＶＤＦＰ、ＶＤＦＮ）を出力する。

Ａ／Ｄ変換回路２０は、差動入力のＡ／Ｄ変換回路２０である。即ち、加算回路４０の出力電圧ＶＤＦＰ、ＶＤＦＮで構成される差動電圧信号をＡ／Ｄ変換し、出力電圧ＶＤＦＰ、ＶＤＦＮの差分に対応するＡ／Ｄ変換結果データＤＯＵＴを出力する。

量子化誤差保持回路３０は、Ａ／Ｄ変換回路２０の逐次比較動作が終了した後のＤ／Ａ変換回路２１の出力信号である差動電圧信号（ＤＡＱＰ、ＤＡＱＮ）を保持する。具体的には、差動電圧信号を構成する電圧ＤＡＱＰに対応する電荷と、電圧ＤＡＱＮに対応する電荷とを保持する。

本実施形態によれば、セレクター１０には、温度センサーＴＳ１〜ＴＳ７からの温度検出電圧ＶＴ１〜ＶＴ７が、電圧ＶＩ１〜ＶＩ８の電圧ＶＩ１〜ＶＩ７として入力される。なお、温度センサーの個数は７に限定されない。即ち、セレクター１０には、第１〜第ｍの温度センサー（ｍは１以上ｎ以下の整数）からの第１〜第ｍの温度検出電圧が、第１〜第ｎの電圧の第１〜第ｍの電圧として入力されていればよい。

温度の変化は緩やかなので、温度センサーＴＳ１〜ＴＳ７が出力する温度検出電圧ＶＴ１〜ＶＴ７の信号帯域は低周波数の帯域（例えば１００Ｈｚ以下）になる。このため、逐次比較型のような比較的低速なＡ／Ｄ変換回路であっても、信号帯域より十分に高い変換レートでＡ／Ｄ変換できる。本実施形態では、ハイブリッド型のＡ／Ｄ変換回路を構成することで、上述したようなノイズシェーピング効果を伴うオーバーサンプリング状態を実現でき、温度センサーの信号帯域においてＳ／Ｎの高い測定が可能となる。

温度検出データ（温度検出電圧のＡ／Ｄ変換結果データ）を用いた処理として、例えばＴＣＸＯ（Temperature Compensated Crystal Oscillator）やＯＣＸＯ（Oven Controlled Crystal Oscillator）等のデジタル方式の発振器における温度補償処理が考えられる。発振器の内部（或いは内部及び外部）の複数の位置に設けた複数の温度センサーを用いることで、振動子（例えば水晶振動子等）の温度を高精度に推定できる可能性がある。振動子の温度を高精度の推定できることで、温度補償の精度が向上し、発振周波数の安定度を向上できる。本実施形態では、マルチチャンネル入力に対応したハイブリッド型のＡ／Ｄ変換回路を構成できるので、複数の温度センサーからのマルチチャンネル入力に対して高精度なＡ／Ｄ変換が可能となる。

５．第２の詳細な構成例
図８、図９は、回路装置１００の第２の詳細な構成例である。なお、第２の詳細な構成例を図８と図９に分けて図示しており、同一の構成要素には同一の符号を付している。以下ではｎ＝８の場合を説明するが、ｎ＝８に限定されない。

図８に示すように、加算回路４０はキャパシターＣＩＰ（正極側の入力キャパシター）と、キャパシターＣＩＮ（負極側の入力キャパシター）と、キャパシターＣＦＰ（正極側の帰還用キャパシター）と、キャパシターＣＦＮ（負極側の帰還用キャパシター）と、スイッチＳＤＰ、ＳＤＮ、ＳＥＰ、ＳＥＮ、ＳＦＰ、ＳＦＮと、全差動型の演算増幅器ＡＭＰと、を含む。全差動型の演算増幅器とは、差動入力且つ差動出力の演算増幅器のことである。

スイッチＳＤＰは、キャパシターＣＩＰの一端を、セレクター１１の出力ノードＮＳＬＰ（セレクター１０の第１の出力ノード）及びコモン電圧ＶＣＭのノードの一方に接続する。スイッチＳＤＮは、キャパシターＣＩＮの一端を、セレクター１２の出力ノードＮＳＬＮ（セレクター１０の第２の出力ノード）及びコモン電圧ＶＣＭのノードの一方に接続する。スイッチＳＥＰは、キャパシターＣＩＰの他端を、演算増幅器ＡＭＰの非反転入力ノードＮＩＰ及びコモン電圧ＶＣＭのノードの一方に接続する。スイッチＳＥＮは、キャパシターＣＩＮの他端を、演算増幅器ＡＭＰの反転入力ノードＮＩＮ及びコモン電圧ＶＣＭのノードの一方に接続する。キャパシターＣＦＰの一端及びスイッチＳＦＰの一端は、演算増幅器ＡＭＰの非反転入力ノードＮＩＰに接続され、キャパシターＣＦＰの他端及びスイッチＳＦＰの他端は、演算増幅器ＡＭＰの反転出力ノードＮＤＦＰに接続される。キャパシターＣＦＮの一端及びスイッチＳＦＮの一端は、演算増幅器ＡＭＰの反転入力ノードＮＩＮに接続され、キャパシターＣＦＮの他端及びスイッチＳＦＮの他端は、演算増幅器ＡＭＰの非反転出力ノードＮＤＦＮに接続される。スイッチＳＤＰ、ＳＤＮ、ＳＥＰ、ＳＥＮ、ＳＦＰ、ＳＦＮは、例えばトランジスターで構成されるアナログスイッチである。

図８、図９に示すように、Ｄ／Ａ変換回路２１は差動型のＤ／Ａ変換回路である。Ｄ／Ａ変換回路２１は、キャパシターアレイ回路ＣＡＰ（正極側のキャパシターアレイ回路）と、キャパシターアレイ回路ＣＡＮ（負極側のキャパシターアレイ回路）と、を含む。

図９に示すように、キャパシターアレイ回路ＣＡＰは、キャパシターＣＰ１〜ＣＰ６と、スイッチＳＰ１〜ＳＰ６、ＳＣＰ１、ＳＣＰ２と、を含む。スイッチＳＣＰ１の一端はキャパシターアレイ回路ＣＡＰのサンプリングノードＮＳＰに接続され、他端はコモン電圧ＶＣＭのノードに接続される。キャパシターＣＰｊ（ｊは１以上６以下の整数）の一端はサンプリングノードＮＳＰに接続される。スイッチＳＰｊは、キャパシターＣＰｊの他端を、ノードＮＣＰ２及び電圧ＶＤＤ（電源電圧、第１の電圧）のノード、電圧ＶＳＳ（接地電圧、第２の電圧）のノードのいずれかに接続する。スイッチＳＣＰ２は、ノードＮＣＰ２を、演算増幅器ＡＭＰの反転出力ノードＮＤＦＰ及びコモン電圧ＶＣＭのノードの一方に接続する。キャパシターＣＰｊの容量値はＣＰ１×２^ｊ−１である。スイッチＳＰ１〜ＳＰ６、ＳＣＰ１、ＳＣＰ２は、例えばトランジスターで構成されるアナログスイッチである。

キャパシターアレイ回路ＣＡＮは、キャパシターＣＮ１〜ＣＮ６と、スイッチＳＮ１〜ＳＮ６、ＳＣＮ１、ＳＣＮ２と、を含む。スイッチＳＣＮ１の一端はキャパシターアレイ回路ＣＡＮのサンプリングノードＮＳＮに接続され、他端はコモン電圧ＶＣＭのノードに接続される。キャパシターＣＮｊの一端はサンプリングノードＮＳＮに接続される。スイッチＳＮｊは、キャパシターＣＮｊの他端を、ノードＮＣＮ２及び電圧ＶＤＤのノード、電圧ＶＳＳのノードのいずれかに接続する。スイッチＳＣＮ２は、ノードＮＣＮ２を、演算増幅器ＡＭＰの非反転出力ノードＮＤＦＮ及びコモン電圧ＶＣＭのノードの一方に接続する。キャパシターＣＮｊの容量値はＣＮ１×２^ｊ−１である。スイッチＳＮ１〜ＳＮ６、ＳＣＮ１、ＳＣＮ２は、例えばトランジスターで構成されるアナログスイッチである。

なお、キャパシターアレイ回路ＣＡＰ、ＣＡＮが含むキャパシターの個数は６に限定されず、キャパシターアレイ回路ＣＡＰが、第１〜第ｋの正極側キャパシター（ｋは２以上の整数）を含み、キャパシターアレイ回路ＣＡＮが、第１〜第ｋの負極側キャパシターを含んでいればよい。このとき、ｊは１以上ｋ以下の整数である。また、逐次比較データはｋビットのデータＳＡＤ［ｋ−１：０］である。

図８、図９に示すように、量子化誤差保持回路３０は、量子化誤差保持回路ＱＥＨＰ（正極側の量子化誤差保持回路）と、量子化誤差保持回路ＱＥＨＮ（負極側の量子化誤差保持回路）と、を含む。

図８に示すように、量子化誤差保持回路ＱＥＨＰは、保持回路ＨＰ１〜ＨＰ８（第１〜第ｎの正極側の保持回路）を含む。保持回路ＨＰｉ（第ｉの正極側の保持回路）は、キャパシターＣＥＰｉ（正極側の保持用キャパシター）と、スイッチＳＡＰｉ（第１の正極側スイッチ）と、スイッチＳＢＰｉ（第２の正極側スイッチ）と、を含む。スイッチＳＡＰｉは、キャパシターＣＥＰｉの一端を、サンプリングノードＮＳＰ及びコモン電圧ＶＣＭのノードの一方に接続する、又はフローティング状態に設定する。スイッチＳＢＰｉは、キャパシターＣＥＰｉの他端を、演算増幅器ＡＭＰの反転入力ノードＮＩＮ及びコモン電圧ＶＣＭのノードの一方に接続する。キャパシターＣＥＰ１〜ＤＥＰ８の容量値は同一である。スイッチＳＡＰ１〜ＳＡＰ８、ＳＢＰ１〜ＳＢＰ８は、例えばトランジスターで構成されるアナログスイッチである。

量子化誤差保持回路ＱＥＨＮは、保持回路ＨＮ１〜ＨＮ８（第１〜第ｎの負極側の保持回路）を含む。保持回路ＨＮｉ（第ｉの負極側の保持回路）は、キャパシターＣＥＮｉ（負極側の保持用キャパシター）と、スイッチＳＡＮｉ（第１の負極側スイッチ）と、スイッチＳＢＮｉ（第２の負極側スイッチ）と、を含む。スイッチＳＡＮｉは、キャパシターＣＥＮｉの一端を、サンプリングノードＮＳＮ及びコモン電圧ＶＣＭのノードの一方に接続する、又はフローティング状態に設定する。スイッチＳＢＮｉは、キャパシターＣＥＮｉの他端を、演算増幅器ＡＭＰの非反転入力ノードＮＩＰ及びコモン電圧ＶＣＭのノードの一方に接続する。キャパシターＣＥＮ１〜ＣＥＮ８の容量値は同一である。スイッチＳＡＮ１〜ＳＡＮ８、ＳＢＮ１〜ＳＢＮ８は、例えばトランジスターで構成されるアナログスイッチである。

なお、図８、図９の保持回路ＨＰｉ及び保持回路ＨＮｉが、図４の量子化誤差保持回路ＱＥＨｉに対応する。

比較回路２２は、差動入力シングルエンド出力のコンパレーターである。比較回路２２の非反転入力ノードはサンプリングノードＮＳＰに接続され、反転入力ノードはサンプリングノードＮＳＮに接続される。サンプリングノードＮＳＰ、ＮＳＮの電圧には、Ｄ／Ａ変換電圧である電圧ＤＡＱＰ、ＤＡＱＮが出力される。ＤＡＱＰ−ＤＡＱＮ＞０Ｖのとき比較回路２２はハイレベルの信号ＣＰＱを出力し、ＤＡＱＰ−ＤＡＱＮ＜０Ｖのとき比較回路２２はローレベルの信号ＣＰＱを出力する。制御回路２３は、信号ＣＰＱに基づいて逐次比較データＳＡＤ［５：０］を更新し、その逐次比較データＳＡＤ［５：０］をスイッチＳＰ１〜ＳＰ６、ＳＮ１〜ＳＮ６に出力する。また制御回路２３は、加算回路４０、Ｄ／Ａ変換回路２１、量子化誤差保持回路３０に含まれるスイッチの制御を行う。

以下、図８、図９の回路装置１００の動作を説明する。なお以下では、セレクター１０が電圧ＶＩｉを選択しているときのｋ回目のＡ／Ｄ変換における動作を説明する。各期間において言及しないスイッチの状態は、その前の期間における状態と同じである。

リセット期間（初期化期間）では、加算回路４０のスイッチＳＦＰ、ＳＦＮがオンである。これにより、キャパシターＣＦＰ、ＣＦＮの両端が接続され、キャパシターＣＦＰ、ＣＦＮの電荷がリセット（初期化）される。また、キャパシターアレイ回路ＣＡＰ、ＣＡＮのスイッチＳＣＰ１、ＳＣＮ１がオンになり、スイッチＳＣＰ２、ＳＣＮ２がコモン電圧ＶＣＭのノードを選択し、スイッチＳＰ１〜ＳＰ６、ＳＮ１〜ＳＮ６がノードＮＣＰ２、ＮＣＮ２を選択する。これにより、キャパシターＣＰ１〜ＣＰ６、ＣＮ１〜ＣＮ６の両端がコモン電圧ＶＣＭとなり、キャパシターＣＰ１〜ＣＰ６、ＣＮ１〜ＣＮ６の電荷がリセットされる。また、量子化誤差保持回路ＱＥＨＰ、ＱＥＨＮのスイッチＳＡＰ１〜ＳＡＰ８、ＳＡＮ１〜ＳＡＮ８がフローティング状態を選択し、スイッチＳＢＰ１〜ＳＢＰ８、ＳＢＮ１〜ＳＢＮ８がコモン電圧ＶＣＭのノードを選択する。これにより、キャパシターＣＥＰｉ、ＣＥＮｉが、電圧ＶＩｉについてのｋ−１回目のＡ／Ｄ変換における量子化誤差に対応する電荷を保持している。即ち、ｋ−１回目のＡ／Ｄ変換の逐次比較動作が終了した後にＤＡＱＰ＝ＥＰｉ、ＤＡＱＮ＝ＥＮｉであったとすると、キャパシターＣＥＰｉ、ＣＥＮｉは、量子化誤差に対応する電圧ＥＰｉ、ＥＮｉを、コモン電圧ＶＣＭを基準として保持する。但し、下式（２）で説明するように、電圧ＥＰｉ、ＥＮｉが減衰した電圧が保持される。

リセット期間の後の第１の加算動作期間では、加算回路４０のスイッチＳＦＰ、ＳＦＮがオフであり、量子化誤差保持回路ＱＥＨＰ、ＱＥＨＮのスイッチＳＢＰｉ、ＳＢＮｉが、演算増幅器ＡＭＰの入力ノードＮＩＮ、ＮＩＰを選択し、スイッチＳＡＰｉ、ＳＡＮｉがコモン電圧ＶＣＭのノードを選択する。これにより、キャパシターＣＥＰｉが保持する電荷がキャパシターＣＥＰｉ、ＣＦＮで再分配され、キャパシターＣＥＮｉが保持する電荷がキャパシターＣＥＮｉ、ＣＦＰで再分配される。即ち、ｋ−１回目のＡ／Ｄ変換における量子化誤差に対応する電圧ＥＰｉ、ＥＮｉ（の減衰電圧）で構成される差動電圧信号が、負のゲインで差動増幅される。また、第１の加算動作期間では、加算回路４０のスイッチＳＤＰ、ＳＤＮがセレクター１０の出力ノードＮＳＬＰ、ＮＳＬＮを選択し、スイッチＳＥＰ、ＳＥＮがコモン電圧ＶＣＭのノードを選択する。これにより、キャパシターＣＩＰ、ＣＩＮがコモン電圧ＶＣＭを基準とする入力電圧（ＶＳＬＰ、ＶＳＬＮ）をサンプリングする。

第１の加算動作期間の後の第２の加算動作期間では、スイッチＳＤＰ、ＳＤＮがコモン電圧ＶＣＭのノードを選択し、スイッチＳＥＰ、ＳＥＮが演算増幅器ＡＭＰの入力ノードＮＩＰ、ＮＩＮを選択する。これにより、入力電圧（ＶＳＬＰ、ＶＳＬＮ）で構成される差動電圧信号が正のゲインで差動増幅される。以上の動作により、入力電圧（ＶＳＬＰ、ＶＳＬＮ）で構成される差動電圧信号が正のゲインで差動増幅された差動電圧信号と、電圧ＥＰｉ、ＥＮｉ（の減衰電圧）で構成される差動電圧信号が負のゲインで差動増幅された差動電圧信号とが加算される。その加算結果は、出力電圧ＶＤＦＰ、ＶＤＦＮで構成される差動電圧信号として出力される。第２の加算動作期間が終了すると、加算回路４０のスイッチＳＤＰ、ＳＤＮがセレクター１０の出力ノードＮＳＬＰ、ＮＳＬＮを選択し、スイッチＳＥＰ、ＳＥＮがコモン電圧ＶＣＭのノードを選択する。即ち、キャパシターＣＩＰ、ＣＩＮがコモン電圧ＶＣＭを基準とする入力電圧（ＶＳＬＰ、ＶＳＬＮ）を再びサンプリングする。

第２の加算動作期間の後のサンプリング期間では、キャパシターアレイ回路ＣＡＰ、ＣＡＮのスイッチＳＣＰ１、ＳＣＮ１がオンであり、スイッチＳＣＰ２、ＳＣＮ２が加算回路４０の出力ノードＮＤＦＰ、ＮＤＦＮを選択する。これにより、キャパシターＣＰ１〜ＣＰ６、ＣＮ１〜ＣＮ６はコモン電圧ＶＣＭを基準として加算回路４０の出力電圧ＶＤＦＰ、ＶＤＦＮをサンプリングする。

サンプリング期間の後の逐次比較動作期間では、キャパシターアレイ回路ＣＡＰ、ＣＡＮのスイッチＳＣＰ１、ＳＣＮ１がオフであり、スイッチＳＰ１〜ＳＰ６、ＳＮ１〜ＳＮ６が逐次比較データＳＡＤ［５：０］に基づいて電圧ＶＤＤ又は電圧ＶＳＳを選択する。具体的には、ＳＡＤ［ｊ］＝１のときスイッチＳＰｊが電圧ＶＤＤを選択し、スイッチＳＮｊが電圧ＶＳＳを選択する。ＳＡＤ［ｊ］＝０のときスイッチＳＰｊが電圧ＶＳＳを選択し、スイッチＳＮｊが電圧ＶＤＤを選択する。これにより、ＤＡＱＰ−ＤＡＱＮ＝Ｖ（ＳＡＤ［５：０］）−（ＶＤＦＰ−ＶＤＦＮ）となる電圧ＤＡＱＰ、ＤＡＱＮがサンプリングノードＮＳＰ、ＮＳＮに出力される。比較回路２２は、ＤＡＱＰ−ＤＡＱＮの正負を判定し、その結果を信号ＣＰＱとして出力する。制御回路２３は、信号ＣＰＱに基づいて逐次比較データＳＡＤ［５：０］を更新する。以上の動作を、Ａ／Ｄ変換結果データが決定されるまで逐次に繰り返す。

逐次比較動作期間の次の量子化誤差保持期間では、制御回路２３が、Ａ／Ｄ変換結果データを逐次比較データＳＡＤ［５：０］として出力する。これにより、電圧ＶＩｉについてのｋ回目のＡ／Ｄ変換における量子化誤差に対応する電圧ＥＰｉ、ＥＮｉがサンプリングノードＮＳＰ、ＮＳＮに出力される。量子化誤差保持回路ＱＥＨＰ、ＱＥＨＮのスイッチＳＡＰｉ、ＳＡＮｉは、サンプリングノードＮＳＰ、ＮＳＮを選択し、スイッチＳＢＰｉ、ＳＢＮｉは、コモン電圧ＶＣＭのノードを選択する。これにより、キャパシターＣＥＰｉ、ＣＥＮｉは、電圧ＶＩｉについてのｋ回目のＡ／Ｄ変換における量子化誤差に対応する電荷を保持する。即ち、キャパシターＣＥＰｉ、ＣＥＮｉがコモン電圧ＶＣＭを基準として電圧ＥＰｉ、ＥＮｉを保持する。但し、下式（２）で説明するように、電圧ＥＰｉ、ＥＮｉが減衰した電圧が保持される。

量子化誤差保持期間の後は、電圧ＶＩｉ＋１についてのｋ回目のＡ／Ｄ変換を行う。電圧ＶＩｎについてのｋ回目のＡ／Ｄ変換が終了した後、電圧ＶＩ１についてのｋ＋１回目のＡ／Ｄ変換を行う。

以上の動作において、加算回路４０の出力電圧は下式（２）となる。ｋは、ｋ回目のＡ／Ｄ変換動作での電圧であることを表す。ＶＤＦ（ｋ）は、第２の加算動作期間後のＶＤＦＰ−ＶＤＦＮである。ＣＩは、キャパシターＣＩＰの容量値であり、キャパシターＣＩＮの容量値もＣＩである。ＣＦは、キャパシターＣＦＰの容量値であり、キャパシターＣＦＮの容量値もＣＦである。ＶＳＬ（ｋ）は、第１の加算動作期間後のＶＳＬＰ−ＶＳＬＮである。ＣＥは、キャパシターＣＥＰｉの容量値であり、キャパシターＣＥＮｉの容量値もＣＥである。Ｃｔｏｔａｌは、キャパシターＣＰ１〜ＣＰ６の容量値の合計である。Ｅ（ｋ−１）は、ｋ−１回目のＡ／Ｄ変換におけるＥＰｉ−ＥＮｉである。

上式（２）において、Ｅ（ｋ−１）のゲインが−１となるように、容量値ＣＥ、ＣＦ、Ｃｔｏｔａｌを設定する。Ｅ（ｋ−１）は、キャパシターＣＰ１〜ＣＰ６（Ｃｔｏｔａｌ）とキャパシターＣＥＰｉ（ＣＥ）との間の電荷再分配、及びキャパシターＣＮ１〜ＣＮ６（Ｃｔｏｔａｌ）とキャパシターＣＥＮｉ（ＣＥ）との間の電荷再分配により、ゲインＣｔｏｔａｌ／（Ｃｔｏｔａｌ＋ＣＥ）で減衰する。加算回路４０が加算動作を行うとき、ゲインＣＥ／ＣＦが乗算されるので、減衰されたＥ（ｋ−１）を増幅できる。これにより、Ｅ（ｋ−１）のゲインを−１にすることが可能となり、上式（１）のようなノイズシェーピング特性を有する伝達関数を実現できる。

以上の本実施形態によれば、スイッチＳＡＰｉがキャパシターＣＥＰｉの一端をサンプリングノードＮＳＰに接続し、スイッチＳＢＰｉがキャパシターＣＥＰｉの他端をコモン電圧ＶＣＭのノードに接続することで、キャパシターＣＥＰｉが量子化誤差に対応する電荷を保持できる。同様に、スイッチＳＡＮｉがキャパシターＣＥＮｉの一端をサンプリングノードＮＳＮに接続し、スイッチＳＢＮｉがキャパシターＣＥＮｉの他端をコモン電圧ＶＣＭのノードに接続することで、キャパシターＣＥＮｉが量子化誤差に対応する電荷を保持できる。そして、スイッチＳＡＰｉがキャパシターＣＥＰｉの一端をコモン電圧ＶＣＭのノードに接続し、スイッチＳＢＰｉがキャパシターＣＥＰｉの他端を演算増幅器ＡＭＰの反転入力ノードＮＩＮに接続することで、キャパシターＣＥＰｉが保持する電荷が、キャパシターＣＥＰｉ、ＣＦＮの間で再分配される。スイッチＳＡＮｉがキャパシターＣＥＮｉの一端をコモン電圧ＶＣＭのノードに接続し、スイッチＳＢＮｉがキャパシターＣＥＮｉの他端を演算増幅器ＡＭＰの非反転入力ノードＮＩＰに接続することで、キャパシターＣＥＮｉが保持する電荷が、キャパシターＣＥＮｉ、ＣＦＰの間で再分配される。これにより、量子化誤差に対応する電圧を、Ａ／Ｄ変換回路２０の入力電圧（ＶＳＬＰ、ＶＳＬＮ）から減算できる。

６．チョッピング変調
図１０は、加算回路４０においてチョッピング変調を行う場合のチョッピング変調回路とチョッピング復調回路の構成例である。図１０では、加算回路４０がチョッピング変調回路ＣＨＣＭと、チョッピング復調回路ＣＨＣＤと、を含む。図１０の構成を図８に適用する場合、図１０のノードＮＩＰ、ＮＩＮ、ＮＤＦＰ、ＮＤＦＮが、図８のノードＮＩＰ、ＮＩＮ、ＮＤＦＰ、ＮＤＦＮに対応する。

チョッピング変調回路ＣＨＣＭは、演算増幅器ＡＭＰの非反転入力ノードＮＩＰ’及び反転入力ノードＮＩＮ’に入力される電圧に対してチョッピングの変調を行う。即ち、チョッピング変調回路ＣＨＣＭは、ノードＮＩＰ、ＮＩＮの電圧ＶＩＰ、ＶＩＮをチョッピング変調し、その変調後の電圧をノードＮＩＰ’、ＮＩＮ’に出力する。

チョッピング変調回路ＣＨＣＭは、スイッチＳＭＡ１，ＳＭＡ２、ＳＭＢ１、ＳＭＢ２を含む。スイッチＳＭＡ１、ＳＭＢ１の一端はノードＮＩＰに接続され、スイッチＳＭＡ２、ＳＭＢ２の一端はノードＮＩＮに接続される。スイッチＳＭＡ１、ＳＭＢ２の他端はノードＮＩＰ’に接続され、スイッチＳＭＡ２、ＳＭＢ１の他端はノードＮＩＮ’に接続される。スイッチＳＭＡ１，ＳＭＡ２、ＳＭＢ１、ＳＭＢ２は、例えばトランジスターで構成されるアナログスイッチである。非反転動作では、スイッチＳＭＡ１、ＳＭＡ２がオンであり、スイッチＳＭＢ１、ＳＭＢ２がオフであり、ノードＮＩＰ’、ＮＩＮ’に電圧ＶＩＰ、ＶＩＮが入力される。反転動作では、スイッチＳＭＡ１、ＳＭＡ２がオフであり、スイッチＳＭＢ１、ＳＭＢ２がオンであり、ノードＮＩＰ’、ＮＩＮ’に電圧ＶＩＮ、ＶＩＰが入力される。

チョッピング復調回路ＣＨＣＤは、演算増幅器ＡＭＰの反転出力ノードＮＤＦＰ’及び非反転出力ノードＮＤＦＮ’から出力される電圧に対してチョッピングの復調を行う。即ち、チョッピング復調回路ＣＨＣＤは、ノードＮＤＦＰ’、ＮＤＦＮ’の電圧をチョッピング復調し、その復調後の電圧ＶＤＦＰ、ＶＤＦＮをノードＮＤＦＰ、ＮＤＦＮに出力する。

チョッピング復調回路ＣＨＣＤは、スイッチＳＤＡ１，ＳＤＡ２、ＳＤＢ１、ＳＤＢ２を含む。スイッチＳＤＡ１、ＳＤＢ１の一端はノードＮＤＦＰ’に接続され、スイッチＳＤＡ２、ＳＤＢ２の一端はノードＮＤＦＮ’に接続される。スイッチＳＤＡ１、ＳＤＢ２の他端はノードＮＦＤＦに接続され、スイッチＳＤＡ２、ＳＤＢ１の他端はノードＮＤＦＮに接続される。非反転動作では、スイッチＳＤＡ１、ＳＤＡ２がオンであり、スイッチＳＤＢ１、ＳＤＢ２がオフであり、ノードＮＤＦＰ’、ＮＤＦＮ’の電圧がノードＮＤＦＰ、ＮＤＦＮに電圧ＶＤＦＰ、ＶＤＦＮとして出力される。スイッチＳＤＡ１，ＳＤＡ２、ＳＤＢ１、ＳＤＢ２は、例えばトランジスターで構成されるアナログスイッチである。反転動作では、スイッチＳＤＡ１、ＳＤＡ２がオフであり、スイッチＳＤＢ１、ＳＤＢ２がオンであり、ノードＮＤＦＮ’、ＮＤＦＰ’の電圧がノードＮＤＦＰ、ＮＤＦＮに電圧ＶＤＦＰ、ＶＤＦＮとして出力される。

演算増幅器ＡＭＰは、オフセットを有する。例えば、演算増幅器ＡＭＰの差動対を構成する２つのトランジスターのサイズを異ならせることで、ノードＮＩＰ’、ＮＩＮ’間にオフセットを発生させる。

チョッピング変調回路ＣＨＣＭ及びチョッピング復調回路ＣＨＣＤは、反転動作と非反転動作とを交互に繰り返す。具体的には、ｋ−１回目のＡ／Ｄ変換では反転動作及び非反転動作の一方を行い、ｋ回目のＡ／Ｄ変換では反転動作及び非反転動作の他方を行う。これにより、チョッピングの周波数で演算増幅器ＡＭＰのオフセットが変調される。具体的には、ｋ−１回目のＡ／Ｄ変換とｋ回目のＡ／Ｄ変換とで、オフセットの極性が反転される。

図１１は、チョッピング変調を行わない場合に、０Ｖを入力したときのＡ／Ｄ変換結果データ（出力コード）の時間変化の例である。本実施形態では、１次のノイズシェーピング機構を有するため、Ａ／Ｄ変換回路２０にＤＣ信号が入力されたときにＡ／Ｄ変換結果データＤＯＵＴが特定の時間変化パターンになり、Ａ／Ｄ変換結果データＤＯＵＴに不要周波数成分が発生する可能性がある。この現象をアイドルトーンと呼ぶ。例えばＴＣＸＯの温度補償処理に、温度検出電圧のＡ／Ｄ変換結果データを用いたとする。このとき、一定周期でＡ／Ｄ変換結果データが変化すると、その周期で発振周波数が補正されることになり、発振特性を低下させるおそれがある。

図１２は、本実施形態において、０Ｖを入力したときのＡ／Ｄ変換結果データ（出力コード）の時間変化の例である。本実施形態では、チョッピングの変調を行っているので、Ａ／Ｄ変換毎にオフセットの極性が反転する。このため、オフセットによるＡ／Ｄ変換結果データの変化が、チョッピングの周波数の分だけ高周波数になり、上記のようなアイドルトーンを低減できる。例えば、ＴＣＸＯの温度補償処理において、アイドルトーンにより発振特性が低下する可能性を低減できる。

７．振動デバイス
以下、回路装置１００を含む振動デバイス２の構成例について説明する。図１３は、回路装置１００を含む振動デバイス２の第１の構成例である。図１３では、振動デバイス２が発振器である場合を例にとり説明する。具体的には、温度補償型の発振器であるＴＣＸＯへの適用例について説明する。なお温度補償型の発振器はＯＣＸＯであってもよい。

振動デバイス２（発振器）は、振動子１１０と回路装置１００とを含む。また振動デバイス２は、温度センサーＴＳ２を含むことができる。例えば、振動子１１０及び回路装置１００、温度センサーＴＳ２がパッケージに収納されることで、振動デバイス２が構成される。

振動子１１０の一端は端子Ｔ１に接続され、他端は端子Ｔ２に接続される。振動子１１０（resonator）は、電気的な信号により機械的な振動を発生する素子（振動素子）である。振動子１１０は、例えば水晶振動片などの振動片（圧電振動片）により実現できる。例えばカット角がＡＴカットやＳＣカットなどの厚みすべり振動する水晶振動片などにより実現できる。例えば振動子１１０は、恒温槽を備えない温度補償型発振器（ＴＣＸＯ）に内蔵されている振動子である。或いは振動子１１０は、恒温槽を備える恒温槽型発振器（ＯＣＸＯ）に内蔵されている振動子などであってもよい。なお本実施形態の振動子１１０は、例えば厚みすべり振動型以外の振動片や、水晶以外の材料で形成された圧電振動片などの種々の振動片により実現できる。例えば振動子１１０として、ＳＡＷ（Surface Acoustic Wave）共振子や、シリコン基板を用いて形成されたシリコン製振動子としてのＭＥＭＳ（Micro Electro Mechanical Systems）振動子等を採用してもよい。

回路装置１００は、処理回路１２３と発振信号生成回路１５０とセレクター１０とＡ／Ｄ変換器１２７とを含む。また回路装置１００は、記憶部１２４（メモリー）と、温度センサーＴＳ１と出力回路１２２と、端子Ｔ１、Ｔ２と、出力端子ＴＭと、センサー入力端子ＴＴＳと、信号端子ＴＳＤ、ＴＳＣと、電源供給用の電源端子ＴＶ、ＴＧと、を含むことができる。回路装置１００は集積回路装置（ＩＣ、半導体チップ）である。端子Ｔ１、Ｔ２や出力端子ＴＭ、センサー入力端子ＴＴＳ、信号端子ＴＳＤ、ＴＳＣ、電源端子ＴＶ、ＴＧは、例えば集積回路装置のパッドと呼ばれるものである。

発振信号生成回路１５０は、周波数制御データに対応する発振周波数の発振信号を、振動子１１０を用いて生成する。発振信号生成回路１５０は、振動子１１０を発振させる発振回路１２１を含む。また発振信号生成回路１５０は、後述するＤ／Ａ変換回路１２５を更に含んでもよい。

発振回路１２１は、駆動回路を有し、端子Ｔ１、Ｔ２を介して駆動回路により振動子１１０を駆動して振動子１１０を発振させる回路である。発振回路１２１としては例えばピアース型の発振回路を採用できる。この場合、駆動回路はバイポーラートランジスターと、バイポーラートランジスターのベース−コレクター間に接続される抵抗と、を含む。バイポーラートランジスターのベースが駆動回路の入力ノードとなり、コレクターが駆動回路の出力ノードとなる。駆動回路の出力ノード、入力ノードの少なくとも一方の接続ノードに対して可変容量回路が設けられる。可変容量回路は、例えば制御電圧に基づき容量値が変化するバラクターや、周波数制御データに基づいて、接続ノードに接続されるキャパシターの数が切り替わるキャパシターアレイなどにより実現できる。

出力回路１２２は、発振回路１２１からの出力信号であるクロック信号をバッファリングして、そのバッファリングされたクロック信号を出力端子ＴＭから回路装置１００の外部に出力する。例えば出力回路１２２は、発振回路１２１からの出力信号であるクロック信号をバッファリングするバッファー回路で構成される。

温度センサーＴＳ１、ＴＳ２は、環境（例えば回路装置１００や振動子１１０）の温度に応じて変化する温度依存電圧を、温度検出電圧として出力する。例えば温度センサーＴＳ１、ＴＳ２は、温度依存性を有する回路素子を利用して温度依存電圧を生成し、温度に非依存の電圧（例えばバンドギャップリファレンス電圧）を基準として温度依存電圧を出力する。例えば、ＰＮ接合の順方向電圧を温度依存電圧として出力する。温度センサーＴＳ２からの温度検出電圧は、センサー入力端子ＴＴＳを介してセレクター１０に入力される。

セレクター１０は、温度センサーＴＳ１、ＴＳ２からの温度検出電圧を順次に選択し、その時分割の温度検出電圧をＡ／Ｄ変換器１２７に出力する。なお、振動デバイス２が含む温度センサーの個数は２に限定されず、振動デバイス２は第１〜第ｍの温度センサー（ｍは１以上ｎ以下の整数）を含むことができる。このとき、セレクター１０には第１〜第ｎの電圧が入力されてもよく、その第１〜第ｎの電圧の第１〜第ｍの電圧として第１〜第ｍの温度センサーからの第１〜第ｍの温度検出電圧が入力されてもよい。セレクター１０は、第１〜第ｎの電圧を順次に選択し、その時分割の温度検出電圧をＡ／Ｄ変換器１２７に出力する。

Ａ／Ｄ変換器１２７は、セレクター１０の出力電圧をＡ／Ｄ変換する。即ち、セレクター１０が時分割に出力する温度センサーＴＳ１、ＴＳ２からの温度検出電圧をＡ／Ｄ変換し、その結果を時分割の温度検出データとして出力する。Ａ／Ｄ変換器１２７は、図１等で説明したＡ／Ｄ変換回路２０と量子化誤差保持回路３０とを含む。

処理回路１２３（デジタル信号処理回路）は種々の信号処理を行う。例えば処理回路１２３（温度補償部）は、温度検出データに基づいて、振動子１１０の発振周波数の温度特性を補償する温度補償処理を行い、発振周波数を制御するための周波数制御データを出力する。具体的には処理回路１２３は、温度に応じて変化する温度検出データ（温度依存データ）と、温度補償処理用の係数データ（近似関数の係数のデータ）などに基づいて、温度変化による発振周波数の変動をキャンセル又は低減する（温度変化があった場合にも発振周波数を一定にする）ための温度補償処理を行う。温度補償処理用の係数データは記憶部１２４に記憶される。記憶部１２４は、ＲＡＭ（ＳＲＡＭ、ＤＲＡＭ）などの半導体メモリーにより実現してもよいし、不揮発性メモリーにより実現してもよい。処理回路１２３は、温度補償処理を含む種々の信号処理を時分割に実行するＤＳＰ（Digital Signal Processor）により実現できる。或いは処理回路１２３は、ゲートアレイ等の自動配置配線によるＡＳＩＣ回路により実現してもよいし、プロセッサー（例えばＣＰＵ、ＭＰＵ等）とプロセッサー上で動作するプログラムにより実現してもよい。また処理回路１２３は温度補償以外の補正処理（例えばエージング補正）を行ってもよい。また処理回路１２３は、恒温槽型発振器（ＯＣＸＯ）における恒温槽のヒーター制御（オーブン制御）などを行ってもよい。

なお処理回路１２３は、クロック信号ＳＣＬ、データ信号ＳＤＡを用いて外部デバイスとの間でシリアル通信を行うインターフェース回路を有している。インターフェース回路は例えばＩ２ＣやＳＰＩなどのインターフェース回路である。信号端子ＴＳＣ、ＴＳＤは、これらのクロック信号ＳＣＬ、データ信号ＳＤＡ用の端子である。

Ｄ／Ａ変換回路１２５は、周波数制御データをＤ／Ａ変換し、周波数制御データに対応する制御電圧を発振回路１２１に出力する。発振回路１２１に設けられる可変容量回路は、この制御電圧に基づいて容量値が可変に制御される。この場合の可変容量回路は、前述のバラクターなどにより実現できる。

電源端子ＴＶには高電位側の電源電圧ＶＤＤが供給され、電源端子ＴＧには低電位側の電源電圧ＶＳＳ（例えば接地電圧）が供給される。回路装置１００は、これらの電源電圧ＶＤＤ、ＶＳＳが供給されて動作する。

図１４は、回路装置１００を含む振動デバイス２の第２の構成例である。図１４では、振動デバイス２が、物理量を測定するための物理量測定装置（物理量検出装置）である場合を例に説明する。測定される物理量としては角速度、加速度、角加速度、速度、距離又は時間等の種々の物理量を想定できる。なお以下では、角速度を検出するジャイロセンサー（振動ジャイロセンサー）を例にとって説明する。

図１４の振動デバイス２は、振動子１１０と回路装置１００と温度センサーＴＳ２とを含む。回路装置１００は、駆動回路１３０と、検出回路１６０と、出力回路１２２と、処理回路１９０と、温度センサーＴＳ１と、セレクター１０と、Ａ／Ｄ変換器１２７と、端子Ｔ１、Ｔ２、Ｔ５、Ｔ６と、センサー入力端子ＴＴＳと、出力端子ＴＭと、を含む。

振動子１１０（センサー素子、物理量トランスデューサー）は、物理量を検出するための素子であり、振動片１４１、１４２と、駆動電極１４３、１４４と、検出電極１４５、１４６と、接地電極１４７を有する。振動片１４１、１４２は、例えば水晶などの圧電材料の薄板から形成される圧電型振動片である。具体的には、振動片１４１、１４２は、Ｚカットの水晶基板により形成された振動片である。なお振動片１４１、１４２の圧電材料は、水晶以外のセラミックスやシリコン等の材料であってもよい。

駆動電極１４３には、回路装置１００の駆動回路１３０からの駆動信号ＤＳ（広義には出力信号）が端子Ｔ１を介して供給され、これにより駆動用の振動片１４１が振動する。振動片１４１は例えば振動子１１０の駆動アームである。そして駆動電極１４４からのフィードバック信号ＤＧ（広義には入力信号）が端子Ｔ２を介して駆動回路１３０に対して入力される。例えば振動片１４１が振動することによるフィードバック信号ＤＧが駆動回路１３０に入力される。

そして駆動用の振動片１４１が振動することにより検出用の振動片１４２が振動し、この振動により発生した電荷（電流）が検出信号Ｓ１、Ｓ２として検出電極１４５、１４６から端子Ｔ５、Ｔ６を介して検出回路１６０に入力される。ここで接地電極１４７は接地電位に設定されている。検出回路１６０は、これらの検出信号Ｓ１、Ｓ２に基づいて、検出信号Ｓ１、Ｓ２に対応する物理量情報（角速度等）を検出する。ここでは、振動子１１０がジャイロセンサー素子である場合を主に例にとり説明するが、本実施形態はこれに限定されるものではなく、加速度等の他の物理量を検出する素子であってもよい。また振動子１１０としては例えばダブルＴ型構造の振動片を用いることができるが、音叉型又はＨ型等の振動片であってもよい。

駆動回路１３０は、振動子１１０からのフィードバック信号ＤＧが入力されて信号増幅を行う増幅回路や、自動ゲイン制御を行うＡＧＣ回路（ゲイン制御回路）や、駆動信号ＤＳを振動子１１０に出力する出力回路などを含むことができる。例えばＡＧＣ回路は、振動子１１０からのフィードバック信号ＤＧの振幅が一定になるように、ゲインを可変に自動調整する。ＡＧＣ回路は、増幅回路からの信号を全波整流する全波整流器や、全波整流器の出力信号の積分処理を行う積分器などにより実現できる。出力回路は、例えば矩形波の駆動信号ＤＳを出力する。この場合には出力回路はコンパレーターとバッファー回路などにより実現できる。なお出力回路は正弦波の駆動信号ＤＳを出力してもよい。また駆動回路１３０は、例えば増幅回路の出力信号に基づいて同期信号ＳＹＣを生成して、検出回路１６０に出力する。

検出回路１６０は、駆動回路１３０により駆動される振動子１１０からの検出信号Ｓ１、Ｓ２に基づいて、検出信号Ｓ１、Ｓ２に対応する物理量情報を検出する。検出回路１６０は、増幅回路、同期検波回路、調整回路等を含むことができる。増幅回路には、振動子１１０からの検出信号Ｓ１、Ｓ２が端子Ｔ１、Ｔ２を介して入力されて、検出信号Ｓ１、Ｓ２の電荷−電圧変換や信号増幅を行う。検出信号Ｓ１、Ｓ２は差動信号を構成している。具体的には増幅回路は、検出信号Ｓ１を増幅する第１のＱ／Ｖ変換回路と、検出信号Ｓ２を増幅する第２のＱ／Ｖ変換回路と、第１、第２のＱ／Ｖ変換回路の出力信号を差動増幅する差動アンプを含むことできる。同期検波回路は、駆動回路１３０からの同期信号ＳＹＣを用いた同期検波を行う。例えば検出信号Ｓ１、Ｓ２から所望波を抽出するための同期検波を行う。調整回路は、ゼロ点補正のためのオフセット調整や、感度調整のためのゲイン補正を行う。また検出回路１６０は、Ａ／Ｄ変換回路を有する。Ａ／Ｄ変換回路は、同期検波後の信号をＡ／Ｄ変換し、その結果であるデジタルの検出データを処理回路１９０に出力する。また検出回路１６０は、同期検波等によって除去しきれなかった不要信号を減衰させるフィルター回路を含むことができる。

温度センサーＴＳ１、ＴＳ２、セレクター１０、Ａ／Ｄ変換器１２７の構成及び動作は図１３と同様なので、ここでは説明を省略する。

処理回路１９０は、検出回路１６０からの検出データに基づいて、オフセット調整のための補正処理や感度調整のための補正処理などの各種の補正処理を行う。例えば、処理回路１９０は、Ａ／Ｄ変換器１２７からの温度検出データに基づいて物理量（角速度）のゼロ点補正処理を行う。即ち、ゼロ点の温度依存性をキャンセル（又は低減）する補正値を温度検出データに基づいて求め、その補正値によって物理量を補正する。

出力回路１２２は、処理回路１９０からの補正処理後の検出データＤＴＱを、出力端子ＴＭを介して回路装置１００の外部に出力する。この場合の出力回路１２２は、例えばＩ２ＣやＳＰＩなどのインターフェース回路により実現してもよい。

８．電子機器、移動体
図１５に、本実施形態の振動デバイス２（回路装置１００）を含む電子機器５００の構成例を示す。この電子機器５００は、回路装置１００と振動子１１０を有する振動デバイス２と、処理部５２０を含む。また通信部５１０、操作部５３０、表示部５４０、記憶部５５０、アンテナＡＮＴを含むことができる。

電子機器５００としては、例えば基地局又はルーター等のネットワーク関連機器、距離、時間、流速又は流量等の物理量を計測する高精度の計測機器、生体情報を測定する生体情報測定機器（超音波測定装置、脈波計、血圧測定装置等）、車載機器（自動運転用の機器等）などを想定できる。また電子機器５００として、頭部装着型表示装置や時計関連機器などのウェアラブル機器、ロボット、印刷装置、投影装置、携帯情報端末（スマートフォン等）、コンテンツを配信するコンテンツ提供機器、或いはデジタルカメラ又はビデオカメラ等の映像機器などを想定できる。

通信部５１０（通信インターフェース）は、アンテナＡＮＴを介して外部からデータを受信したり、外部にデータを送信する処理を行う。処理部５２０（プロセッサー）は、電子機器５００の制御処理や、通信部５１０を介して送受信されるデータの種々のデジタル処理などを行う。処理部５２０の機能は、例えばマイクロコンピューターなどのプロセッサーにより実現できる。操作部５３０（操作インターフェース）は、ユーザーが入力操作を行うためのものであり、操作ボタンやタッチパネルディスプレイなどにより実現できる。表示部５４０は、各種の情報を表示するものであり、液晶や有機ＥＬなどのディスプレイにより実現できる。記憶部５５０は、データを記憶するものであり、その機能はＲＡＭやＲＯＭなどの半導体メモリーやＨＤＤ（ハードディスクドライブ）などにより実現できる。

図１６に、本実施形態の振動デバイス２（回路装置１００）を含む移動体の例を示す。本実施形態の振動デバイス２（発振器、物理量測定装置）は、例えば、車、飛行機、バイク、自転車、ロボット、或いは船舶等の種々の移動体に組み込むことができる。移動体は、例えばエンジンやモーター等の駆動機構、ハンドルや舵等の操舵機構、各種の電子機器（車載機器）を備えて、地上や空や海上を移動する機器・装置である。図１６は移動体の具体例としての自動車２０６を概略的に示している。自動車２０６には、本実施形態の振動デバイス２が組み込まれる。制御装置２０８は、この振動デバイス２により生成されたクロック信号や測定された物理量情報に基づいて種々の制御処理を行う。例えば物理量情報として、自動車２０６の周囲の物体の距離情報が測定された場合に、制御装置２０８は、測定された距離情報を用いて自動運転のための種々の制御処理を行う。制御装置２０８は、例えば車体２０７の姿勢に応じてサスペンションの硬軟を制御したり、個々の車輪２０９のブレーキを制御する。なお本実施形態の振動デバイス２が組み込まれる機器は、このような制御装置２０８には限定されず、自動車２０６やロボット等の移動体に設けられる種々の機器に組み込むことができる。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。また回路装置、振動デバイス、電子機器、移動体の構成及び動作や、回路装置にレイアウト構成等も本実施形態で説明したものに限定されず、種々の変形実施が可能である。

２…振動デバイス、１０，１１，１２…セレクター、２０…Ａ／Ｄ変換回路、２１…Ｄ／Ａ変換回路、２２…比較回路、２３…制御回路、３０…量子化誤差保持回路、４０…加算回路、１００…回路装置、１１０…振動子、１２１…発振回路、１２２…出力回路、１２３…処理回路、１２４…記憶部、１２５…Ｄ／Ａ変換回路、１２７…Ａ／Ｄ変換器、１３０…駆動回路、１４１，１４２…振動片、１４３，１４４…駆動電極、１４５，１４６…検出電極、１４７…接地電極、１５０…発振信号生成回路、１６０…検出回路、１９０…処理回路、２０６…自動車（移動体）、２０７…車体、２０８…制御装置、２０９…車輪、５００…電子機器、５１０…通信部、５２０…処理部、５３０…操作部、５４０…表示部、５５０…記憶部、ＡＭＰ…演算増幅器、ＣＡＮ，ＣＡＰ…キャパシターアレイ回路、ＣＥＮ１〜ＣＥＮ８，ＣＥＰ１〜ＣＥＰ８…キャパシター（保持用キャパシター）、ＣＦＮ，ＣＦＰ…キャパシター（帰還用キャパシター）、ＣＨＣＤ…チョッピング復調回路、ＣＨＣＭ…チョッピング変調回路、Ｄ１，Ｄ２…方向、ＤＯＵＴ…Ａ／Ｄ変換結果データ、ＨＮ１〜ＨＮ８，ＨＰ１〜ＨＰ８…保持回路、ＮＳＮ，ＮＳＰ…サンプリングノード、ＱＥＨＰ，ＱＥＨＮ…量子化誤差保持回路、ＳＡＤ…逐次比較データ、ＴＳ１〜ＴＳ７…温度センサー、ＶＩ１〜ＶＩｎ…電圧

Claims (12)

1. 電荷再分配型のＤ／Ａ変換回路を有し、前記Ｄ／Ａ変換回路を用いた逐次比較により入力電圧のＡ／Ｄ変換を行うＡ／Ｄ変換回路と、
   前記入力電圧の前記Ａ／Ｄ変換における量子化誤差に対応する電荷を保持する量子化誤差保持回路と、
   を含み、
   前記Ｄ／Ａ変換回路は、
   正極側のキャパシターアレイ回路と、
   負極側のキャパシターアレイ回路と、
   を有し、
   前記Ａ／Ｄ変換回路は、
   前記正極側のキャパシターアレイ回路のサンプリングノードである正極側サンプリングノードに第１の入力ノードが接続され、前記負極側のキャパシターアレイ回路のサンプリングノードである負極側サンプリングノードに第２の入力ノードが接続される比較回路を有し、
   前記量子化誤差保持回路は、
   前記正極側サンプリングノードに一端が接続される正極側の量子化誤差保持回路と、
   前記負極側サンプリングノードに一端が接続される負極側の量子化誤差保持回路と、
   を有し、
   前記正極側のキャパシターアレイ回路と前記負極側のキャパシターアレイ回路は、第１の方向に沿って配置され、
   前記第１の方向に直交する方向を第２の方向としたとき、
   前記正極側の量子化誤差保持回路は、前記正極側のキャパシターアレイ回路の前記第２の方向側に配置され、
   前記負極側の量子化誤差保持回路は、前記負極側のキャパシターアレイ回路の前記第２の方向側に配置されることを特徴とする回路装置。
2. 請求項１に記載の回路装置において、
   前記比較回路は、
   前記正極側のキャパシターアレイ回路と前記負極側のキャパシターアレイ回路との間に配置されることを特徴とする回路装置。
3. 請求項１又は２に記載の回路装置において、
   前記Ａ／Ｄ変換回路は、
   正極側の入力電圧及び負極側の入力電圧が前記入力電圧として入力される加算回路を含み、
   前記加算回路は、
   前記正極側の入力電圧と前記負極側の量子化誤差保持回路に保持される電荷に対応する電圧とを加算した電圧を、前記正極側のキャパシターアレイ回路に出力し、前記負極側の入力電圧と前記正極側の量子化誤差保持回路に保持される電荷に対応する電圧とを加算した電圧を、前記負極側のキャパシターアレイ回路に出力することを特徴とする回路装置。
4. 請求項３に記載の回路装置において、
   前記加算回路は、
   反転入力ノードが前記正極側の量子化誤差保持回路の他端に接続され、非反転入力ノードが前記負極側の量子化誤差保持回路の他端に接続される演算増幅器を有し、
   前記演算増幅器は、
   前記正極側の量子化誤差保持回路と前記負極側の量子化誤差保持回路との間に配置されることを特徴とする回路装置。
5. 請求項１乃至４のいずれか一項に記載の回路装置において、
   第１〜第ｎの電圧（ｎは２以上の整数）が入力され、前記第１〜第ｎの電圧のいずれかを前記入力電圧として出力するセレクターを含み、
   前記正極側の量子化誤差保持回路は、
   前記第１〜第ｎの電圧に対応する電荷を保持する第１〜第ｎの正極側の保持回路を有し、
   前記負極側の量子化誤差保持回路は、
   前記第１〜第ｎの電圧に対応する電荷を保持する第１〜第ｎの負極側の保持回路を有することを特徴とする回路装置。
6. 請求項５に記載の回路装置において、
   前記第１〜第ｎの正極側の保持回路は、
   前記第２の方向に沿って配置され、
   前記第１〜第ｎの負極側の保持回路は、
   前記第２の方向に沿って配置されることを特徴とする回路装置。
7. 請求項５又は６に記載の回路装置において、
   前記Ａ／Ｄ変換回路は、
   第ｉの電圧（ｉは１以上ｎ以下の整数）のｋ−１回目（ｋは２以上の整数）の前記Ａ／Ｄ変換における量子化誤差に対応する電荷として第ｉの正極側の保持回路及び第ｉの負極側の保持回路に保持された電荷を用いて、前記第ｉの電圧についてのｋ回目の前記Ａ／Ｄ変換を行い、量子化誤差がノイズシェーピングされたＡ／Ｄ変換結果データを出力することを特徴とする回路装置。
8. 請求項５乃至７のいずれか一項に記載の回路装置において、
   前記セレクターには、前記第１〜第ｍの温度センサー（ｍは１以上ｎ以下の整数）からの第１〜第ｍの温度検出電圧が、前記第１〜第ｎの電圧の第１〜第ｍの電圧として入力されることを特徴とする回路装置。
9. 請求項１乃至８のいずれか一項に記載の回路装置において、
   温度検出電圧である前記入力電圧に対応する前記Ａ／Ｄ変換結果データに基づく周波数制御データを出力するデジタル信号処理回路と、
   前記周波数制御データに対応する発振周波数の発振信号を、振動子を用いて生成する発振信号生成回路と、
   を含むことを特徴とする回路装置。
10. 請求項１乃至９のいずれか一項に記載の回路装置と、
    前記回路装置に接続される振動子と、
    を含むことを特徴とする振動デバイス。
11. 請求項１乃至９のいずれか一項に記載された回路装置を含むことを特徴とする電子機器。
12. 請求項１乃至９のいずれか一項に記載された回路装置を含むことを特徴とする移動体。