JP2015092788A - Ｄ／ａ変換回路、ａ／ｄ変換回路及び電子機器 - Google Patents

Abstract

【課題】 レイアウト効率の向上や回路特性の向上等を実現できるＤ／Ａ変換回路、Ａ／Ｄ変換回路、電子機器等の提供。【解決手段】 Ｄ／Ａ変換回路は、出力ノードに接続される第１のＤ／Ａ変換部ＤＡＣ１と、出力ノードと第１のノードとの間に設けられる第１の直列キャパシターＣＳ１と、第１のノードに接続される第２のＤ／Ａ変換部ＤＡＣ２と、出力ノードと第２のノードとの間に設けられる第２の直列キャパシターＣＳ２と、第２のノードに接続される第１のサブＤ／Ａ変換部ＳＤＡＣ１と、スイッチ制御を行う制御回路を含む。第２のＤ／Ａ変換部ＤＡＣ２の第２のキャパシターアレイ部ＣＡＲ２と第１のサブＤ／Ａ変換部ＳＤＡＣ１の第１のサブＤ／Ａ用キャパシターアレイ部ＳＣＡＲ１とが、第１のＤ／Ａ変換部ＤＡＣ１の第１のキャパシターアレイ部ＣＡＲ１を通る対称軸ＬＸに対して線対称に配置される。【選択図】 図４

Description

本発明は、Ｄ／Ａ変換回路、Ａ／Ｄ変換回路及び電子機器等に関する。

従来より、アナログ信号をデジタルデータに変換するＡ／Ｄ変換回路として、逐次比較型のＡ／Ｄ変換回路が知られている。この逐次比較型のＡ／Ｄ変換回路は、比較回路と、逐次比較レジスターと、Ｄ／Ａ変換回路を備え、入力信号をサンプリング（サンプル・ホールド）した信号を逐次比較動作によりＡ／Ｄ変換することでデジタルデータを出力する。このような逐次比較型のＡ／Ｄ変換回路の従来技術としては特許文献１等に開示される技術が知られている。

このような逐次比較型のＡ／Ｄ変換回路では、その変換精度の大部分はＤ／Ａ変換回路の精度に依存し、Ｄ／Ａ変換回路の精度がＡ／Ｄ変換回路の変換精度に直接影響を与えてしまう。従って、Ａ／Ｄ変換回路の変換精度を高めるためには、如何にして高い変換精度のＤ／Ａ変換回路を実現するかが重要な課題となる。

しかしながら、Ｄ／Ａ変換回路を半導体ＩＣで実現した場合に、回路の各ノードには寄生容量が存在する。このような寄生容量があると、回路設計においては適正な変換精度であった回路が、この寄生容量が原因でその変換精度が低下するおそれがある。

またＤ／Ａ変換回路を半導体ＩＣで実現した場合に、製造プロセス等の変動に起因する素子バラツキが存在し、この素子バラツキが原因でＤ／Ａ変換回路の変換精度が低下してしまう。電荷再分配型のＤ／Ａ変換回路を例にとれば、キャパシターの素子バラツキによりその容量比精度が低下すると、Ｄ／Ａ変換回路の変換精度が低下してしまう。一方、容量比精度を高めるために、例えばキャパシターのレイアウト面積を大きくすると、今度は回路が大規模化してしまうという問題が生じる。

特開平８−３２１７７９号公報

本発明の幾つかの態様によれば、レイアウト効率の向上や回路特性の向上等を実現できるＤ／Ａ変換回路、及びこれを含むＡ／Ｄ変換回路、電子機器等を提供できる。

本発明の一態様は、出力ノードに接続される第１のＤ／Ａ変換部と、前記出力ノードと第１のノードとの間に設けられる第１の直列キャパシターと、前記第１のノードに接続される第２のＤ／Ａ変換部と、前記出力ノードと第２のノードとの間に設けられる第２の直列キャパシターと、前記第２のノードに接続される第１のサブＤ／Ａ変換部と、前記第１のＤ／Ａ変換部、前記第２のＤ／Ａ変換部、前記第１のサブＤ／Ａ変換部に対するスイッチ制御を行う制御回路とを含み、前記第１のＤ／Ａ変換部は、前記出力ノードに一端が接続される複数のキャパシターを有する第１のキャパシターアレイ部と、前記第１のキャパシターアレイ部の前記複数のキャパシターの他端に接続され入力デジタルデータの上位側ビットに応じてスイッチ制御される複数のスイッチ素子を有する第１のスイッチアレイ部を含み、前記第２のＤ／Ａ変換部は、前記第１のノードに一端が接続される複数のキャパシターを有する第２のキャパシターアレイ部と、前記第２のキャパシターアレイ部の前記複数のキャパシターの他端に接続され前記入力デジタルデータの下位側ビットに応じてスイッチ制御される複数のスイッチ素子を有する第２のスイッチアレイ部を含み、前記第１のサブＤ／Ａ変換部は、前記第２のノードに一端が接続される複数のキャパシターを有する第１のサブＤ／Ａ用キャパシターアレイ部と、前記１のサブＤ／Ａ用のキャパシターアレイ部の前記複数のキャパシターの他端に接続される複数のスイッチ素子を有する第１のサブＤ／Ａ用スイッチアレイ部を含み、前記第２のＤ／Ａ変換部の前記第２のキャパシターアレイ部と前記第１のサブＤ／Ａ変換部の前記第１のサブＤ／Ａ用キャパシターアレイ部とが、前記第１のＤ／Ａ変換部の前記第１のキャパシターアレイ部を通る対称軸に対して線対称に配置されるＤ／Ａ変換回路に関係する。

本発明の一態様によれば、第１のキャパシターアレイ部及び第１のスイッチアレイ部を有する第１のＤ／Ａ変換部と、第２のキャパシターアレイ部及び第２のスイッチアレイ部を有する第２のＤ／Ａ変換部と、第１のサブＤ／Ａ用キャパシターアレイ部及び第１のサブＤ／Ａ用スイッチアレイ部を有する第１のサブＤ／Ａ変換部が設けられる。また出力ノードと第１のノードとの間に設けられる第１の直列キャパシターと、出力ノードと第２のノードとの間に設けられる第２の直列キャパシターが設けられる。そして、第２のＤ／Ａ変換部の第２のキャパシターアレイ部と、第１のサブＤ／Ａ変換部の第１のサブＤ／Ａ用キャパシターアレイ部とが、対称軸に対して線対称に配置される。このような線対称な配置にすることで、第１、第２のＤ／Ａ変換部と第１のサブＤ／Ａ変換部を有するＤ／Ａ変換回路に好適なレイアウト配置を実現でき、レイアウト効率を高めたり、回路特性を向上させることなどが可能になる。

また本発明の一態様では、前記第１の直列キャパシターは、前記第２のキャパシターアレイ部の配置領域に配置されてもよい。

このようにすれば、レイアウト効率や回路特性の向上の観点において好適な領域に、第１の直列キャパシターを配置することが可能になる。

また本発明の一態様では、前記対称軸に沿った方向を第１の方向とし、前記第１の方向に直交する方向を第２の方向とした場合に、前記第１の直列キャパシターは、前記第２のキャパシターアレイ部の複数の辺のうちの前記第２の方向に沿った辺に沿った領域である第１の領域に配置されてもよい。

このようにすれば、第２のキャパシターアレイ部の配置領域内において、レイアウト効率や回路特性の向上の観点において好適な位置に、第１の直列キャパシターを配置することが可能になる。

また本発明の一態様では、前記第１の領域は、前記第２のキャパシターアレイ部の前記第２の方向に沿った対向する２つの辺のうちの、前記第２のスイッチアレイ部から遠い辺に沿った領域であってもよい。

このようにすれば、例えばスイッチアレイ領域からの信号線との間のカップリング容量の低減等を図れ、第１のノードの寄生容量を原因とする変換特性の劣化を抑制することが可能になる。

また本発明の一態様では、前記第２のキャパシターアレイ部では、キャパシターを構成する複数のユニットキャパシターがマトリクス状に配置され、前記第１の領域は、前記第２のキャパシターアレイ部のマトリクス状配置の複数の行のうちの第１行目の領域であってもよい。

このようにすれば、第２のキャパシターアレイ部のマトリクス配置において、レイアウト効率や回路特性の向上の観点において好適な位置に、第１の直列キャパシターを配置することが可能になる。

また本発明の一態様では、前記第２の直列キャパシターは、前記第１のサブＤ／Ａ用キャパシターアレイ部の配置領域に配置されてもよい。

このようにすれば、レイアウト効率や回路特性の向上の観点において好適な領域に、第２の直列キャパシターを配置することが可能になる。

また本発明の一態様では、前記対称軸に沿った方向を第１の方向とし、前記第１の方向に直交する方向を第２の方向とした場合に、前記第２の直列キャパシターは、前記第１のサブＤ／Ａ用キャパシターアレイ部の複数の辺のうちの前記第２の方向に沿った辺に沿った領域である第２の領域に配置されてもよい。

このようにすれば、第１のサブＤ／Ａ用キャパシターアレイ部の配置領域内において、レイアウト効率や回路特性の向上の観点において好適な位置に、第２の直列キャパシターを配置することが可能になる。

また本発明の一態様では、前記第２のキャパシターアレイ部の前記複数キャパシターのうちの第ｐのキャパシターと、前記第１のサブＤ／Ａ用キャパシターアレイ部の前記複数のキャパシターのうちの第ｑのキャパシターとが、同じバイナリーの重み付けが割り当てられるキャパシターである場合に、前記第ｐのキャパシターと前記第ｑのキャパシターとが、前記対称軸に対して線対称となる位置に配置されてもよい。

このようにすれば、第２のキャパシターアレイ部の第ｐのキャパシターの周囲環境の状況と、第１のサブＤ／Ａ用キャパシターアレイ部の第ｑのキャパシターの周囲環境の状況を同等にすることが可能になり、回路特性の向上等を図れるようになる。

また本発明の一態様では、前記対称軸に沿った方向を第１の方向とし、前記第１の方向に直交する方向を第２の方向とした場合に、前記第２のＤ／Ａ変換部の前記第２のキャパシターアレイ部と、前記第１のＤ／Ａ変換部の前記第１のキャパシターアレイ部と、前記第１のサブＤ／Ａ変換部の前記第１のサブＤ／Ａ用キャパシターアレイ部とが、前記第２のキャパシターアレイ部、前記第１のキャパシターアレイ部、前記第１のサブＤ／Ａ用キャパシターアレイ部の順で、前記第２の方向に沿って配置されてもよい。

このようにすれば、第１、第２のＤ／Ａ変換部と第１のサブＤ／Ａ変換部を有するＤ／Ａ変換回路において、そのキャパシターアレイ部やスイッチアレイ部の効率的なレイアウト配置が可能になり、レイアウト面積の縮小化等を図れる。

また本発明の一態様では、前記対称軸に沿った方向を第１の方向とし、前記第１の方向に直交する方向を第２の方向とした場合に、前記第２のＤ／Ａ変換部の前記第２のキャパシターアレイ部と、前記第１のサブＤ／Ａ変換部の前記第１のサブＤ／Ａ用キャパシターアレイ部とが、前記第２の方向に沿って配置され、前記第１のＤ／Ａ変換部の前記第１のキャパシターアレイ部が、前記第２のキャパシターアレイ部及び前記第１のサブＤ／Ａ用キャパシターアレイ部の前記第１の方向側に配置されてもよい。

このようにしても、第１、第２のＤ／Ａ変換部と第１のサブＤ／Ａ変換部を有するＤ／Ａ変換回路において、そのキャパシターアレイ部やスイッチアレイ部の効率的なレイアウト配置が可能になる。

また本発明の一態様では、前記第１のノードと第３のノードとの間に設けられる第３の直列キャパシターと、前記第３のノードに接続される第３のＤ／Ａ変換部と、前記第２のノードと第４のノードとの間に設けられる第４の直列キャパシターと、前記第４のノードに接続される第２のサブＤ／Ａ変換部とを含み、前記第３のＤ／Ａ変換部は、前記第３のノードに一端が接続される複数のキャパシターを有する第３のキャパシターアレイ部と、前記第３のキャパシターアレイ部の前記複数のキャパシターの他端に接続される複数のスイッチ素子を有する第３のスイッチアレイ部を含み、前記第２のサブＤ／Ａ変換部は、前記第４のノードに一端が接続される複数のキャパシターを有する第２のサブＤ／Ａ用キャパシターアレイ部と、前記第２のサブＤ／Ａ用キャパシターアレイ部の前記複数のキャパシターの他端に接続される複数のスイッチ素子を有する第２のサブＤ／Ａ用スイッチアレイ部を含み、前記第３のＤ／Ａ変換部の前記第３のキャパシターアレイ部と前記第２のサブＤ／Ａ変換部の前記第２のサブＤ／Ａ用キャパシターアレイ部とが、前記対称軸に対して線対称に配置されてもよい。

このような線対称な配置にすることで、第１、第２、第３のＤ／Ａ変換部と第１、第２のサブＤ／Ａ変換部を有するＤ／Ａ変換回路に好適なレイアウト配置を実現できる。

また本発明の一態様では、前記第１のキャパシターアレイ部には、前記複数のキャパシターとして、第１型キャパシターと、前記第１型キャパシターとは容量値が異なる第２型キャパシターとが設けられ、前記制御回路は、前記入力デジタルデータの各ビットに対する前記第１型キャパシターと前記第２型キャパシターの割り当てを動的に変化させるスイッチ制御を、前記第１のスイッチアレイ部に対して行ってもよい。

このようにすれば、第１型キャパシターと第２型キャパシターの組み合わせにより、割り当てパターンの数を増やすことができ、第１のキャパシターアレイ部でのキャパシターの見かけ上の容量比精度を、より高めることが可能になる。これにより変換精度の向上を図れる。また第１のキャパシターアレイ部を例えば第１型キャパシターと第２型キャパシターのいずれか一方のみにより構成する場合に比べて、スイッチアレイ部のレイアウト面積の縮小化等も実現することが可能になる。

また本発明の一態様では、前記制御回路は、第１のカウンターと、第２のカウンターと、前記第１のカウンターからの第１のカウント値に基づいて、前記入力デジタルデータの各ビットに対する前記第１型キャパシターの割り当てを決定する第１の割り当て決定回路と、前記第２のカウンターからの第２のカウント値に基づいて、前記入力デジタルデータの各ビットに対する前記第２型キャパシターの割り当てを決定する第２の割り当て決定回路を含んでもよい。

このようにすれば、例えば第１のカウント値と第２のカウント値により決まる数の割り当てパターンで、入力デジタルデータの各ビットに対する第１型キャパシターと第２型キャパシターの割り当てを動的に変化させることが可能になる。

また本発明の一態様では、前記第１型キャパシターは、Ｍ個のユニットキャパシターにより構成されるキャパシターであり、前記第２型キャパシターは、Ｎ個（ＭとＮは異なる整数）のユニットキャパシターにより構成されるキャパシターであってもよい。

このように第１型キャパシター、第２型キャパシターをユニットキャパシターにより構成すれば、容量比精度を維持しながら、異なる容量値の第１型キャパシター、第２型キャパシターを実現できるようになる。

また本発明の一態様では、前記第１のキャパシターアレイ部として、非反転側の前記出力ノードに一端が接続される複数のキャパシターを有する第１の非反転側キャパシターアレイ部と、反転側の前記出力ノードに一端が接続される複数のキャパシターを有する第１の反転側キャパシターアレイ部とが設けられ、前記第１のスイッチアレイ部として、前記第１の非反転側キャパシターアレイ部の前記複数のキャパシターの他端に接続され前記入力デジタルデータの上位側ビットに応じてスイッチ制御される複数のスイッチ素子を有する第１の非反転側スイッチアレイ部と、前記第１の反転側キャパシターアレイ部の前記複数のキャパシターの他端に接続され前記入力デジタルデータの上位側ビットに応じてスイッチ制御される複数のスイッチ素子を有する第１の反転側スイッチアレイ部とが設けられ、前記第２のキャパシターアレイ部として、非反転側の前記第１のノードに一端が接続される複数のキャパシターを有する第２の非反転側キャパシターアレイ部と、反転側の前記第１のノードに一端が接続される複数のキャパシターを有する第２の反転側キャパシターアレイ部とが設けられ、前記第２のスイッチアレイ部として、前記第２の非反転側キャパシターアレイ部の前記複数のキャパシターの他端に接続され前記入力デジタルデータの下位側ビットに応じてスイッチ制御される複数のスイッチ素子を有する第２の非反転側スイッチアレイ部と、前記第２の反転側キャパシターアレイ部の前記複数のキャパシターの他端に接続され前記入力デジタルデータの下位側ビットに応じてスイッチ制御される複数のスイッチ素子を有する第２の反転側スイッチアレイ部とが設けられ、前記第１のサブＤ／Ａ用キャパシターアレイ部として、非反転側の前記第２のノードに一端が接続される複数のキャパシターを有する第１の非反転側サブＤ／Ａ用キャパシターアレイ部と、反転側の前記第２のノードに一端が接続される複数のキャパシターを有する第１の反転側サブＤ／Ａ用キャパシターアレイ部とが設けられ、前記第１のサブＤ／Ａ用スイッチアレイ部として、前記第１の非反転側サブＤ／Ａ用キャパシターアレイ部の前記複数のキャパシターの他端に接続される複数のスイッチ素子を有する第１の非反転側サブＤ／Ａ用スイッチアレイ部と、前記第１の反転側サブＤ／Ａ用キャパシターアレイ部の前記複数のキャパシターの他端に接続される複数のスイッチ素子を有する第１の反転側サブＤ／Ａ用スイッチアレイ部とが設けられてもよい。

このようにすれば、全差動型のＤ／Ａ変換回路に適用した場合にも、レイアウト効率を高めたり、回路特性を向上させることなどが可能になる。

また本発明の他の態様は、上記のいずれかに記載のＤ／Ａ変換回路と、前記Ｄ／Ａ変換回路の前記出力ノードの信号と、入力信号のサンプリング信号との比較処理を行う比較回路とを含むＡ／Ｄ変換回路に関係する。

また本発明の他の態様は、上記のいずれかに記載のＤ／Ａ変換回路を含む電子機器に関係する。

また本発明の他の態様は、上記に記載のＡ／Ｄ変換回路を含む電子機器に関係する。

本実施形態のＤ／Ａ変換回路が用いられるＡ／Ｄ変換回路の構成例。 Ｄ／Ａ変換回路及びこれを含むＡ／Ｄ変換回路の第１の構成例。 第１の構成例におけるスイッチ制御手法の説明図。 第１の構成例のキャパシターアレイ領域の第１のレイアウト配置例。 第１の構成例のキャパシターアレイ領域の第２のレイアウト配置例。 Ｄ／Ａ変換回路及びこれを含むＡ／Ｄ変換回路の第２の構成例。 第２の構成例のキャパシターアレイ領域の第１のレイアウト配置例。 第２の構成例のキャパシターアレイ領域の第２のレイアウト配置例。 第１のキャパシターアレイ部、第１のスイッチアレイ部、制御部の詳細な構成例。 図１０（Ａ）、図１０（Ｂ）は入力デジタルデータの各ビットへのキャパシターの割り当て手法の説明図。 図１１（Ａ）、図１１（Ｂ）も入力デジタルデータの各ビットへのキャパシターの割り当て手法の説明図。 第１、第２のカウンターのカウント更新状態を変更する手法の説明図。 図１３（Ａ）〜図１３（Ｃ）はユニットキャパシターで構成される第１型キャパシター、第２型キャパシターの例。 コードシフトを行う場合のＡ／Ｄ変換回路の構成例。 図１５（Ａ）〜図１５（Ｃ）はコードシフト手法の説明図。 第１のレイアウト配置例の詳細なキャパシター配置例。 第２のレイアウト配置例の詳細なキャパシター配置例。 全差動型のＤ／Ａ変換回路及びこれを含むＡ／Ｄ変換回路の構成例。 全差動型を用いた場合のキャパシターアレイ領域のレイアウト配置例。 本実施形態の電子機器の構成例。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．構成
図１に本実施形態のＤ／Ａ変換回路が用いられるＡ／Ｄ変換回路の構成例を示す。このＡ／Ｄ変換回路は、Ｄ／Ａ変換回路ＤＡＣ、比較回路１０、制御回路２０を含む。またＳ／Ｈ（サンプル・ホールド）回路３０を含むことができる。

なお、以下では本実施形態のＤ／Ａ変換回路を、逐次比較型のＡ／Ｄ変換回路に適用した場合を主に例とり説明するが、本実施形態はこれに限定されない。例えば本実施形態のＤ／Ａ変換回路を、図１とは異なる構成のＡ／Ｄ変換回路に適用したり、Ａ／Ｄ変換回路以外の回路（例えばプログラマブル・ゲインアンプ回路等）に適用するなどの種々の変形実施が可能である。また本実施形態のＤ／Ａ変換回路を逐次比較型のＡ／Ｄ変換回路に適用した場合に、そのＡ／Ｄ変換回路の構成も図１の構成には限定されず、その一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

制御回路２０は、比較回路１０からの比較結果信号ＣＰＱによりレジスター値が設定される逐次比較レジスターＳＡＲ（Successive Approximation Register）を有し、逐次比較用データＲＤＡ（入力デジタルデータ）を出力する。Ｄ／Ａ変換回路ＤＡＣは、制御回路２０からの逐次比較用データＲＤＡをＤ／Ａ変換して、逐次比較用データＲＤＡに対応するＤ／Ａ変換信号ＤＱを出力する。

比較回路１０は、コンパレーター（例えばラッチ型コンパレーター）により実現され、例えば信号ＳＩＮと信号ＤＱの比較処理を行う。

制御回路２０は逐次比較レジスターＳＡＲを有する。そして比較回路１０が、ＭＳＢのビットからＬＳＢのビットに至るまでの逐次比較処理を行った場合に、各ビットにおける比較処理結果（「１」、「０」）が、逐次比較レジスターＳＡＲの各レジスター値として記憶される。

制御回路２０は、Ａ／Ｄ変換回路の各回路ブロックの制御処理も行う。例えば制御回路２０は制御信号ＳＳＷを出力して、Ｄ／Ａ変換回路ＤＡＣに含まれるスイッチ素子（スイッチアレイ部）のスイッチ制御（オン・オフ制御）を行う。

Ｄ／Ａ変換回路ＤＡＣは、制御回路２０からの逐次比較用データＲＤＡのＤ／Ａ変換を行う。そして逐次比較用データＲＤＡに対応するＤ／Ａ出力信号ＤＱ（ＲＤＡをＤ／Ａ変換したアナログ信号）を出力する。

Ｓ／Ｈ（サンプル・ホールド）回路３０は、Ａ／Ｄ変換の対象となる入力信号ＶＩＮをサンプル・ホールドする回路である。なお本実施形態では電荷再分配型のＤ／Ａ変換回路ＤＡＣを用いているため、図１のＳ／Ｈ回路３０の機能は、実際にはＤ／Ａ変換回路ＤＡＣにより実現される。

図２、図３に本実施形態のＤ／Ａ変換回路及びこれを含むＡ／Ｄ変換回路の詳細な第１の構成例を示す。図２、図３のＤ／Ａ変換回路ＤＡＣは、第１のＤ／Ａ変換部ＤＡＣ１と、第１の直列キャパシターＣＳ１と、第２のＤ／Ａ変換部ＤＡＣ２を含む。また第２の直列キャパシターＣＳ２と、第１のサブＤ／Ａ変換部ＳＤＡＣ１と、ＤＡＣ１、ＤＡＣ２、ＳＤＡＣ１のスイッチ制御を行う制御回路２０を含む。またサンプリング期間においてノードＮＣをＧＮＤ（ＡＧＮＤ）に設定するためのスイッチ素子ＳＳ１を含むことができる。

第１のＤ／Ａ変換部ＤＡＣ１は、出力ノードＮＣ（比較ノード）に接続される。直列キャパシターＣＳ１は、出力ノードＮＣと第１のノードＮ１との間に設けられる。第２のＤ／Ａ変換部ＤＡＣ２は、第１のノードＮ１に接続される。直列キャパシターＣＳ２は、出力ノードＮＣと第２のノードＮ２との間に設けられる。第１のサブＤ／Ａ変換部ＳＤＡＣ１は、第２のノードＮ２に接続される。

第１のＤ／Ａ変換部ＤＡＣ１は、第１のキャパシターアレイ部４１と第１のスイッチアレイ部５１を含む。第１のキャパシターアレイ部４１は、出力ノードＮＣに一端が接続される複数のキャパシターＣＡ１〜ＣＡ６（広義にはＣＡ１〜ＣＡｎ）を有する。これらのキャパシターＣＡ１〜ＣＡ６は、１：２：４：８：１６：３２というようにバイナリーに重み付けされている。また第１のキャパシターアレイ部４１にはダミーキャパシターＣＤＭが設けられている。

第１のスイッチアレイ部５１は、第１のキャパシターアレイ部４１の複数のキャパシターＣＡ１〜ＣＡ６の他端に接続される複数のスイッチ素子ＳＡ１〜ＳＡ６（広義にはＳＡ１〜ＳＡｎ）を有する。またダミーキャパシターＣＤＭに接続されるダミーキャパシター用のスイッチ素子ＳＤＭを含むことができる。スイッチ素子ＳＡ１〜ＳＡ６は、ＤＡＣの入力デジタルデータの上位側ビット（Ｄ４〜Ｄ９）に応じてスイッチ制御される。即ち図３に示すように制御回路２０からの制御信号ＳＳＷ１に基づきスイッチ制御される。

第２のＤ／Ａ変換部ＤＡＣ２は、第２のキャパシターアレイ部４２と第２のスイッチアレイ部５２を含む。第２のキャパシターアレイ部４２は、第１のノードＮ１に一端が接続される複数のキャパシターＣＢ１〜ＣＢ４（広義にはＣＢ１〜ＣＢｍ）を有する。これらのキャパシターＣＢ１〜ＣＢ４は、１：２：４：８というようにバイナリーに重み付けされている。

第２のスイッチアレイ部５２は、第２のキャパシターアレイ部４２の複数のキャパシターＣＢ１〜ＣＢ４の他端に接続される複数のスイッチ素子ＳＢ１〜ＳＢ４（広義にはＳＢ１〜ＳＢｍ）を有する。スイッチ素子ＳＢ１〜ＳＢ４は、ＤＡＣの入力デジタルデータの下位側ビット（Ｄ０〜Ｄ３）に応じてスイッチ制御される。即ち図３に示すように制御回路２０からの制御信号ＳＳＷ２に基づきスイッチ制御される。

第１のサブＤ／Ａ変換部ＳＤＡＣ１は、第１のサブＤ／Ａ用キャパシターアレイ部４３と、第１のサブＤ／Ａ用スイッチアレイ部５３を有する。第１のサブＤ／Ａ用キャパシターアレイ部４３は、第２のノードＮ２に一端が接続される複数のキャパシターＣＣ１〜ＣＣ４を有する。これらのキャパシターＣＣ１〜ＣＣ４は、１：２：４：８というようにバイナリーに重み付けされている。

第１のサブＤ／Ａ用スイッチアレイ部５３は、第１のサブＤ／Ａ用キャパシターアレイ部４３の複数のキャパシターＣＣ１〜ＣＣ４の他端に接続される複数のスイッチ素子ＳＣ１〜ＳＣ４を有する。

なおノードＮＣ（比較ノード、サンプリングノード）は、比較回路１０の第１の入力端子（反転入力端子）に接続されるノードであり、比較回路１０の第２の入力端子（非反転入力端子）はＧＮＤに設定される。

また図３のＤＡＣ１のＣＡＲ１、ＳＡＲ１は、図２の第１のキャパシターアレイ部４１、第１のスイッチアレイ部５１に相当し、ＤＡＣ２のＣＡＲ２、ＳＡＲ２は、第２のキャパシターアレイ部４２、第２のスイッチアレイ部５２に相当する。またＳＤＡＣ１のＳＣＡＲ１、ＳＳＡＲ１は、第１のサブＤ／Ａ用キャパシターアレイ部４３、第１のサブＤ／Ａ用スイッチアレイ部５３に相当する。

そして本実施形態では図３に示すように、制御回路２０は、ＤＡＣの入力デジタルデータの各ビット（ビット５〜ビット１０、Ｄ４〜Ｄ９）に対するキャパシターの割り当てを動的に変化させるスイッチ制御を、第１のスイッチアレイ部５１（ＳＡＲ１）に対して行う。即ち、ＤＥＭ（Dynamic Element Matching）のスイッチ制御を行う。このようなＤＥＭのスイッチ制御を行うことで、第１のキャパシターアレイ部４１のキャパシターの組み合わせパターンにランダム性を持たせることが可能になり、第１のキャパシターアレイ部４１のキャパシターでの見かけ上の容量比精度を向上できる。

図２、図３のＡ／Ｄ変換回路では、サンプリング期間において、スイッチ素子ＳＳ１がオンになり、ノードＮＣがＧＮＤに設定される。またスイッチ素子ＳＡ１〜ＳＡ６、ＳＢ１〜ＳＢ４を介して、キャパシターＣＡ１〜ＣＡ６、ＣＢ１〜ＣＢ４の他端が入力信号ＶＩＮの電圧レベルに設定される。

これにより入力信号ＶＩＮのサンプリングが行われる。そしてスイッチ素子ＳＡ１〜ＳＡ６、ＳＢ１〜ＳＢ４がオフすると、そのタイミングでの入力信号ＶＩＮの電圧がホールドされる。なおサンプリング期間では、ダミーキャパシター用のスイッチ素子ＳＤＭを介して、ダミーキャパシターＣＤＭの他端がＶＩＮの電圧レベルに設定される。

次に、Ａ／Ｄ変換の逐次比較期間になると、スイッチ素子ＳＳ１がオフになる。またダミーキャパシターＣＤＭの他端はＧＮＤに設定される。

そして、入力デジタルデータ（逐次比較用データ）の各ビットに基づいて、第１のスイッチアレイ部５１のスイッチ素子ＳＡ１〜ＳＡ６、第２のスイッチアレイ部５２のスイッチ素子ＳＢ１〜ＳＢ４がスイッチ制御され、キャパシターＣＡ１〜ＣＡ６、ＣＢ１〜ＣＢ４の他端はＶＲＥＦ又はＧＮＤに設定される。

例えば、ＤＡＣの分解能をｐ＝ｍ＋ｎ＝４＋６＝１０ビットとする。するとｐ＝１０ビットの入力デジタルデータ（逐次比較用データ）が１０００００００００である場合には、入力デジタルデータのＭＳＢに対応するキャパシターＣＡ６の他端は基準電圧ＶＲＥＦに設定される。また、他のキャパシターＣＡ５〜ＣＡ１、ＣＢ４〜ＣＢ１の他端はＧＮＤに設定される。

また入力デジタルデータが１０００００１０００である場合には、ＭＳＢに対応するキャパシターＣＡ６と、ビット４に対応するＣＢ４の他端はＶＲＥＦに設定される。また、他のキャパシターＣＡ５〜ＣＡ１、ＣＢ３〜ＣＢ１の他端はＧＮＤに設定される。

そして逐次比較期間では、最上位ビットであるＭＳＢから順次、逐次比較処理が行われる。具体的には、キャパシターＣＡ１〜ＣＡ６、ＣＢ１〜ＣＢ４の他端を、スイッチ素子ＳＡ１〜ＳＡ６、ＳＢ１〜ＳＢ４を用いて、ＤＡＣの入力デジタルデータに応じて、基準電圧ＶＲＥＦもしくはＧＮＤに接続されるかを切り替える。これより比較回路１０の反転入力端子のノードＮＣの電圧は、ＤＡＣの出力値からＶＩＮのサンプリング電圧を引いた電圧になる。そして比較回路１０は、ノードＮＣの電圧とＧＮＤを比較し、その結果を比較結果信号ＣＰＱとして制御回路２０に出力する。これにより逐次比較によるＡ／Ｄ変換が実現される。

第１のサブＤ／Ａ変換部ＳＤＡＣ１は、例えば後述するコードシフト用のＤ／Ａ変換部として使用される。なお第１のサブＤ／Ａ変換部ＳＤＡＣ１を直列キャパシターのトリミング調整用のＤ／Ａ変換部として使用してもよい。

そして本実施形態では図３に示すように、入力デジタルデータの上位ビット側のＤＡＣ１に対してＤＥＭのスイッチ制御が行われる。具体的には、入力デジタルデータの上位ビット側のＤＡＣ１に対しては、ＤＥＭのスイッチ制御が、制御回路２０からの制御信号ＳＳＷ１に基づき行われる一方で、下位ビット側のＤＡＣ２に対しては、ＤＥＭのスイッチ制御ではない通常のスイッチ制御が、制御回路２０からの制御信号ＳＳＷ２に基づき行われる。このようにすることで、ＩＣのレイアウト面積の増加を抑制しながら、容量比精度を高めて、変換精度を向上できる。

例えば図２、図３の構成の容量型ＤＡＣにおいては、下位ビットに比べて上位ビットの方が容量比精度の要求が高い。即ち図２、図３のように直列キャパシターＣＳ１を設ける構成では、上位ビット側のＤＡＣ１のキャパシターＣＡ１と、下位ビット側のＤＡＣ２のキャパシターＣＢ１は例えば同じ容量値になっている。従って、キャパシターＣＡ１についての容量比精度のバラツキとキャパシターＣＢ１についての容量比精度のバラツキは同等となる。しかしながら、ＣＡ１は上位ビット側のキャパシターであるため、下位ビット側のＣＢ１と同程度の容量比精度のバラツキがＣＡ１に生じると、変換精度が著しく低下してしまう。

この点、図２、図３では、上位ビット側のキャパシターＣＡ１〜ＣＡ６に対するスイッチ制御として、ＤＥＭのスイッチ制御が行われるため、キャパシターＣＡ１〜ＣＡ６についての見かけ上の容量比精度が、下位ビット側のキャパシターＣＢ１〜ＣＢ４に比べて高くなる。従って、ＩＣのレイアウト面積の大規模化を抑制しながら、変換精度を向上することが可能になる。

この場合に本実施形態の比較例の手法として、上位ビット側のＤＡＣ１のみならず下位ビット側のＤＡＣ２についても、ＤＥＭのスイッチ制御を行う手法も考えられる。

しかしながら、この比較例の手法では、下位ビット側のＤＡＣ２についても、ＤＥＭ制御のための制御回路が必要になってしまう。また、下位ビット側のＤＡＣ２のキャパシターアレイ部４２において、後述するようなＤＥＭ用のキャパシター構成やレイアウト配置が必要になってしまう。このため、比較例の手法では、回路の大規模化や処理の繁雑化を招くおそれがある。

この点、本実施形態では図２、図３に示すように、上位ビット側のＤＡＣ１に対してだけてＤＥＭによるスイッチ制御が行われるため、比較例の手法に比べて、回路の大規模化や処理の繁雑化を抑制できるようになる。

２．レイアウト配置
次に本実施形態のレイアウト配置手法について説明する。図４に、図２、図３の第１の構成例でのキャパシターアレイ領域やスイッチアレイ領域の第１のレイアウト配置例を示す。

なお図４において、第１のＤ／Ａ変換部ＤＡＣ１の第１のキャパシターアレイ部ＣＡＲ１から、第１のスイッチアレイ部ＳＡＲ１へと向かう方向を第１の方向ＤＲ１とし、第１の方向ＤＲ１に直交する方向を第２の方向ＤＲ２とする。また第１の方向ＤＲ１の反対方向を第３の方向ＤＲ３とし、第２の方向ＤＲ２の反対方向を第４の方向ＤＲ４とする。なお第１の方向ＤＲ１は、例えばＣＡＲ１の中央部の位置（中心点）からＳＡＲ１の中央部の位置へと向かう方向である。

図４に示すように本実施形態では、第２のＤ／Ａ変換部ＤＡＣ２の第２のキャパシターアレイ部ＣＡＲ２と、第１のサブＤ／Ａ変換部ＳＤＡＣ１の第１のサブＤ／Ａ用キャパシターアレイ部ＳＣＡＲ１とが、対称軸ＬＸに対して線対称に配置される。ここで対称軸ＬＸは例えば第１のＤ／Ａ変換部ＤＡＣ１の第１のキャパシターアレイ部ＣＡＲ１を通る軸である。具体的には、対称軸ＬＸは、第１の方向ＤＲ１に沿った軸であり、第１のキャパシターアレイ部ＣＡＲ１の例えば中央部（中心点）を通る軸である。

例えば本実施形態では図４に示すように、第２のキャパシターアレイ部ＣＡＲ２と第１のサブＤ／Ａ用キャパシターアレイ部ＳＣＡＲ１の配置位置（例えば中央部の位置）が対称軸ＬＸに対して線対称の位置になっている。例えばＣＡＲ２、ＳＣＡＲ１を構成する各キャパシター（両者の対応するキャパシター）が対称軸ＬＸに対して線対称に配置（ＬＸを基準にして線対称に配置）されている。具体的には、後に詳述するように、第２のキャパシターアレイ部ＣＡＲ２の複数キャパシターのうちの第ｐのキャパシターと、第１のサブＤ／Ａ用キャパシターアレイ部ＳＣＡＲ１の複数のキャパシターのうちの第ｑのキャパシターとが、同じバイナリーの重み付けが割り当てられるキャパシターであったとする。この場合に、この第ｐのキャパシターと第ｑのキャパシターとが、対称軸ＬＸに対して線対称となる位置に配置される。

図４のようにキャパシターアレイ部ＣＡＲ２とＳＣＡＲ１を線対称に配置にすることで、図２、図３に示すような出力ノードＮＣを中心として左右対称の回路に最適なレイアウト配置を実現できる。これにより、例えばレイアウト効率を高めたり、回路面積の縮小化を図ったり、回路特性を向上させることなどが可能になる。例えば図２、図３に示すように、第２のＤ／Ａ変換部ＤＡＣ２とサブＤ／Ａ変換部ＳＤＡＣ１は同等の回路構成になる。従って、これらのＤＡＣ２を構成するキャパシターアレイ部ＣＡＲ２とＳＤＡＣ１を構成するキャパシターアレイ部ＳＣＡＲ１のレイアウト配置を線対称のレイアウト配置にすることで、レイアウト作業を効率化でき、回路面積の縮小化も容易になる。また、ＤＡＣ２とＳＤＡＣ１での寄生容量等の影響も同等にすることが可能になり、回路特性の対称性も維持できるようになる。また図４のような線対称配置によれば、容量比精度の要求が高いキャパシターアレイ部ＣＡＲ１を真ん中に配置することが可能になる。従って、製造プロセス変動によるキャパシターアレイ部ＣＡＲ１の容量比精度のバラツキ等を抑制でき、ＣＡＲ１に要求される容量比精度を実現することも可能になる。

また本実施形態では図４に示すように、第１の直列キャパシターＣＳ１は、第２のキャパシターアレイ部ＣＡＲ２の配置領域に配置される。例えば第２のキャパシターアレイ部ＣＡＲ２の配置領域が矩形領域である場合に、この矩形領域の中に第１の直列キャパシターＣＳ１が配置される。また第２の直列キャパシターＣＳ２は、第１のサブＤ／Ａ用キャパシターアレイ部ＳＣＡＲ１の配置領域に配置される。例えば第１のサブＤ／Ａ用キャパシターアレイ部ＳＣＡＲ１の配置領域が矩形領域である場合に、この矩形領域の中に第２の直列キャパシターＣＳ２が配置される。

具体的には前述のように対称軸ＬＸに沿った方向を第１の方向ＤＲ１とし、第１の方向ＤＲ１に直交する方向を第２の方向ＤＲ２としたとする。この場合に、第１の直列キャパシターＣＳ１は、第２のキャパシターアレイ部ＣＡＲ２の複数の辺のうちの第２の方向ＤＲ２に沿った辺ＳＥ１に沿った領域である第１の領域に配置される。例えば、ＣＡＲ２の配置領域のうち、辺ＳＥ１を一辺とする第１の領域（辺ＳＥ１側の領域）に、第１の直列キャパシターＣＳ１が配置される。

また第２の直列キャパシターＣＳ２は、第１のサブＤ／Ａ用キャパシターアレイ部ＳＣＡＲ１の複数の辺のうちの第２の方向ＤＲ２に沿った辺ＳＦ１に沿った領域である第２の領域に配置される。例えば、ＳＣＡＲ１の配置領域のうち、辺ＳＦ１を一辺とする第２の領域（辺ＳＦ１側の領域）に、第２の直列キャパシターＣＳ２が配置される。

ここで、第１の直列キャパシターＣＳ１が配置される第１の領域は、キャパシターアレイ部ＣＡＲ２の、第２の方向ＤＲ２に沿った対向する２つの辺ＳＥ１、ＳＥ２のうちの、スイッチアレイ部ＳＡＲ２から遠い辺ＳＥ１に沿った領域である。

また第２の直列キャパシターＣＳ２が配置される第２の領域は、キャパシターアレイ部ＳＣＡＲ１の、第２の方向ＤＲ２に沿った対向する２つの辺ＳＦ１、ＳＦ２のうちの、スイッチアレイ部ＳＳＡＲ１から遠い辺ＳＦ１に沿った領域である。このようにすることで、第１、第２の直列キャパシターＣＳ１、ＣＳ２を、スイッチアレイ領域から離れた位置に配置できるようになる。従って、例えばスイッチアレイ領域から配線される信号線から離れた位置に第１、第２の直列キャパシターＣＳ１、ＣＳ２が配置されるようになる。従って、これらの信号線とＣＳ１、ＣＳ２との間の寄生容量が、Ｄ／Ａ変換回路（Ａ／Ｄ変換回路）の変換特性に悪影響を及ぼす事態を抑制できるようになる。

なお、後述するように、キャパシターアレイ部ＣＡＲ２及びＳＣＡＲ１において、キャパシターを構成する複数のユニットキャパシターがマトリクス状に配置されていたとする。この場合には、ＣＳ１が配置される第１の領域は、キャパシターアレイ部ＣＡＲ２のマトリクス状配置の複数の行のうちの第１行目の領域となる。即ち、第１の領域は、複数の行のうち、辺ＳＥ１に最も近い行の領域になる。また、ＣＳ２が配置される第２の領域は、キャパシターアレイ部ＳＣＡＲ１のマトリクス状配置の複数の行のうちの第１行目の領域となる。即ち、第２の領域は、複数の行のうち、辺ＳＦ１に最も近い行の領域になる。

例えば図２、図３の回路において、出力ノードＮＣに寄生容量が生じても、変換特性にそれほどの悪影響は生じない。しかしながら、ノードＮ１に寄生容量が存在すると、その寄生容量が原因で、ＤＡＣのＤＮＬ（Differential Non Linearity）やＩＮＬ（Integral Non Linearity）が劣化する。これは、バイナリーごとに重み付けされた容量比が、ノードＮ１の寄生容量によって狂うことが原因である。この悪影響は、図２、図３の１０ビットの場合を例にとると、ＬＳＢから５ビット目が変化するコード付近で顕著に生じる。具体的には、００００００１１１１と０００００１００００（ＭＳＢが先頭）の変わり目で生じ、ミッシングコードの問題等が発生する。

そして、例えば直列キャパシターＣＳ１がスイッチアレイ領域側の辺ＳＥ２の付近に配置されると、スイッチアレイ領域からキャパシター領域に配線される信号線と、直列キャパシターＣＳ１との間にカップリング容量が発生する。従って、このカップリング容量が寄生容量となって、上述のようにＤＡＣのＤＮＬやＩＮＬが劣化し、ミッシングコードの問題等が生じる。

この点、図４のレイアウト配置によれば、直列キャパシターＣＳ１は、辺ＳＥ１側に配置される。即ち、対向する２つの辺ＳＥ１、ＳＥ２のうち、スイッチアレイ領域に遠い方の辺ＳＥ１の付近に配置される。従って、スイッチアレイ領域からの信号線とのカップリング容量を低減でき、ノードＮ１に寄生する寄生容量を低減できる。この結果、ノードＮ１の寄生容量を原因とするＤＡＣの変換特性の劣化を抑制することができ、変換の高精度化を実現できるようになる。また直列キャパシターＣＳ２についても、直列キャパシターＣＳ１と同様のレイアウト配置にすることで、レイアウトの対称性も維持することが可能になり、レイアウト効率や回路特性の向上を期待できるようになる。

また図４の第１のレイアウト配置例では、ＤＡＣ２のキャパシターアレイ部ＣＡＲ２と、ＤＡＣ１のキャパシターアレイ部ＣＡＲ１と、ＳＤＡＣ１のキャパシターアレイ部ＳＣＡＲ１は、第２の方向ＤＲ２に沿って配置される。具体的にはキャパシターアレイ部ＣＡＲ２、ＣＡＲ１、ＳＣＡＲ１の順で、第２の方向ＤＲ２に沿って配置される。即ちＣＡＲ１はＣＡＲ２とＳＣＡＲ１の間に配置される。そしてＣＡＲ１とＣＡＲ２は隣接して配置され、ＣＡＲ１とＳＣＡＲ１も隣接して配置される。

またスイッチアレイ部ＳＡＲ１は、キャパシターアレイ部ＣＡＲ１の第１の方向ＤＲ１側に配置される。同様にＳＡＲ２はＣＡＲ２の第１の方向ＤＲ１側に配置され、ＳＳＡＲ１はＳＣＡＲ１の第１の方向ＤＲ１側に配置される。なお比較回路ＣＰやその他の回路は、キャパシターアレイ部ＣＡＲ１の第３の方向ＤＲ３側に配置される。

このような図４の第１のレイアウト配置によれば、ＤＡＣのキャパシターアレイ部やスイッチアレイ部の効率的なレイアウト配置が可能になり、ＤＡＣのレイアウト面積の縮小化を図れる。即ち図２、図３のようにノードＮＣを中心として左右対称な回路に最適なキャパシターアレイ部、スイッチアレイ部のレイアウト配置を実現できるため、レイアウト効率が高まり、回路面積の縮小化を図れる。

また図４のレイアウト配置によれば、例えばスイッチアレイ部ＳＡＲ１からキャパシターアレイ部ＣＡＲ１への信号線を効率的に配線できるため、この信号線の配線領域がレイアウト面積の増大化に与える影響を低減できる。同様にスイッチアレイ部ＳＡＲ２からキャパシターアレイ部ＣＡＲ２への信号線やスイッチアレイ部ＳＳＡＲ１からキャパシターアレイ部ＳＣＡＲ１への信号線も効率的に配線でき、レイアウト面積の縮小化を図れる。

また図２、図３で説明したように、上位ビット側のＤＡＣ１のキャパシターアレイ部ＣＡＲ１には、下位ビット側のＤＡＣ２に比べて、容量比精度の要求が高い。

この点、図４のレイアウト配置では、高い容量比精度が要求される上位ビット側のキャパシターアレイ部ＣＡＲ１が、容量比精度の要求が低い下位ビット側のキャパシターアレイ部ＣＡＲ２や、キャパシターアレイ部ＳＣＡＲ１の間に配置される。これにより、キャパシターアレイ部ＣＡＲ１の周囲に他のキャパシターがレイアウト配置されるようになり、製造プロセス変動によるキャパシターアレイ部ＣＡＲ１の容量比精度のバラツキを抑えることが可能になる。従って、上位ビット側のキャパシターアレイ部ＣＡＲ１に要求される高い容量比精度を、レイアウト配置の工夫とＤＥＭ制御の両方により、満たすことが可能になる。

図５に、図２、図３の第１の構成例のキャパシターアレイ領域の第２のレイアウト配置例を示す。

図５の第２のレイアウト配置例では、ＤＡＣ２のキャパシターアレイ部ＣＡＲ２と、ＳＤＡＣ１のキャパシターアレイ部ＳＣＡＲ１とが、第２の方向ＤＲ２に沿って配置される。そして、ＤＡＣ１のキャパシターアレイ部ＣＡＲ１が、キャパシターアレイ部ＣＡＲ２及びＳＣＡＲ１の第１の方向ＤＲ１側に配置される。例えばキャパシターアレイ部ＣＡＲ２とＳＣＡＲ１は第２の方向ＤＲ２に沿って隣接して配置される。またキャパシターアレイ部ＣＡＲ１と、キャパシターアレイ部ＣＡＲ２及びＳＣＡＲ１は、第１の方向ＤＲ１において隣接して配置される。

図５においても、図４と同様に、ＤＡＣ２のキャパシターアレイ部ＣＡＲ２と、ＳＤＡＣ１のキャパシターアレイ部ＳＣＡＲ１とが、対称軸ＬＸに対して線対称に配置される。従って、図４の第１のレイアウト配置例と同様に、レイアウト効率を高めたり、回路面積の縮小化を図ったり、回路特性を向上させることなどが可能になる。

また図５においても、図４と同様に、直列キャパシターＣＳ１は、キャパシターアレイ部ＣＡＲ２の配置領域に配置される。また直列キャパシターＣＳ２は、キャパシターアレイ部ＳＣＡＲ１の配置領域に配置される。具体的には直列キャパシターＣＳ１は、キャパシターアレイ部ＣＡＲ２の辺ＳＥ１に沿った領域である第１の領域に配置される。また直列キャパシターＣＳ２は、キャパシターアレイ部ＳＣＡＲ１の辺ＳＦ１に沿った領域である第２の領域に配置される。これらの辺ＳＥ１、ＳＦ１は、辺ＳＥ２、ＳＦ２に比べて、スイッチアレイ領域から遠い辺になる。

このようにすることで、図４と同様に、直列キャパシターＣＳ１、ＣＳ２を、スイッチアレイ領域から離れた位置に配置できるようになる。従って、スイッチアレイ領域から配線される信号線と直列キャパシターＣＳ１、ＣＳ２との間の寄生容量が、ＤＡＣの変換特性に悪影響を及ぼす事態を抑制できるようになる。

図６に本実施形態のＤ／Ａ変換及びこれを含むＡ／Ｄ変換回路の第２の構成例を示す。図６の第２の構成例では、図２、図３の第１の構成例に対して、第３の直列キャパシターＣＳ３、第４の直列キャパシターＣＳ４、第３のＤ／Ａ変換部ＤＡＣ３、第２のサブＤ／Ａ変換部ＳＤＡＣ２の構成要素が追加されている。

第３の直列キャパシターＣＳ３は、第１のノードＮ１と第３のノードＮ３との間に設けられる。第４の直列キャパシターＣＳ４は、第２のノードＮ２と第４のノードＮ４との間に設けられる。第３のＤ／Ａ変換部ＤＡＣ３は第３のノードＮ３に接続される。第２のサブＤ／Ａ変換部ＳＤＡＣ２は第４のノードＮ４に接続される。

第３のＤ／Ａ変換部ＤＡＣ３は、第３のキャパシターアレイ部ＣＡＲ３と、第３のスイッチアレイ部ＳＡＲ３を含む。第３のキャパシターアレイ部ＣＡＲ３は、第３のノードＮ３に一端が接続される複数のキャパシターを有する。第３のスイッチアレイ部ＳＡＲ３は、第３のキャパシターアレイ部ＣＡＲ３の複数のキャパシターの他端に接続される複数のスイッチ素子を有する。これらのキャパシターアレイ部ＣＡＲ３、スイッチアレイ部ＳＡＲ３の構成は、図２のＤＡＣ２のキャパシターアレイ部４２（ＣＡＲ２）、スイッチアレイ部５２（ＳＡＲ２）の構成と同様である。

第２のサブＤ／Ａ変換部ＳＤＡＣ２は、第２のサブＤ／Ａ用キャパシターアレイ部ＳＣＡＲ２と、第２のサブＤ／Ａ用スイッチアレイ部ＳＳＡＲ２を含む。第２のサブＤ／Ａ用キャパシターアレイ部ＳＣＡＲ２は、第４のノードＮ４に一端が接続される複数のキャパシターを有する。第２のサブＤ／Ａ用スイッチアレイ部ＳＳＡＲ２は、第２のサブＤ／Ａ用キャパシターアレイ部ＳＣＡＲ２の複数のキャパシターの他端に接続される複数のスイッチ素子を有する。これらのキャパシターアレイ部ＳＣＡＲ２、スイッチアレイ部ＳＳＡＲ２の構成は、図２のＳＤＡＣ１のキャパシターアレイ部４３（ＳＣＡＲ１）、スイッチアレイ部５３（ＳＳＡＲ１）の構成と同様である。

図６では、高い容量比精度が要求される上位ビット側のＤＡＣ１に対してはＤＥＭのスイッチ制御が行われる一方で、下位ビット側のＤＡＣ２、ＤＡＣ３に対しては、ＤＥＭではない通常のスイッチ制御が行われる。例えばＤＡＣの分解能を１４ビットとした場合には、ＤＡＣ１は入力デジタルデータの上位のビット１４〜ビット９のＤ／Ａ変換を行う。一方、ＤＡＣ２は入力デジタルデータの下位のビット８〜ビット５のＤ／Ａ変換を行い、ＤＡＣ３は更に下位のビット４〜ビット１のＤ／Ａ変換を行う。なおＤＡＣ３に対しては通常のスイッチ制御を行う一方で、ＤＡＣ２に対してＤＥＭのスイッチ制御を行う変形実施も可能である。

また第１のサブＤ／Ａ変換部ＳＤＡＣ１は、前述のように例えばコードシフト用のＤ／Ａ変換部として使用される。一方、第２のサブＤ／Ａ変換部ＳＤＡＣ２は直列キャパシターのトリミング調整用のＤ／Ａ変換部として使用される。即ち図６のノードＮ１、Ｎ３に寄生容量が存在すると、メインＤＡＣ（ＤＡＣ１、ＤＡＣ２、ＤＡＣ３）のＤＮＬやＩＮＬを劣化させる。これはバイナリーで重み付けされた容量比が、ノードＮ１、Ｎ３の寄生容量によって狂うことが原因である。メインＤＡＣの線形性が劣化すると、Ａ／Ｄ変換回路の線形性も劣化して変換特性が非線形になる。第２のサブＤ／Ａ変換部ＳＤＡＣ２は、Ａ／Ｄ変換回路の入力信号と出力データの間の変換特性の非線形性を補正する。具体的には、Ａ／Ｄ変換の変換特性の非線形性を補正するための補正用データを制御回路２０から受け、この補正用データをＤ／Ａ変換することで、Ａ／Ｄ変換の変換特性の非線形性の補正を実現する。

図７に、図６の第２の構成例でのキャパシターアレイ領域の第１のレイアウト配置例を示す。

図７の第１のレイアウト配置例では、ＤＡＣ３のキャパシターアレイ部ＣＡＲ３と、ＳＤＡＣ２のキャパシターアレイ部ＳＣＡＲ２とが、対称軸ＬＸに対して線対称に配置される。例えばＣＡＲ３とＳＣＡＲ２の配置位置（例えば中央部の位置）が対称軸ＬＸに対して線対称の位置になっている。例えばＣＡＲ３、ＳＣＡＲ２を構成する各キャパシター（両者の対応するキャパシター）が対称軸ＬＸに対して線対称に配置されている。具体的には、ＣＡＲ３の複数キャパシターのうちの第ｐのキャパシターと、ＳＣＡＲ２の複数のキャパシターのうちの第ｑのキャパシターとが、同じバイナリーの重み付けが割り当てられるキャパシターであった場合に、第ｐのキャパシターと第ｑのキャパシターとが、対称軸ＬＸに対して線対称となる位置に配置される。

図７のようにキャパシターアレイ部ＣＡＲ３とＳＣＡＲ２を線対称に配置にすることで、図６に示すような出力ノードＮＣを中心として左右対称の回路に最適なレイアウト配置を実現できる。これにより図４や図５と同様に、例えばレイアウト効率を高めたり、回路面積の縮小化を図ったり、回路特性を向上させることなどが可能になる。

例えばサブＤ／Ａ変換部ＳＤＡＣ２は、前述のように直列キャパシターのトリミング調整用のＤ／Ａ変換部として使用される。この場合に、下位ビット側のＤ／Ａ変換部ＤＡＣ３のキャパシターアレイ部ＣＡＲ３と、直列キャパシターのトリミング調整用のサブＤ／Ａ変換部ＳＤＡＣ２のキャパシターアレイ部ＳＣＡＲ２の配置を線対称なレイアウト配置にすることで、ＤＡＣ３とＳＤＡＣ２での寄生容量や寄生抵抗等の影響も同等にすることが可能になる。これにより、回路特性の対称性も維持されるようになり、高精度の変換や適正なトリミング調整を実現することが可能になる。

また図７においても、直列キャパシターＣＳ１、ＣＳ２、ＣＳ３、ＣＳ４は、各々、キャパシターアレイ部ＣＡＲ２、ＳＣＡＲ１、ＣＡＲ３、ＳＣＡＲ２の領域に配置される。具体的には、直列キャパシターＣＳ１、ＣＳ２、ＣＳ３、ＣＳ４は、各々、ＣＡＲ２の辺ＳＥ１に沿った領域、ＳＣＡＲ１の辺ＳＦ１に沿った領域、ＣＡＲ３の辺ＳＧ１に沿った領域、ＳＣＡＲ２の辺ＳＨ１に沿った領域に配置される。例えば第２の方向ＤＲ２に沿った対向する２辺のうち、スイッチアレイ領域から遠い方の辺ＳＥ１、ＳＦ１、ＳＧ１、ＳＨ１に沿った領域に配置される。このようにすることで、直列キャパシターＣＳ１、ＣＳ２、ＣＳ３、ＣＳ４を、スイッチアレイ領域から離れた位置に配置できるようになり、スイッチアレイ領域から配線される信号線とＣＳ１、ＣＳ２、ＣＳ３、ＣＳ４との間の寄生容量が、ＤＡＣの変換特性に悪影響を及ぼす事態を抑制できるようになる。

また図７では、キャパシターアレイ部ＣＡＲ２は、ＣＡＲ３とＣＡＲ１の間に配置される。またキャパシターアレイ部ＳＣＡＲ１は、ＣＡＲ１とＳＣＡＲ２の間に配置される。またスイッチアレイ部ＳＡＲ３、ＳＡＲ２、ＳＡＲ１、ＳＳＡＲ１、ＳＳＡＲ２は、各々、キャパシターアレイ部ＣＡＲ３、ＣＡＲ２、ＣＡＲ１、ＳＣＡＲ１、ＳＣＡＲ２の第１の方向ＤＲ１側に配置される。このようなレイアウト配置によれば、図６のようにノードＮＣを中心として左右に対称な回路に最適なキャパシターアレイ部、スイッチアレイ部のレイアウト配置を実現できるため、レイアウト効率が高まり、回路面積の縮小化を図れる。

また図７のレイアウト配置では、高い容量比精度が要求される上位ビット側のキャパシターアレイ部ＣＡＲ１が、容量比精度の要求が低い下位ビット側のキャパシターアレイ部ＣＡＲ３及びＣＡＲ２と、キャパシターアレイ部ＳＣＡＲ１及びＳＣＡＲ２との間に配置される。これにより、キャパシターアレイ部ＣＡＲ１の周囲に他のキャパシターがレイアウト配置されるようになり、製造プロセス変動によるキャパシターアレイ部ＣＡＲ１の容量比精度のバラツキを抑えることが可能になる。

図８に、図６の第２の構成例のキャパシターアレイ領域の第２のレイアウト配置例を示す。

図８の第２のレイアウト配置例では、キャパシターアレイ部ＣＡＲ３、ＣＡＲ２、ＳＣＡＲ１、ＳＣＡＲ２が、第２の方向ＤＲ２に沿って配置される。そして、ＣＡＲ１が、ＣＡＲ３、ＣＡＲ２、ＳＣＡＲ１、ＳＣＡＲ２の第１の方向ＤＲ１側に配置される。

図８においても、図７と同様に、キャパシターアレイ部ＣＡＲ３とＳＣＡＲ２が、対称軸ＬＸに対して線対称に配置される。従って、レイアウト効率を高めたり、回路面積の縮小化を図ったり、回路特性を向上させることなどが可能になる。

また図８においても、図７と同様に、直列キャパシターＣＳ１、ＣＳ２、ＣＳ３、ＣＳ４は、各々、キャパシターアレイ部ＣＡＲ３、ＣＡＲ２、ＳＣＡＲ１、ＳＣＡＲ２の配置領域に配置される。具体的には、辺ＳＧ１、ＳＥ１、ＳＦ１、ＳＨ１に沿った領域（スイッチアレイ領域から遠い方の辺に沿った領域）に配置される。このようにすることで、スイッチアレイ領域から配線される信号線と直列キャパシターＣＳ１〜ＣＳ４との間の寄生容量が、ＤＡＣの変換特性に悪影響を及ぼす事態を抑制できるようになる。

３．ＤＥＭ手法
次に本実施形態のＤＥＭ（ダイナミック・エレメント・マッチング）手法の詳細について説明する。図９に、図２の上位ビット側の第１のキャパシターアレイ部４１、第１のスイッチアレイ部５１と、制御回路２０の詳細な構成例を示す。

キャパシターアレイ部４１は、第１型キャパシター１Ｃ１〜１Ｃ１５と、第２型キャパシター３Ｃ１〜３Ｃ１６を有する。第２型キャパシター３Ｃ１〜３Ｃ１６は、第１型キャパシター１Ｃ１〜１Ｃ１５とは容量値が異なっており、例えば第１型キャパシター１Ｃ１〜１Ｃ１５の３倍（広義には整数倍）の容量値になっている。そして第１型キャパシター１Ｃ１〜１Ｃ１５、第２型キャパシター３Ｃ１〜３Ｃ１６の一端は出力ノードＮＣに接続される。

スイッチアレイ部５１は、スイッチ素子ＳＷＸ１〜ＳＷＸ１５、ＳＷＹ１〜ＳＷＹ１６を有する。これらのスイッチ素子ＳＷＸ１〜ＳＷＸ１５、ＳＷＹ１〜ＳＷＹ１６は、第１型キャパシター１Ｃ１〜１Ｃ１５、第２型キャパシター３Ｃ１〜３Ｃ１６の他端に接続される。そして、スイッチ素子ＳＷＸ１〜ＳＷＸ１５、ＳＷＹ１〜ＳＷＹ１６は、入力デジタルデータの上位ビット側（ビット５〜ビット１０）であるＤ４〜Ｄ９により生成された信号ＤＸ１〜ＤＸ１５、ＤＹ１〜ＤＹ１６に基づいて、スイッチ制御される。

具体的にはスイッチ素子ＳＷＸ１〜ＳＷＸ１５、ＳＷＹ１〜ＳＷＹ１６は、サンプリング期間においては、第１型キャパシター１Ｃ１〜１Ｃ１５、第２型キャパシター３Ｃ１〜３Ｃ１６の他端を、入力信号ＶＩＮに接続する。

またスイッチ素子ＳＷＸ１〜ＳＷＸ１５、ＳＷＹ１〜ＳＷＹ１６は、逐次比較期間（変換期間（変換期間）においては、第１型キャパシター１Ｃ１〜１Ｃ１５、第２型キャパシター３Ｃ１〜３Ｃ１６の他端を、ＶＲＥＦ又はＧＮＤに接続する。例えば信号ＤＸ１〜ＤＸ１５、ＤＹ１〜ＤＹ１６の論理レベルが「１」である場合には基準電圧ＶＲＥＦに接続し、信号ＤＸ１〜ＤＸ１５、ＤＹ１〜ＤＹ１６の論理レベルが「０」である場合にはＧＮＤに接続する。

制御回路２０は、第１、第２の割り当て決定回路２１、２２と、第１、第２のカウンター２３、２４を含む。

第１のカウンター２３は、カウント処理を行って、第１のカウント値ＣＴＸを第１の割り当て決定回路２１に出力する。第１の割り当て決定回路２１は、第１のカウンター２３からの第１のカウント値ＣＴＸに基づいて、入力デジタルデータＤ４〜Ｄ９の各ビット（ビット５〜ビット１０）に対する第１型キャパシター１Ｃ１〜１Ｃ１５の割り当てを決定する処理を行う。

第２のカウンター２４は、カウント処理を行って、第２のカウント値ＣＴＹを第２の割り当て決定回路２２に出力する。第２の割り当て決定回路２２は、第２のカウンター２４からの第２のカウント値ＣＴＹに基づいて、入力デジタルデータＤ４〜Ｄ９の各ビット（ビット５〜ビット１０）に対する第２型キャパシター３Ｃ１〜３Ｃ１６の割り当てを決定する処理を行う。

このように第１、第２の割り当て決定回路２１、２２が、入力デジタルデータの各ビットへの第１型キャパシター１Ｃ１〜１Ｃ１５、第２型キャパシター３Ｃ１〜３Ｃ１６の割り当て決定処理を行うことで、キャパシターアレイ部４１のキャパシターのＤＥＭが実現される。これらの第１、第２の割り当て決定回路２１、２２による割り当て決定処理は、例えば入力デジタルデータＤ４〜Ｄ９を用いたビットローテーション処理により実現できる。

なお、第１のカウンター２３の総カウント数を第１の総カウント数とし、第２のカウンター２４の総カウント数を第２の総カウント数とした場合に、第１、第２のカウンター２３、２４は、第１、第２の総カウント数が異なるカウンターである。具体的には、第１、第２のカウンター２３、２４は、第１、第２の総カウント数の最大公約数が１となるカウンターである。例えば第１のカウンター２３の第１の総カウント数は１５であり、第２のカウンター２４の第２の総カウント数は１６である。そして、第１の総カウント数＝１５と第２の総カウント数＝１６は、その最大公約数が１になっている。なお、第１、第２の総カウント数は１５、１６には限定されず、少なくとも異なる総カウント数であればよく、望ましくはその最大公約数が１になる総カウント数であればよい。

次に、本実施形態のＤＥＭ手法について図１０（Ａ）〜図１１（Ｂ）を用いて詳細に説明する。なお以下では、第１型キャパシター１Ｃ１〜１Ｃ１５を、適宜、「１Ｃ」と総称し、第２型キャパシター３Ｃ１〜３Ｃ１６を、適宜、「３Ｃ」と総称する。

図１０（Ａ）に、入力デジタルデータの各ビット５〜１０への第１型キャパシター１Ｃ、第２型キャパシター３Ｃの割り当て数の例を示す。前述したように、第２型キャパシター３Ｃの容量値は、第１型キャパシター１Ｃの容量値の３倍になっている。

例えば入力デジタルデータのビット５（Ｄ４）には、１個の第１型キャパシター１Ｃが割り当てられる。同様に、ビット６、７（Ｄ５、Ｄ６）には、各々、２個、４個の第１型キャパシター１Ｃが割り当てられる。これにより、１：２：４というようにバイナリーに重み付けされた図２のキャパシターＣＡ１、ＣＡ２、ＣＡ３が実現される。即ち、キャパシターＣＡ１、ＣＡ２、ＣＡ３は、図１０（Ａ）のビット５、６、７に対応し、各々、１個、２個、４個の第１型キャパシター１Ｃにより実現される。

入力デジタルデータのビット８（Ｄ７）には、２個の第１型キャパシター１Ｃと２個の第２型キャパシター３Ｃが割り当てられる。同様にビット９（Ｄ８）には、４個の第１型キャパシター１Ｃと４個の第２型キャパシター３Ｃが割り当てられ、ビット１０（Ｄ９）には、２個の第１型キャパシター１Ｃと１０個の第２型キャパシター３Ｃが割り当てられる。これにより、８：１６：３２というようにバイナリーに重み付けされたキャパシターＣＡ４、ＣＡ５、ＣＡ６が実現される。即ち、キャパシターＣＡ４、ＣＡ５、ＣＡ６は、各々、図１０（Ａ）のビット８、９、１０に対応し、ＣＡ４、ＣＡ５、ＣＡ６の各キャパシターは、２個と２個、４個と４個、２個と１０個というような第１型キャパシター１Ｃと第２型キャパシター３Ｃのペアーにより実現される。

なお図１０（Ａ）では、第２型キャパシター３Ｃが第１型キャパシター１Ｃの３倍の容量値を有するキャパシターである場合について示したが、本実施形態はこれに限定されない。例えば図１０（Ｂ）では、第２型キャパシター６Ｃは第１型キャパシター１Ｃの６倍の容量値を有するキャパシターになっており、図１０（Ｂ）には、この場合の入力デジタルデータの各ビット５〜１０への第１型キャパシター１Ｃ、第２型キャパシター６Ｃの割り当て数の例が示されている。図１０（Ｂ）の割り当てによっても、１：２：４：８：１６：３２というようにバイナリーに重み付けされたキャパシターアレイ部４１のキャパシターＣＡ１、ＣＡ２、ＣＡ３、ＣＡ４、ＣＡ５、ＣＡ６を実現できる。

図１１（Ａ）は、図９の第１の割り当て決定回路２１の動作を説明する図である。第１の割り当て決定回路２１は、０、１、２・・・１４というように順次インクリメントされる第１のカウンター２３からのカウント値ＣＴＸに基づいて、信号ＤＸ１〜ＤＸ１５を生成して、スイッチアレイ部５１に出力する。

例えばカウント値ＣＴＸ＝０の場合には、信号ＤＸ１によって、図９の第１型キャパシター１Ｃ１は、図１１（Ａ）に示すように入力デジタルデータのビット５（Ｄ４）に割り当てられる。具体的には、信号ＤＸ１により制御されるスイッチ素子ＳＷＸ１は、入力デジタルデータのビット５が「１」である場合には第１型キャパシター１Ｃ１の他端に基準電圧ＶＲＥＦを接続し、「０」である場合には１Ｃ１の他端にＧＮＤを接続する。

またカウント値ＣＴＸ＝０の場合に、信号ＤＸ２、ＤＸ３によって、図９の第１型キャパシター１Ｃ２、１Ｃ３は、図１１（Ａ）に示すように入力デジタルデータのビット６（Ｄ５）に割り当てられる。具体的には、信号ＤＸ２、ＤＸ３により制御されるスイッチ素子ＳＷＸ２、ＳＷＸ３は、入力デジタルデータのビット６が「１」である場合には１Ｃ２、１Ｃ３の他端にＶＲＥＦを接続し、「０」である場合には１Ｃ２、１Ｃ３の他端にＧＮＤを接続する。

同様に、カウント値ＣＴＸ＝０の場合に、信号ＤＸ４〜ＤＸ７、ＤＸ８〜ＤＸ９、ＤＸ１０〜ＤＸ１３、ＤＸ１４〜ＤＸ１５によって、第１型キャパシター１Ｃ４〜１Ｃ７、１Ｃ８〜１Ｃ９、１Ｃ１０〜１Ｃ１３、１Ｃ１４〜１Ｃ１５は、各々、入力デジタルデータのビット７、８、９、１０に割り当てられる。

以上のようにすることで、図１０（Ａ）に示すようなビット５〜１０への第１型キャパシター１Ｃの割り当てが実現される。

そして、カウント値ＣＴＸがインクリメントされると、入力デジタルデータの各ビットに対する第１型キャパシター１Ｃの割り当て状態が変化する。即ち図１１（Ａ）に示すように、カウント値ＣＴＸがインクリメントされるごとに、ＤＸ１〜ＤＸ１５による各ビットへの第１型キャパシター１Ｃの割り当て状態（ＤＸ１〜ＤＸ１５の信号状態）が、順次左方向にシフトして行き、これにより入力デジタルデータの各ビットに対する第１型キャパシター１Ｃの割り当てが動的に変化するようになる。

例えば図１１（Ａ）に示すようにカウント値ＣＴＸ＝１の場合には、信号ＤＸ１、ＤＸ２によって、第１型キャパシター１Ｃ１、１Ｃ２は入力デジタルデータのビット６に割り当てられる。即ちカウント値ＣＴＸ＝０の場合には、１Ｃ１はビット５に割り当てられていたが、カウント値がＣＴＸ＝１にインクリメントされると、１Ｃ１はビット６に割り当てられるようになる。

またカウント値ＣＴＸ＝１の場合には、信号ＤＸ３〜ＤＸ６によって、第１型キャパシター１Ｃ３〜１Ｃ６は入力デジタルデータのビット７に割り当てられる。即ちカウント値ＣＴＸ＝０の場合には、１Ｃ３はビット６に割り当てられていたが、カウント値がＣＴＸ＝１にインクリメントされると、１Ｃ３はビット７に割り当てられるようになる。

そして、カウント値がＣＴＸ＝１からＣＴＸ１＝２にインクリメントされると、今度は、信号ＤＸ１によって１Ｃ１がビット６に割り当てられ、信号ＤＸ２〜ＤＸ５によって１Ｃ２〜１Ｃ５がビット７に割り当てられるようになる。従って、入力デジタルデータの各ビットに対する第１型キャパシター１Ｃの割り当てが動的に変化し、ＤＥＭが実現されるようになる。即ち、第１型キャパシター１Ｃ１〜１Ｃ１５が入力デジタルデータの上位側のビット５〜１０に対して均等に使用されるようになるため、見かけ上の容量比精度を向上できる。

図１１（Ｂ）は、図９の第２の割り当て決定回路２２の動作を説明する図である。第２の割り当て決定回路２２は、０、１、２・・・１５というように順次インクリメントされる第２のカウンター２４からのカウント値ＣＴＹに基づいて、信号ＤＹ１〜ＤＹ１６を生成して、スイッチアレイ部５１に出力する。

例えばカウント値ＣＴＹ＝０の場合には、信号ＤＹ１、ＤＹ２によって、第２型キャパシター３Ｃ１、３Ｃ２は入力デジタルデータのビット８に割り当てられる。具体的には、信号ＤＹ１、ＤＹ２により制御されるスイッチ素子ＳＷＹ１、ＳＷＹ２は、入力デジタルデータのビット８が「１」である場合には第２型キャパシター３Ｃ１、３Ｃ２の他端に基準電圧ＶＲＥＦを接続し、「０」である場合には３Ｃ１、３Ｃ２の他端にＧＮＤを接続する。

そして、カウント値ＣＴＹがインクリメントされると、入力デジタルデータの各ビットに対する第２型キャパシター３Ｃの割り当て状態が変化する。即ち図１１（Ｂ）に示すように、カウント値ＣＴＹがインクリメントされるごとに、ＤＹ１〜ＤＹ１６による各ビットへの第２型キャパシター３Ｃの割り当て状態（ＤＹ１〜ＤＸ１６の信号状態）が、順次左方向にシフトして行き、これにより入力デジタルデータの各ビットに対する第２型キャパシター３Ｃの割り当てが動的に変化するようになる。

例えば図１１（Ｂ）に示すようにカウント値ＣＴＹ＝１の場合には、信号ＤＹ１によって第２型キャパシター３Ｃ１はビット８に割り当てれ、信号ＤＹ２〜ＤＹ５によって、第２型キャパシター３Ｃ２〜３Ｃ５はビット９に割り当てられる。即ちカウント値ＣＴＹ＝０の場合には、３Ｃ２はビット８に割り当てられていたが、カウント値がＣＴＹ＝１にインクリメントされると、３Ｃ２はビット９に割り当てられるようになる。従って、入力デジタルデータの各ビットに対する第２型キャパシター３Ｃの割り当てが動的に変化し、ＤＥＭが実現されるようになる。

図１２に制御回路２０の更に詳細な構成例を示す。図１２では、第１、第２のカウンター２３、２４に対応して、第１、第２の素数カウンター２５、２６が更に設けられている。

図１２に示すように第１のカウンター２３は、総カウント数が１５のカウンターであり、第２のカウンター２４は、総カウント数が１６のカウンターである。一方、第１の素数カウンター２５は、総カウント数が素数である１１のカウンターであり、第２の素数カウンター２６は、総カウント数が素数である１３のカウンターである。そして第１のカウンター２３は、第１の素数カウンター２５からの更新信号ＳＩＸに基づいてカウント更新状態が変更される。

例えば図１１（Ａ）では第１のカウンター２３のカウント値ＣＴＸは１ずつインクリメントしており、インクリメント値＝１になっている。これに対して、第１の素数カウンター２５からの更新信号ＳＩＸがアクティブ（例えば論理レベル「１」）になると、カウント値ＣＴＸのインクリメント値が１から２に変更され、第１のカウンター２３は、そのカウント更新状態が変更される。即ち、第１の素数カウンター２５の総カウント数はＩ＝１１であるため、第１のカウンター２３は、Ｉ＝１１カウントごとに、そのカウント更新状態が変更されるようになる。つまり、第１のカウンター２３は、Ｉ＝１１カウントごとにカウント値ＣＴＸのインクリメント値（又はデクリメント値）が変更される。

また図１１（Ｂ）では第２のカウンター２４のカウント値ＣＴＹは１ずつインクリメントしており、インクリメント値＝１になっている。これに対して、第２の素数カウンター２６からの更新信号ＳＩＹがアクティブになると、カウント値ＣＴＹのインクリメント値が１から２に変更され、第２のカウンター２４は、そのカウント更新状態が変更される。即ち、第２の素数カウンター２６の総カウント数はＪ＝１３であるため、第２のカウンター２４は、Ｊ＝１３カウントごとに、そのカウント更新状態が変更されるようになる。つまり、第２のカウンター２４は、Ｊ＝１３カウントごとにカウント値のインクリメント値（又はデクリメント値）が変更される。

ここで、素数カウンター２５、２６の総カウント数であるＩとＪは異なる整数である。更に望ましくはＩとＪは異なる素数に設定される。このようにすることで、ＤＥＭにおける割り当てパターンのランダム性を増すことが可能になる。

なお図１２では、第１のカウンター２３のカウント更新状態をＩ（＝１１）カウントごとに変更し、第２のカウンター２４のカウント更新状態をＪ（＝１３）カウントごとに変更するために、第１、第２のカウンター２３、２４のカウント値ＣＴＸ、ＣＴＹのインクリメント値（又はデクリメント値）をＩ、Ｊカウントごとに変更しているが、本実施形態はこれに限定されない。例えば更新状態の変更手法としては、Ｉ、Ｊカウントごとに第１、第２のカウンター２３、２４のカウント値ＣＴＸ、ＣＴＹを０にリセットするなどの種々の変形実施が可能である。また図１２では、Ｉ＝１１、Ｊ＝１３になっているが、本実施形態はこれに限定されない。例えばＩとＪは異なる整数であればよく、更に望ましくは異なる素数であればよい。

図１３（Ａ）〜図１３（Ｃ）に第１型キャパシター１Ｃ、第２型キャパシター３Ｃの構成例を示す。

図１３（Ａ）に示すように、第１型キャパシター１Ｃは、Ｍ＝１個のユニットキャパシターＵＸにより構成される。一方、図１３（Ｂ）に示すように、第２型キャパシター３Ｃは、Ｎ＝３個のユニットキャパシターＵＹ１〜ＵＹ３より構成される。そして半導体チップ上には例えば図１３（Ｃ）のような配置で、第１型キャパシター１Ｃ、第２型キャパシター３Ｃがレイアウト配置されることになる。このように第１型キャパシター１Ｃ、第２型キャパシター３Ｃをユニットキャパシターにより構成すれば、容量比精度を維持しながら、異なる容量値の第１型キャパシター、第２型キャパシターを実現できるようになる。例えば第１型キャパシターと第２型キャパシターの容量比を整数倍にすることなどが可能になる。

なお、第１型キャパシター、第２型キャパシターのユニットキャパシター数Ｍ、Ｎは、異なる整数であれば十分であり、Ｍ＝１、Ｎ＝３には限定されない。

以上のように本実施形態によれば、入力デジタルデータの各ビットに対する第１型キャパシター１Ｃ、第２型キャパシター３Ｃの割り当てを動的に変化させるＤＥＭのスイッチ制御が、図２の第１のスイッチアレイ部５１に対して行われる。これにより第１型キャパシター１Ｃ、第２型キャパシター３Ｃが例えば全ビットに対して均等に使用されるようになるため、第１のキャパシターアレイ部４１でのキャパシターの見かけ上の容量比精度を向上できる。

また図９に示すように、キャパシターアレイ部４１には、容量値の異なる第１型キャパシター１Ｃ、第２型キャパシター３Ｃが設けられる。このようにすれば、例えば第１型キャパシター１Ｃだけを用いてＤＥＭの割り当てを行う手法に比べて、ＤＥＭの割り当てパターン数を増やすことが可能になり、ランダム性が高まるため、ＤＥＭの効果を更に向上できる。

例えば図１１（Ａ）、図１１（Ｂ）では、第１型キャパシターＣ１についての１５個の割り当てパターンと、第２型キャパシター３Ｃについての１６個の割り当てパターンが設定され、１５と１６の最大公約数は１である。従って、第１型キャパシター１Ｃと第２型キャパシター３Ｃの組み合わせにより、１５×１６＝２４０個の割り当てパターンを設定でき、ＤＥＭの割り当てパターン数が増えるため、ＤＥＭの効果を向上できる。この場合に、図１２に示すような第１、第２の素数カウンター２５、２６を設けて、第１、第２のカウンター２３、２４の更新状態を変更すれば、割り当てパターンについてのランダム性が更に高まることを期待でき、ＤＥＭの効果の向上を期待できるようになる。特にオーバーサンプリングによるＡ／Ｄ変換を行った場合には、Ａ／Ｄ変換回路の後段に接続される平均化フィルターなどにより、ランダム性が平滑化され、変換精度を向上することが可能になる。

また、キャパシターアレイ部４１を第１型キャパシター１Ｃだけにより構成した場合には、６３個の第１型キャパシター１Ｃを設ける必要がある。従って、第１型キャパシター１Ｃに接続されるスイッチ素子についても６３個分設ける必要が生じ、ＩＣのレイアウト面積が大規模化してしまう。

この点、キャパシターアレイ部４１を、容量値の異なる第１型キャパシター１Ｃ、第２型キャパシター３Ｃにより構成すれば、例えば図９に示すように１５＋１６＝３１個のスイッチ素子ＳＷＸ１〜ＳＷＸ１５、ＳＷＹ１〜ＳＷＹ１６を設けるだけで済む。従って、キャパシターアレイ部４１を第１型キャパシター１Ｃだけにより構成した場合に比べて、ＩＣのレイアウト面積を縮小できる。

４．コードシフト
次に本実施形態のコードシフト手法について説明する。図１４にコードシフト手法を実現できるＡ／Ｄ変換回路の構成例を示す。図１４では、図１の構成に対して、第１のサブＤ／Ａ変換部ＳＤＡＣ１、補正部８０、コードデータ生成部９０の構成要素が追加されている。

第１のサブＤ／Ａ変換部ＳＤＡＣ１は、コードデータＣＤＡをＤ／Ａ変換する。そしてコードデータＣＤＡに対応するコード信号ＳＣＤ（ＣＤＡをＤ／Ａ変換した信号）を出力する。ここでコードデータＣＤＡは時間的に変化するデータ（所定タイミング毎に変化するデジタルデータ）である。具体的には所定のデータ範囲内において、１又は複数回のＡ／Ｄ変換タイミング毎に異なった値になるデータである。

なおこの場合のデータ範囲は、第１のデジタルデータを上限値とし、第２のデジタルデータを下限値とする範囲である。Ａ／Ｄ変換タイミングは、例えばデジタルデータをアナログ信号に変換する各Ａ／Ｄ変換期間に対応するタイミングである。

コードデータ生成部９０は、コードデータＣＤＡを生成してサブＤ／Ａ変換部ＳＤＡＣ１に出力する。例えば所定データ範囲内において、１又は複数回のＡ／Ｄ変換タイミング毎に異なった値になるコードデータＣＤＡを出力する。具体的には逐次比較用データの下位ビットデータのデータ範囲内において、１又は複数回のＡ／Ｄ変換タイミング毎に異なった値になるコードデータＣＤＡを出力する。

補正部８０は補正処理を行う。具体的には、コードデータＣＤＡを用いたコードシフトによりダイナミックレンジが減少するのを防止するための補正処理を行う。この補正部８０は情報レジスター８４を有する。

そして図１４では、比較回路１０は、入力信号ＶＩＮのサンプリング信号ＳＩＮ（ＶＩＮをサンプル・ホールドした信号）とコード信号ＳＣＤの加算信号ＳＡＤＤと、Ｄ／Ａ出力信号ＤＱとを比較する処理を行う。具体的には比較回路１０は、第１の入力端子に入力される加算信号ＳＡＤＤ（加算電圧）と第２の入力端子に入力されるＤ／Ａ出力信号ＤＱ（Ｄ／Ａ変換電圧）を比較する。なお、図１４では説明を簡単にするために、電荷再分配型以外の場合に適用される構成例を示しているが、電荷再分配型の場合は、実際には、比較回路１０は、サンプリング信号ＳＩＮと、Ｄ／Ａ出力信号ＤＱとコード信号ＳＣＤの加算信号とを比較する処理を行うことになる。例えば信号ＳＩＮのサンプリング電圧と、信号ＤＱとＳＣＤの加算電圧を比較する。

そして制御回路２０は、逐次比較レジスターＳＡＲからの逐次比較結果データＱＤＡ（最終的なデータ）とコードデータＣＤＡとに基づき求められる出力データＤＯＵＴを、入力信号ＶＩＮのＡ／Ｄ変換データとして出力する。例えば制御回路２０は、図１４のようにサンプリング信号ＳＩＮとコード信号ＳＣＤの加算信号ＳＡＤＤと、Ｄ／Ａ出力信号ＤＱとの比較処理が行われる場合には、逐次比較レジスターＳＡＲの逐次比較結果データＱＤＡからコードデータＣＤＡを減算する処理を行う。なお、電荷再分配型では、サンプリング信号ＳＩＮと、Ｄ／Ａ出力信号ＤＱとコード信号ＳＣＤの加算信号との比較処理が行われるため、制御回路２０は、逐次比較結果データＱＤＡにコードデータＣＤＡを加算する処理を行うことになる。

また補正部８０は、コードデータＣＤＡを用いたコードシフトにより逐次比較結果データＱＤＡがオーバーフローするのを補正（防止）する補正処理を行う。ここでコードデータによるコードシフトとは、入力信号のサンプリング信号とコード信号の加算処理を行うこと或いはＤ／Ａ出力信号とコード信号の加算処理を行うことで、逐次比較結果データが、入力信号に対応するデータから高電位側又は低電位側にシフトすることである。

例えば補正部８０は、コードデータＣＤＡを補正することで当該補正処理を行う。そして補正指示信号ＳＤＲをコードデータ生成部９０に出力する。具体的には、前回のＡ／Ｄ変換での逐次比較結果データである前回逐次比較結果データに基づきコードデータＣＤＡ（今回のコードデータ）を補正することで補正処理を行う。なお、この補正処理は、コードデータＣＤＡを補正する処理には限定されず、逐次比較結果データＱＤＡがオーバーフローするのを補正できるものであれば種々の変形実施が可能である。また前回逐次比較結果データに加えて、コードデータＣＤＡの符号等を判定して、補正処理を行ってもよい。

そして本実施形態では、入力信号ＶＩＮの電圧とＤ／Ａ出力信号ＤＱの電圧が等しくなるように逐次比較動作を行うことで、最終的な逐次比較結果データＱＤＡが取得される。そして、取得された逐次比較結果データＱＤＡからコードデータＣＤＡを減算したデータが、入力信号ＶＩＮをＡ／Ｄ変換したデータＤＯＵＴとして出力される。

例えば図１のようにコードシフトを行わない構成のＡ／Ｄ変換回路では、図１５（Ａ）に示すように、ＤＮＬの誤差等が原因で特定のコードでミッシングコードが発生する。例えばＤＮＬが１ＬＳＢを超えると、出力コードが存在しないコードが発生するというミッシングコードの現象が生じる。

この点、コードシフト手法を用いれば、このようなミッシングコードが発生したとしても、時間的に変化するコードデータＣＤＡの信号ＳＣＤを、サンプリング信号ＳＩＮに加算することで、図１５（Ｂ）に示すようなコードシフトが行われる。なお図１５（Ｂ）の実線はコードシフト後の特性を表すものであり、破線はコードシフト前の特性を表すものである。

即ち、コードシフト手法では、１又は複数回のＡ／Ｄ変換タイミング毎にコードデータＣＤＡを異なった値にすることで、図１５（Ｂ）に示すように、ミッシングコードが発生するコードの場所が１又は複数回のＡ／Ｄ変換タイミング毎に変化する。例えば０００１００００のコードでミッシングコードが発生したとしても、その場所が、０００１０００１や０００１００１０や００００１１１１の場所にシフトする。この結果、長い時間範囲で見ると、図１５（Ｃ）に示すようにＤＮＬやＩＮＬが改善され、ミッシングコードの現象が生じない良好な特性を得ることができる。即ち、ある特定のコードで発生していたＤＮＬ特性の悪化（ミッシングコード）を、時間的に変化するコードデータＣＤＡにより周囲のコードに拡散させることで、特性の改善を図っている。

次にコードシフトを行う場合の本実施形態の動作について図２、図１４を用いて説明する。なお図１４のＭＤＡＣは図２のＤＡＣ１、ＤＡＣ２に相当する。

図１４のコードデータ生成部９０は、第１のサブＤ／Ａ変換部ＳＤＡＣ１に対してコードデータＣＤＡを出力し、このコードデータＣＤＡに基づいてスイッチ素子ＳＣ１〜ＳＣ４はスイッチ制御される。例えばコードデータ生成部９０は、逐次比較用データＲＤＡ（入力デジタルデータ）の下位ビットデータのデータ範囲内において、１又は複数回のＡ／Ｄ変換タイミング毎に異なった値になるデータを、コードデータＣＤＡとして出力する。

具体的には８ビットのＡ／Ｄ変換の場合には、逐次比較用データＲＤＡの下位の４ビットのデータ範囲内において、コードデータＣＤＡを変化させる。例えば００００〜１１１１のデータ範囲内（或いは００００〜１１１１よりも狭いデータ範囲内）においてコードデータＣＤＡをランダムに変化させて、サブＤ／Ａ変換部ＳＤＡＣ１のスイッチアレイ部５３のスイッチ素子ＳＣ１〜ＳＣ４をスイッチ制御する。このときＤ／Ａ変換部ＤＡＣ２のスイッチアレイ部５２のスイッチ素子ＳＢ１〜ＳＢ４も、逐次比較用データＲＤＡの下位の４ビットのデータによりスイッチ制御される。このように、コードデータＣＤＡを変化させる範囲を、ＤＡＣ２のスイッチ素子ＳＢ１〜ＳＢ４をスイッチ制御する逐次比較用データＲＤＡのデータ範囲内に設定することで、ミッシングコードの発生を効果的に防止できる。

なお、Ｄ／Ａ変換回路ＤＡＣの最小分解能（ＬＳＢに相当する電圧、量子化電圧）をＲＳ１とし、サブＤ／Ａ変換部ＳＤＡＣ１の最小分解能をＲＳ２としたとする。この場合に図２ではＲＳ２＝ＲＳ１になっている。具体的には例えば直列キャパシターＣＳ１とＣＳ２の容量値は同一（ほぼ同一）になっており、ＤＡＣのＬＳＢに相当するキャパシターＣＢ１の容量値と、ＳＤＡＣ１のＬＳＢに相当するキャパシターＣＣ１の容量値も同一（ほぼ同一）になっている。即ちサブＤ／Ａ変換部ＳＤＡＣ１は、Ｄ／Ａ変換回路ＤＡＣの最小分解能ＲＳ１（ＬＳＢ）未満のノイズ電圧ではなく、ノイズ電圧よりも大きなコード電圧を出力している。このようにすることで図１５（Ｂ）に示すようなコードシフトを実現できる。なおＲＳ２＝ＲＳ１には限定されず、ＲＳ２≧ＲＳ１であってもよい。

５．キャパシターのレイアウト配置
図１６、図１７に、キャパシターアレイ部のキャパシターの詳細な配置例を示す。図１６は、図７の第１のレイアウト配置例でのキャパシターの詳細な配置例である。

図１６に示すように、本実施形態では、ＤＡＣ２のキャパシターアレイ部ＣＡＲ２の各キャパシターと、ＳＤＡＣ１のキャパシターアレイ部ＳＣＡＲ１の各キャパシターとが、対称軸ＬＸに対して線対称に配置されている。またＣＡＲ３の各キャパシターと、ＳＣＡＲ２の対応する各キャパシターとが、対称軸ＬＸに対して線対称に配置されている。

具体的にはＣＡＲ２の第ｐのキャパシターと、ＳＣＡＲ１の第ｑのキャパシターとが、同じバイナリーの重み付けが割り当てられるキャパシターである場合に、第ｐのキャパシターと第ｑのキャパシターとが、対称軸ＬＸに対して線対称となる位置に配置される。同様にＣＡＲ３の第ｐのキャパシターと、ＳＣＡＲ２の第ｑのキャパシターとが、同じバイナリーの重み付けが割り当てられるキャパシターである場合に、第ｐのキャパシターと第ｑのキャパシターとが、対称軸ＬＸに対して線対称となる位置に配置される。

例えば図１６において、ＣＡＲ２には、１：２：４：８というようにバイナリーに重み付けられたキャパシターＣＢ１、ＣＢ２、ＣＢ３、ＣＢ４が配置される。同様にＳＣＡＲ１には、１：２：４：８というようにバイナリーに重み付けられたキャパシターＣＣ１、ＣＣ２、ＣＣ３、ＣＣ４が配置される。従って、ＣＡＲ２のＣＢ１と、ＳＣＡＲ１のＣＣ１とが、同じバイナリーの重み付けが割り当てられたキャパシターになる。同様に、ＣＢ２とＣＣ２、ＣＢ３とＣＣ３、ＣＢ４とＣＣ４が、同じバイナリーの重み付けが割り当てられたキャパシターになる。

このようにＣＡＲ２のＣＢ１（広義には第ｐのキャパシター）とＳＣＡＲ１のＣＣ１（広義には第ｑのキャパシター）が同じバイナリーの重み付け（１Ｃの重み付け）が割り当てられるキャパシターである場合に、本実施形態では、ＣＢ１とＣＣ１が対称軸ＬＸに対して線対称となる位置に配置される。同様に、同じ重み付けが割り当てられるキャパシターＣＢ２とＣＣ２、ＣＢ３とＣＣ３、ＣＢ４とＣＣ４が、対称軸ＬＸに対して線対称となる位置に配置される。同様に、ＣＡＲ３とＳＣＡＲ２においても、同じ重み付けが割り当てられるキャパシターＣＤ１とＣＥ１、ＣＤ２とＣＥ２、ＣＤ３とＣＥ３、ＣＤ４とＣＥ４が、対称軸ＬＸに対して線対称に配置される。

なお図１６に示すように、キャパシターＣＢ１及びＣＣ１、ＣＢ２及びＣＣ２、ＣＢ３及びＣＣ３、ＣＢ４及びＣＣ４は、各々、１個、２個、４個、８個のユニットキャパシターにより構成され、これによりバイナリーの重み付けが実現されている。同様にキャパシターＣＤ１及びＣＥ１、ＣＤ２及びＣＥ２、ＣＤ３及びＣＥ３、ＣＤ４及びＣＥ４も、各々、１個、２個、４個、８個のユニットキャパシターにより構成され、これによりバイナリーの重み付けが実現されている。

また、キャパシターアレイ部ＣＡＲ１にレイアウト配置される１Ｃ１〜１Ｃ１５は、図９の第１型キャパシター１Ｃ１〜１Ｃ１５を構成するユニットキャパシターである。なお、ここでは、記載を簡略化するために、第１型キャパシター１Ｃ１〜１Ｃ１５を構成するユニットキャパシターを、同じ記号の１Ｃ１〜１Ｃ１５で表している。

また、キャパシターアレイ部ＣＡＲ１にレイアウト配置される３Ｃ１Ａ〜３Ｃ１Ｃ、３Ｃ２Ａ〜３Ｃ２Ｃ、３Ｃ３Ａ〜３Ｃ３Ｃ・・・・・３Ｃ１６Ａ〜３Ｃ１６Ｃは、各々、図９の第２型キャパシター３Ｃ１、３Ｃ２、３Ｃ３・・・・３Ｃ１６を構成するユニットキャパシターである。例えば図９の第２型キャパシター３Ｃ１は、図１６において３個のユニットキャパシター３Ｃ１Ａ、３Ｃ１Ｂ、３Ｃ１Ｃにより構成される。また第２型キャパシター３Ｃ２は、３個のユニットキャパシター３Ｃ２Ａ、３Ｃ２Ｂ、３Ｃ２Ｃにより構成される。第２型キャパシター３Ｃ３〜３Ｃ１６も同様である。

以上のように図１６では、キャパシターアレイ部ＣＡＲ２とＳＣＡＲ１との間、或いはＣＡＲ３とＳＣＡＲ２との間で、対応するキャパシターが対称軸ＬＸに対して線対称に配置されている。これにより、線対称に配置される対応するキャパシター同士では、寄生容量等の周囲環境の状況を同等にできるため、容量比精度等を向上できる。図１６のキャパシターアレイ部ＣＡＲ２のＣＢ２と、ＳＣＡＲ１のＣＣ２を例にとれば、キャパシターＣＢ２の周囲にはキャパシターＣＢ１、ＣＢ４、ＣＢ３、３Ｃ１Ｃ、３Ｃ２Ｃが配置される。またキャパシターＣＣ２の周囲には、ＣＢ２の周囲のキャパシターと同様の重み付けを有するキャパシターＣＣ１、ＣＣ４、ＣＣ３、３Ｃ１５Ｃ、３Ｃ１６Ｃが配置される。従って、ＣＢ２とＣＣ２の周囲では、スイッチアレイ部からの信号線の配線状況も同様になる。従って、ＣＢ２と周囲の寄生容量等の状況と、ＣＣ２の周囲の寄生容量等の状況を同等にすることができ、周囲の寄生容量等がＣＢ２やＣＣ２についての容量比精度に及ぼす悪影響を低減できる。従って、これらのキャパシターの容量比精度を向上でき、変換精度等の回路性能を向上できる
また図１６では、直列キャパシターＣＳ１、ＣＳ２、ＣＳ３、ＣＳ４は、各々、キャパシターアレイ部ＣＡＲ２、ＳＣＡＲ１、ＣＡＲ３、ＳＣＡＲ２の辺ＳＥ１、ＳＦ１、ＳＧ１、ＳＨ１に沿った領域に配置される。

具体的にはキャパシターアレイ部ＣＡＲ２では、キャパシターＣＢ１〜ＣＢ４を構成する複数のユニットキャパシターがマトリクス状に配置される。この場合に直列キャパシターＣＳ１は、ＣＡＲ２のマトリクス状配置の複数の行のうちの第１行目の領域（第１の領域）に配置される。即ち、ＣＡＲ２のマトリクス状配置の複数の行のうち、スイッチアレイ領域から最も遠い行である第１行目の領域に、直列キャパシターＣＳ１が配置される。

またキャパシターアレイ部ＳＣＡＲ１では、キャパシターＣＣ１〜ＣＣ４を構成する複数のユニットキャパシターがマトリクス状に配置される。この場合に直列キャパシターＣＳ２は、ＳＣＡＲ１のマトリクス状配置の複数の行のうちの第１行目の領域（第２の領域）に配置される。即ち、ＳＣＡＲ２のマトリクス状配置の複数の行のうち、スイッチアレイ領域から最も遠い行である第１行目の領域に、直列キャパシターＣＳ２が配置される。

同様に、直列キャパシターＣＳ３は、ＣＡＲ３のマトリクス状配置の複数の行のうちの第１行目の領域（第３の領域）に配置され、直列キャパシターＣＳ４は、ＳＣＡＲ２のマトリクス状配置の複数の行のうちの第１行目の領域（第４の領域）に配置される。なおＣＳ１、ＣＳ２は、通常のユニットキャパシターよりも若干だけ容量値が大きなキャパシターになっている。

このように図１６では、直列キャパシターＣＳ１〜ＣＳ４が、スイッチアレイ領域から遠い方の行の領域に配置されている。従って、スイッチアレイ領域からの信号線とＣＳ１〜ＣＳ４との間の容量カップリングによる寄生容量が、ＤＡＣの変換特性等に悪影響を及ぼす事態を抑制できるようになる。

また図１６では、ＤＡＣ１のキャパシターアレイ部ＣＡＲ１は、ＤＡＣ２、ＤＡＣ３のキャパシターアレイ部ＣＡＲ２、ＣＡＲ３と、ＳＤＡＣ１、ＳＤＡＣ２のキャパシターアレイ部ＳＣＡＲ１、ＳＣＡＲ２の間に配置されている。またキャパシターアレイ部ＣＡＲ１、ＣＡＲ２、ＣＡＲ３、ＳＣＡＲ１、ＳＣＡＲ２の周囲には、ダミーのキャパシターも配置されている。これにより、ＤＥＭのスイッチ制御が行われるキャパシターアレイ部ＣＡＲ１の周囲には、必ず他のキャパシターが存在するようになり、キャパシターアレイ部ＣＡＲ１のキャパシターの容量比精度を向上できる。

また図１６では、第１型キャパシターと第２型キャパシターを構成する複数のユニットキャパシターが、マトリクス状に配置される。そして、マトリクス状の配置の第ｉ列目（ｉは整数）での第１型キャパシターを構成するユニットキャパシターの行配置位置と、マトリクス状の配置の第ｉ＋１列目での第１型キャパシターを構成するユニットキャパシターの行配置位置とが、異なる配置位置になっている。

例えば図１６のマトリクス配置の１列目では、第１型キャパシターを構成するユニットキャパシター１Ｃ１、１Ｃ２は、１行目、８行目に配置される。一方、マトリクス配置の２列目では、第１型キャパシターを構成するユニットキャパシター１Ｃ３、１Ｃ４は、２行目、７行目に配置される。即ち１列目（広義には第ｉ列）と２列目（広義には第ｉ＋１列）とでは、第１型キャパシターを構成するユニットキャパシターの行配置位置が異なっている。

同様に、マトリクス配置の３列目では、第１型キャパシターを構成するユニットキャパシター１Ｃ５、１Ｃ６は、３行目、６行目に配置される。一方、マトリクス配置の４列目では、第１型キャパシターを構成するユニットキャパシター１Ｃ７、１Ｃ８は、４行目、５行目に配置される。即ち３列目（広義には第ｉ列）と４列目（広義には第ｉ＋１列）とでは、第１型キャパシターを構成するユニットキャパシターの行配置位置が異なっている。

また図１６では、マトリクス状の配置の第ｉ列目での第２型キャパシターを構成するユニットキャパシターの行配置位置と、マトリクス状の配置の第ｉ＋１列目での第２型キャパシターを構成するユニットキャパシターの行配置位置とが、異なる配置位置になっている。

例えば図１６のマトリクス配置の１列目では、第２型キャパシターを構成するユニットキャパシター３Ｃ１Ａ、３Ｃ１Ｂ、３Ｃ１Ｃは、２行目、４行目、６行目に配置され、ユニットキャパシター３Ｃ２Ａ、３Ｃ２Ｂ、３Ｃ２Ｃは、３行目、５行目、７行目に配置される。一方、マトリクス配置の２列目では、第２型キャパシターを構成するユニットキャパシター３Ｃ３Ａ、３Ｃ３Ｂ、３Ｃ３Ｃは、３行目、５行目、８行目に配置され、ユニットキャパシター３Ｃ４Ａ、３Ｃ４Ｂ、３Ｃ４Ｃは、１行目、４行目、６行目に配置される。即ち１列目（第ｉ列）と２列目（第ｉ＋１列）とでは、第２型キャパシターを構成するユニットキャパシターの行配置位置（行配置位置パターン）が異なっている。

同様にマトリクス配置の３列目では、第２型キャパシターを構成するユニットキャパシター３Ｃ５Ａ、３Ｃ５Ｂ、３Ｃ５Ｃは、１行目、４行目、７行目に配置され、ユニットキャパシター３Ｃ６Ａ、３Ｃ６Ｂ、３Ｃ６Ｃは、２行目、５行目、８行目に配置される。一方、マトリクス配置の４列目では、第２型キャパシターを構成するユニットキャパシター３Ｃ７Ａ、３Ｃ７Ｂ、３Ｃ７Ｃは、２行目、６行目、８行目に配置され、ユニットキャパシター３Ｃ８Ａ、３Ｃ８Ｂ、３Ｃ８Ｃは、１行目、３行目、７行目に配置される。即ち３列目（第ｉ列）と４列目（第ｉ＋１列）とでは、第２型キャパシターを構成するユニットキャパシターの行配置位置（行配置位置パターン）が異なっている。

第１型キャパシター、第２型キャパシターを構成するユニットキャパシターをこのように分散してレイアウト配置すれば、容量値のバラツキの位置依存性の影響を低減できる。

即ち、半導体製造プロセスでキャパシターを形成した場合に、キャパシターの容量値に位置依存性が生じる場合が多い。一例を挙げれば、図１６においてキャパシターアレイ部ＣＡＲ１の例えば左上側ではユニットキャパシターの容量値が小さくなり、例えば右下側ではユニットキャパシターの容量値が大きくなるなどの事態が生じる場合がある。このように容量値のバラツキに位置依存性があると、容量比精度にもバラツキが生じるおそれがある。

この点、図１６では、第ｉ列と第ｉ＋１列とで、第１型キャパシターや第２型キャパシターを構成するユニットキャパシターの行配置位置が異なっている。従って、容量値のバラツキに位置依存性がある場合にも、このバラツキをランダムに分散させることが可能になる。この結果、容量比精度のバラツキも低減することができ、ＤＥＭのスイッチ制御による効果も合わさることで、容量比精度のバラツキを最小限に抑えることが可能になる。

図１７は、図８の第２のレイアウト配置例でのキャパシターの詳細な配置例である。図１７においても、ＣＡＲ２の各キャパシターとＳＣＡＲ１の各キャパシターとが、対称軸ＬＸに対して線対称に配置されている。またＣＡＲ３の各キャパシターとＳＣＡＲ２の各キャパシターとが、対称軸ＬＸに対して線対称に配置されている。例えばＣＡＲ２の各キャパシター（第ｐのキャパシター）とＳＣＡＲ１の各キャパシター（第ｑのキャパシター）が同じバイナリーの重み付けが割り当てられるキャパシターである場合に、これらのキャパシターが対称軸ＬＸに対して線対称に配置される。ＣＡＲ３、ＳＣＡＲ２についても同様である。これにより、線対称に配置される対応するキャパシター同士では、寄生容量などのその周囲環境の状況を同等にできるため、容量比精度等を向上できる。

また図１７においても、直列キャパシターＣＳ１、ＣＳ２、ＣＳ３、ＣＳ４は、各々、キャパシターアレイ部ＣＡＲ２、ＳＣＡＲ１、ＣＡＲ３、ＳＣＡＲ２の辺ＳＥ１、ＳＦ１、ＳＧ１、ＳＨ１に沿った領域に配置される。即ち、スイッチアレイ領域から最も遠い第１行目の領域に、直列キャパシターＣＳ１、ＣＳ２、ＣＳ３、ＣＳ４が配置される。従って、スイッチアレイ領域からの信号線と直列キャパシターＣＳ１、ＣＳ２、ＣＳ３、ＣＳ４との間の容量カップリングによる寄生容量が、ＤＡＣの変換特性等に悪影響を及ぼす事態を抑制できるようになる。

６．全差動型
図１８に本実施形態の全差動型のＤ／Ａ変換回路及びこれを含むＡ／Ｄ変換回路の構成例を示す。図１８の構成例は、比較回路１０と、比較回路１０の非反転入力端子に接続されるメインのＤ／Ａ変換部ＤＡＣ１Ｐ、ＤＡＣ２Ｐと、反転入力端子に接続されるメインのＤ／Ａ変換部ＤＡＣ１Ｎ、ＤＡＣ２Ｎを含む。また、比較回路１０の非反転入力端子に接続されるコードシフト用のサブＤ／Ａ変換部ＳＤＡＣ１Ｐと、反転入力端子に接続されるコードシフト用のサブＤ／Ａ変換部ＳＤＡＣ１Ｎを含む。

非反転側（正側）のメインのＤＡＣ１Ｐ、ＤＡＣ２Ｐ及び反転側（負側）のメインのＤＡＣ１Ｎ、ＤＡＣ２Ｎの構成は、図２のメインのＤＡＣ１、ＤＡＣ２と同様に、キャパシターアレイ部とスイッチアレイ部を含む。そしてＤＡＣ１Ｐ、ＤＡＣ２Ｐには、差動信号を構成する非反転側（正側）の入力信号ＰＩＮが入力され、ＤＡＣ１Ｎ、ＤＡＣ２Ｎには、差動信号を構成する反転側（負側）の入力信号ＮＩＮが入力される。

そしてサンプリング期間では、ＤＡＣ１Ｐ、ＤＡＣ２ＰのノードＮＣＰは、スイッチ素子ＳＳ１Ｐによりコモン電圧（中間電圧）ＶＣＭに設定される。またＤＡＣ１ＮのノードＮＣＮは、スイッチ素子ＳＳ１Ｎによりコモン電圧ＶＣＭに設定される。

またサンプリング期間では、ＤＡＣ１Ｐのスイッチ素子ＳＡ１Ｐ〜ＳＡ６Ｐ、ＤＡＣ２Ｐのスイッチ素子ＳＢ１Ｐ〜ＳＢ４Ｐの一端は、差動信号の非反転側の信号ＰＩＮに接続される。またＤＡＣ１Ｎのスイッチ素子ＳＡ１Ｎ〜ＳＡ６Ｎ、ＤＡＣ２Ｎのスイッチ素子ＳＢ１Ｎ〜ＳＢ４Ｎの一端は、差動信号の反転側の信号ＮＩＮに接続される。

一方、逐次比較期間では、ＤＡＣ１Ｐのスイッチ素子ＳＡ１Ｐ〜ＳＡ６Ｐ、ＤＡＣ２Ｐのスイッチ素子ＳＢ１Ｐ〜ＳＢ４Ｐの一端は、逐次比較用データの対応するビットが「１」である場合にはＶＲＥＦに接続され、「０」である場合にはＧＮＤに接続される。

これに対して、ＤＡＣ１Ｎのスイッチ素子ＳＡ１Ｎ〜ＳＡ６Ｎ、ＤＡＣ２Ｎのスイッチ素子ＳＢ１Ｎ〜ＳＢ４Ｎの一端は、逐次比較用データの対応するビットが「１」である場合にはＧＮＤに接続され、「０」である場合にはＶＲＥＦに接続される。

非反転側のコードシフト用のサブＤ／Ａ変換部ＳＤＡＣ１Ｐ及び反転側のコードシフト用のサブＤ／Ａ変換部ＳＤＡＣ１Ｎは、図２のコードシフト用のＳＤＡＣ１と同様に、キャパシターアレイ部とスイッチアレイ部を含む。

そしてサンプリング期間では、ＳＤＡＣ１Ｐのスイッチ素子ＳＣ１Ｐ〜ＳＣ４Ｐ及びＳＤＡＣ１Ｎのスイッチ素子ＳＣ１Ｎ〜ＳＣ４Ｎの一端はＶＣＭに接続される。

一方、逐次比較期間では、ＳＤＡＣ１Ｐのスイッチ素子ＳＣ１Ｐ〜ＳＣ４Ｐの一端は、コードデータの対応するビットが「１」である場合にはＶＲＥＦに接続され、「０」である場合にはＧＮＤに接続される。これに対して、ＳＤＡＣ１Ｎのスイッチ素子ＳＣ１Ｎ〜ＳＣ４Ｎの一端は、コードデータの対応するビットが「１」である場合にはＧＮＤに接続され、「０」である場合にはＶＲＥＦに接続される。

以上の図１８の全差動型の構成では、キャパシターアレイ部として、非反転側の出力ノード（ＮＣＰ）に一端が接続される複数のキャパシターを有する非反転側キャパシターアレイ部（ＣＡ１Ｐ〜ＣＡ６Ｐ等）が設けられる。また反転側の出力ノード（ＮＣＮ）に一端が接続される複数のキャパシターを有する反転側キャパシターアレイ部（ＣＡ１Ｎ〜ＣＡ６Ｎ等）が設けられる。またスイッチアレイ部として、非反転側キャパシターアレイ部の複数のキャパシターの他端に接続され入力デジタルデータに応じてスイッチ制御される複数のスイッチ素子を有する非反転側スイッチアレイ部（ＳＡ１Ｐ〜ＳＡ６Ｐ等）が設けられる。また反転側キャパシターアレイ部の複数のキャパシターの他端に接続され入力デジタルデータに応じてスイッチ制御される複数のスイッチ素子を有する反転側スイッチアレイ部（ＳＡ１Ｎ〜ＳＡ６Ｎ等）が設けられる。

そしてこのような全差動型の構成においても、制御回路２０は、入力デジタルデータの各ビットに対するキャパシター（第１型キャパシターと第２型キャパシター）の割り当てを動的に変化させるスイッチ制御を、非反転側スイッチアレイ部（ＳＡ１Ｐ〜ＳＡ６Ｐ等）及び反転側スイッチアレイ部（ＳＡ１Ｎ〜ＳＡ６Ｎ等）に対して行うことになる。

図１９に、全差動型を用いた場合のキャパシターアレイ領域のレイアウト配置例を示す。なお図１８は、図２、図３の第１の構成例を全差動型にした場合の例であるが、図１９は、図６の第２の構成例を全差動型にした場合のレイアウト配置例である。

図１９において、反転側のキャパシターアレイ部ＣＡＲ３Ｎ、ＣＡＲ２Ｎ、ＣＡＲ１Ｎ、ＳＣＡＲ１Ｎ、ＳＣＡＲ２Ｎ、反転側のスイッチアレイ部ＳＡＲ３Ｎ、ＳＡＲ２Ｎ、ＳＡＲ１Ｎ、ＳＳＡＲ１Ｎ、ＳＳＡＲ２Ｎのレイアウト配置は、図７、図１６のキャパシターアレイ部ＣＡＲ３、ＣＡＲ２、ＣＡＲ１、ＳＣＡＲ１、ＳＣＡＲ２、スイッチアレイ部ＳＡＲ３、ＳＡＲ２、ＳＡＲ１、ＳＳＡＲ１、ＳＳＡＲ２のレイアウト配置と同様になる。また図１９の反転側の直列キャパシターＣＳ１Ｎ〜ＣＳ４Ｎのレイアウト配置も、図７、図１６の直列キャパシターＣＳ１〜ＣＳ４のレイアウト配置と同様になる。

そして図１９において、対称軸ＬＸに直交する対称軸をＬＹとする。この対称軸ＬＹは、例えば比較回路ＣＰ等の回路の配置領域において第２の方向ＤＲ２に沿った軸である。この場合に図１９では、非反転側のキャパシターアレイ部ＣＡＲ３Ｐ、ＣＡＲ２Ｐ、ＣＡＲ１Ｐ、ＳＣＡＲ１Ｐ、ＳＣＡＲ２Ｐの各々は、反転側のキャパシターアレイ部ＣＡＲ３Ｎ、ＣＡＲ２Ｎ、ＣＡＲ１Ｎ、ＳＣＡＲ１Ｎ、ＳＣＡＲ２Ｎの各々に対して、対称軸ＬＹに対して線対称となる位置に配置されている。また、非反転側のスイッチアレイ部ＳＡＲ３Ｐ、ＳＡＲ２Ｐ、ＳＡＲ１Ｐ、ＳＳＡＲ１Ｐ、ＳＳＡＲ２Ｐの各々は、反転側のスイッチアレイ部ＳＡＲ３Ｎ、ＳＡＲ２Ｎ、ＳＡＲ１Ｎ、ＳＳＡＲ１Ｎ、ＳＳＡＲ２Ｎの各々に対して、対称軸ＬＹに対して線対称となる位置に配置されている。また非反転側の直列キャパシターＣＳ１Ｐ〜ＣＳ４Ｐの各々は、反転側の直列キャパシターＣＳ１Ｎ〜ＣＳ４Ｎの各々に対して、対称軸ＬＹに対して線対称となる位置に配置されている。

このような線対称のレイアウト配置にすることで、レイアウト効率を向上することが可能になり、レイアウト面積の縮小化を実現できる。また、全差動型の回路において図１９のような線対称のレイアウト配置を採用すれば、非反転側の回路特性と反転側の回路特性を揃えることが可能になり、全差動型を用いた場合の回路特性を最適化できる。

７．電子機器
図２０に本実施形態のＡ／Ｄ変換回路（Ｄ／Ａ変換回路）を含む電子機器の構成例を示す。この電子機器は、センサー５１０、検出回路５２０、Ａ／Ｄ変換回路５３０（Ｄ／Ａ変換回路）、処理部５４０を含む。なおこれらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。例えば検出回路５２０、Ａ／Ｄ変換回路５３０、処理部５４０は集積回路装置により実現できる。

図２０の電子機器としては、例えば生体計測機器（脈拍計、歩数計等）、携帯型情報端末、映像機器（デジタルカメラ、ビデオカメラ）、時計などの種々の機器を想定できる。

センサー５１０は、ジャイロセンサー、加速度センサー、フォトセンサー、圧力センサー等であって、電子機器の用途に応じた様々なセンサーが用いられる。検出回路５２０はセンサー５１０から出力されるセンサー信号を増幅して、所望信号を抽出する。またＡ／Ｄ変換回路５３０は検出回路５２０からの検出信号（所望信号）をデジタルデータに変換して、処理部５４０へ出力する。

処理部５４０は、Ａ／Ｄ変換回路５３０からのデジタルデータに対して必要なデジタル信号処理を実行する。また処理部５４０は、検出回路５２０のゲイン制御等を行ってもよい。ここで処理部５４０で行われるデジタル信号処理としては、センサー信号から適正な所望信号を抽出するための高速フーリエ変換等の種々の処理を想定できる。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。またＤ／Ａ変換回路、Ａ／Ｄ変換回路、電子機器の構成・動作や、Ｄ／Ａ変換手法、Ａ／Ｄ変換手法、ＤＥＭ手法、コードシフト手法等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。

ＤＡＣ Ｄ／Ａ変換回路、ＳＡＲ 逐次比較レジスター、
ＣＡ１〜ＣＡ６、ＣＢ１〜ＣＢ４、ＣＣ１〜ＣＣ４ キャパシター、
ＳＡ１〜ＳＡ６、ＳＢ１〜ＳＢ４、ＳＣ１〜ＳＣ４、ＳＳ１ スイッチ素子、
ＣＳ１ 第１の直列キャパシター、ＣＳ２ 第２の直列キャパシター、
ＣＳ３ 第３の直列キャパシター、ＣＳ４ 第４の直列キャパシター、
ＤＡＣ１ 第１のＤ／Ａ変換部、ＤＡＣ２ 第２のＤ／Ａ変換部、
ＤＡＣ３ 第３のＤ／Ａ変換部、
ＳＤＡＣ１ 第１のサブＤ／Ａ変換部、ＳＤＡＣ２ 第２のサブＤ／Ａ変換部、
１Ｃ、１Ｃ１〜１Ｃ１５ 第１型キャパシター、
３Ｃ、３Ｃ１〜３Ｃ１６ 第２型キャパシター、
ＳＷＸ１〜ＳＷＸ１５、ＳＷＹ１〜ＳＷＹ１６ スイッチ素子、
ＬＸ、ＬＹ 対称軸、ＤＲ１〜ＤＲ４ 第１〜第４の方向、
ＳＥ１、ＳＥ２、ＳＦ１、ＳＦ２、ＳＧ１、ＳＧ２、ＳＨ１、ＳＨ２ 辺、
１０ 比較回路、２０ 制御回路、３０ Ｓ／Ｈ回路、
２１ 第１の割り当て決定回路、２２ 第２の割り当て決定回路、
２３ 第１のカウンター、２４ 第２のカウンター、
２５ 第１の素数カウンター、２６ 第２の素数カウンター、
４１ 第１のキャパシターアレイ部、４２ 第２のキャパシターアレイ部、
４３ 第１のサブＤ／Ａ用キャパシターアレイ部、
５１ 第１のスイッチアレイ部、５２ 第２のスイッチアレイ部、
５３ 第１のサブＤ／Ａ用スイッチアレイ部、
８０ 補正部、８４ 情報レジスター、９０ コードデータ生成部、
５１０ センサー、５２０ 検出回路、５３０ Ａ／Ｄ変換回路、５４０ 処理部

Claims (18)

1. 出力ノードに接続される第１のＤ／Ａ変換部と、
   前記出力ノードと第１のノードとの間に設けられる第１の直列キャパシターと、
   前記第１のノードに接続される第２のＤ／Ａ変換部と、
   前記出力ノードと第２のノードとの間に設けられる第２の直列キャパシターと、
   前記第２のノードに接続される第１のサブＤ／Ａ変換部と、
   前記第１のＤ／Ａ変換部、前記第２のＤ／Ａ変換部、前記第１のサブＤ／Ａ変換部に対するスイッチ制御を行う制御回路と、
   を含み、
   前記第１のＤ／Ａ変換部は、
   前記出力ノードに一端が接続される複数のキャパシターを有する第１のキャパシターアレイ部と、
   前記第１のキャパシターアレイ部の前記複数のキャパシターの他端に接続され入力デジタルデータの上位側ビットに応じてスイッチ制御される複数のスイッチ素子を有する第１のスイッチアレイ部を含み、
   前記第２のＤ／Ａ変換部は、
   前記第１のノードに一端が接続される複数のキャパシターを有する第２のキャパシターアレイ部と、
   前記第２のキャパシターアレイ部の前記複数のキャパシターの他端に接続され前記入力デジタルデータの下位側ビットに応じてスイッチ制御される複数のスイッチ素子を有する第２のスイッチアレイ部を含み、
   前記第１のサブＤ／Ａ変換部は、
   前記第２のノードに一端が接続される複数のキャパシターを有する第１のサブＤ／Ａ用キャパシターアレイ部と、
   前記１のサブＤ／Ａ用のキャパシターアレイ部の前記複数のキャパシターの他端に接続される複数のスイッチ素子を有する第１のサブＤ／Ａ用スイッチアレイ部を含み、
   前記第２のＤ／Ａ変換部の前記第２のキャパシターアレイ部と前記第１のサブＤ／Ａ変換部の前記第１のサブＤ／Ａ用キャパシターアレイ部とが、前記第１のＤ／Ａ変換部の前記第１のキャパシターアレイ部を通る対称軸に対して線対称に配置されることを特徴とするＤ／Ａ変換回路。
2. 請求項１において、
   前記第１の直列キャパシターは、前記第２のキャパシターアレイ部の配置領域に配置されることを特徴とするＤ／Ａ変換回路。
3. 請求項２において、
   前記対称軸に沿った方向を第１の方向とし、前記第１の方向に直交する方向を第２の方向とした場合に、
   前記第１の直列キャパシターは、前記第２のキャパシターアレイ部の複数の辺のうちの前記第２の方向に沿った辺に沿った領域である第１の領域に配置されることを特徴とするＤ／Ａ変換回路。
4. 請求項３において、
   前記第１の領域は、前記第２のキャパシターアレイ部の前記第２の方向に沿った対向する２つの辺のうちの、前記第２のスイッチアレイ部から遠い辺に沿った領域であることを特徴とするＤ／Ａ変換回路。
5. 請求項３又は４において、
   前記第２のキャパシターアレイ部では、キャパシターを構成する複数のユニットキャパシターがマトリクス状に配置され、
   前記第１の領域は、前記第２のキャパシターアレイ部のマトリクス状配置の複数の行のうちの第１行目の領域であることを特徴とするＤ／Ａ変換回路。
6. 請求項２乃至５のいずれかにおいて、
   前記第２の直列キャパシターは、前記第１のサブＤ／Ａ用キャパシターアレイ部の配置領域に配置されることを特徴とするＤ／Ａ変換回路。
7. 請求項６において、
   前記対称軸に沿った方向を第１の方向とし、前記第１の方向に直交する方向を第２の方向とした場合に、
   前記第２の直列キャパシターは、前記第１のサブＤ／Ａ用キャパシターアレイ部の複数の辺のうちの前記第２の方向に沿った辺に沿った領域である第２の領域に配置されることを特徴とするＤ／Ａ変換回路。
8. 請求項１乃至７のいずれかにおいて、
   前記第２のキャパシターアレイ部の前記複数キャパシターのうちの第ｐのキャパシターと、前記第１のサブＤ／Ａ用キャパシターアレイ部の前記複数のキャパシターのうちの第ｑのキャパシターとが、同じバイナリーの重み付けが割り当てられるキャパシターである場合に、前記第ｐのキャパシターと前記第ｑのキャパシターとが、前記対称軸に対して線対称となる位置に配置されることを特徴とするＤ／Ａ変換回路。
9. 請求項１乃至８のいずれかにおいて、
   前記対称軸に沿った方向を第１の方向とし、前記第１の方向に直交する方向を第２の方向とした場合に、
   前記第２のＤ／Ａ変換部の前記第２のキャパシターアレイ部と、前記第１のＤ／Ａ変換部の前記第１のキャパシターアレイ部と、前記第１のサブＤ／Ａ変換部の前記第１のサブＤ／Ａ用キャパシターアレイ部とが、前記第２のキャパシターアレイ部、前記第１のキャパシターアレイ部、前記第１のサブＤ／Ａ用キャパシターアレイ部の順で、前記第２の方向に沿って配置されることを特徴とするＤ／Ａ変換回路。
10. 請求項１乃至８のいずれかにおいて、
    前記対称軸に沿った方向を第１の方向とし、前記第１の方向に直交する方向を第２の方向とした場合に、
    前記第２のＤ／Ａ変換部の前記第２のキャパシターアレイ部と、前記第１のサブＤ／Ａ変換部の前記第１のサブＤ／Ａ用キャパシターアレイ部とが、前記第２の方向に沿って配置され、
    前記第１のＤ／Ａ変換部の前記第１のキャパシターアレイ部が、前記第２のキャパシターアレイ部及び前記第１のサブＤ／Ａ用キャパシターアレイ部の前記第１の方向側に配置されることを特徴とするＤ／Ａ変換回路。
11. 請求項１乃至１０のいずれかにおいて、
    前記第１のノードと第３のノードとの間に設けられる第３の直列キャパシターと、
    前記第３のノードに接続される第３のＤ／Ａ変換部と、
    前記第２のノードと第４のノードとの間に設けられる第４の直列キャパシターと、
    前記第４のノードに接続される第２のサブＤ／Ａ変換部とを含み、
    前記第３のＤ／Ａ変換部は、
    前記第３のノードに一端が接続される複数のキャパシターを有する第３のキャパシターアレイ部と、
    前記第３のキャパシターアレイ部の前記複数のキャパシターの他端に接続される複数のスイッチ素子を有する第３のスイッチアレイ部を含み、
    前記第２のサブＤ／Ａ変換部は、
    前記第４のノードに一端が接続される複数のキャパシターを有する第２のサブＤ／Ａ用キャパシターアレイ部と、
    前記第２のサブＤ／Ａ用キャパシターアレイ部の前記複数のキャパシターの他端に接続される複数のスイッチ素子を有する第２のサブＤ／Ａ用スイッチアレイ部を含み、
    前記第３のＤ／Ａ変換部の前記第３のキャパシターアレイ部と前記第２のサブＤ／Ａ変換部の前記第２のサブＤ／Ａ用キャパシターアレイ部とが、前記対称軸に対して線対称に配置されることを特徴とするＤ／Ａ変換回路。
12. 請求項１乃至１１のいずれかにおいて、
    前記第１のキャパシターアレイ部には、
    前記複数のキャパシターとして、第１型キャパシターと、前記第１型キャパシターとは容量値が異なる第２型キャパシターとが設けられ、
    前記制御回路は、
    前記入力デジタルデータの各ビットに対する前記第１型キャパシターと前記第２型キャパシターの割り当てを動的に変化させるスイッチ制御を、前記第１のスイッチアレイ部に対して行うことを特徴とするＤ／Ａ変換回路。
13. 請求項１２において、
    前記制御回路は、
    第１のカウンターと、
    第２のカウンターと、
    前記第１のカウンターからの第１のカウント値に基づいて、前記入力デジタルデータの各ビットに対する前記第１型キャパシターの割り当てを決定する第１の割り当て決定回路と、
    前記第２のカウンターからの第２のカウント値に基づいて、前記入力デジタルデータの各ビットに対する前記第２型キャパシターの割り当てを決定する第２の割り当て決定回路を含むことを特徴とするＤ／Ａ変換回路。
14. 請求項１２又は１３において、
    前記第１型キャパシターは、Ｍ個のユニットキャパシターにより構成されるキャパシターであり、
    前記第２型キャパシターは、Ｎ個（ＭとＮは異なる整数）のユニットキャパシターにより構成されるキャパシターであることを特徴とするＤ／Ａ変換回路。
15. 請求項１乃至１４のいずれかにおいて、
    前記第１のキャパシターアレイ部として、
    非反転側の前記出力ノードに一端が接続される複数のキャパシターを有する第１の非反転側キャパシターアレイ部と、
    反転側の前記出力ノードに一端が接続される複数のキャパシターを有する第１の反転側キャパシターアレイ部とが設けられ、
    前記第１のスイッチアレイ部として、
    前記第１の非反転側キャパシターアレイ部の前記複数のキャパシターの他端に接続され前記入力デジタルデータの上位側ビットに応じてスイッチ制御される複数のスイッチ素子を有する第１の非反転側スイッチアレイ部と、
    前記第１の反転側キャパシターアレイ部の前記複数のキャパシターの他端に接続され前記入力デジタルデータの上位側ビットに応じてスイッチ制御される複数のスイッチ素子を有する第１の反転側スイッチアレイ部とが設けられ、
    前記第２のキャパシターアレイ部として、
    非反転側の前記第１のノードに一端が接続される複数のキャパシターを有する第２の非反転側キャパシターアレイ部と、
    反転側の前記第１のノードに一端が接続される複数のキャパシターを有する第２の反転側キャパシターアレイ部とが設けられ、
    前記第２のスイッチアレイ部として、
    前記第２の非反転側キャパシターアレイ部の前記複数のキャパシターの他端に接続され前記入力デジタルデータの下位側ビットに応じてスイッチ制御される複数のスイッチ素子を有する第２の非反転側スイッチアレイ部と、
    前記第２の反転側キャパシターアレイ部の前記複数のキャパシターの他端に接続され前記入力デジタルデータの下位側ビットに応じてスイッチ制御される複数のスイッチ素子を有する第２の反転側スイッチアレイ部とが設けられ、
    前記第１のサブＤ／Ａ用キャパシターアレイ部として、
    非反転側の前記第２のノードに一端が接続される複数のキャパシターを有する第１の非反転側サブＤ／Ａ用キャパシターアレイ部と、
    反転側の前記第２のノードに一端が接続される複数のキャパシターを有する第１の反転側サブＤ／Ａ用キャパシターアレイ部とが設けられ、
    前記第１のサブＤ／Ａ用スイッチアレイ部として、
    前記第１の非反転側サブＤ／Ａ用キャパシターアレイ部の前記複数のキャパシターの他端に接続される複数のスイッチ素子を有する第１の非反転側サブＤ／Ａ用スイッチアレイ部と、
    前記第１の反転側サブＤ／Ａ用キャパシターアレイ部の前記複数のキャパシターの他端に接続される複数のスイッチ素子を有する第１の反転側サブＤ／Ａ用スイッチアレイ部とが設けられることを特徴とするＤ／Ａ変換回路。
16. 請求項１乃至１５のいずれかに記載のＤ／Ａ変換回路と、
    前記Ｄ／Ａ変換回路の前記出力ノードの信号と、入力信号のサンプリング信号との比較処理を行う比較回路とを含むことを特徴とするＡ／Ｄ変換回路。
17. 請求項１乃至１５のいずれかに記載のＤ／Ａ変換回路を含むことを特徴とする電子機器。
18. 請求項１６に記載のＡ／Ｄ変換回路を含むことを特徴とする電子機器。

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