JP5020157B2 - アナログ・ディジタル変換回路 - Google Patents
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図19は、アナログ・ディジタル変換回路の第1の従来例の構成(フラッシュ型)を示すブロック構成図であり、特許文献1の特開平6−204873号公報「A/D変換器」にて開示されたブロック構成である。図19において、1はクロック信号CLK入力端子、2はアナログ信号VIN入力端子、3は参照電圧(トップ側)VRT入力端子、4は参照電圧(ボトム側)VRB入力端子、7〜9はディジタル信号D2〜D0出力端子、10はオーバーフロー信号OF出力端子、11は抵抗ラダー、12はクロック分配器、13〜20は電圧比較器、21はエンコーダ、99は遅延回路である。
VLSB=(VRT−VRB)/2n
で与えられる。
図21は、アナログ・ディジタル変換回路の第2の従来例の構成(フォールディング型)を示すブロック構成図であり、特許文献2の特許第3813614号公報「エラー補正回路およびA/Dコンバータ」にて開示されたブロック構成である。図21において、1はクロック信号CLK入力端子、2はアナログ信号VIN入力端子、3は参照電圧(トップ側)VRT入力端子、4は参照電圧(ボトム側)VRB入力端子、5〜9はディジタル信号D4〜D0出力端子、30はアンプ、31はクロック分配器、32は第1のアナログ・ディジタル変換要素ADC_a、33はフォールディング回路、34は第2のアナログ・ディジタル変換要素ADC_bである。
図22は、アナログ・ディジタル変換回路の第3の従来例の構成(タイムインタリーブ型)を示すブロック構成図であり、特許文献3の特開平9−252251号公報「多相クロック信号発生回路およびアナログ・ディジタル変換器」にて開示されたブロック構成である。図22において、1はクロック信号CLK入力端子、2はアナログ信号VIN入力端子、3は参照電圧(トップ側)VRT入力端子、4は参照電圧(ボトム側)VRB入力端子、5〜9はディジタル信号D4〜D0出力端子、23はクロック分配移相器、24はアンプ、25〜28は第1〜第4のアナログ・ディジタル変換要素、29はセレクタである。
シフト電圧値vlsb=(VRT−VRB)/(2n×N)
ただし、VRT:各アナログ・ディジタル変換要素の参照電圧の上限値
VRB:各アナログ・ディジタル変換要素の参照電圧の下限値
とすることを特徴とする。
シフト電圧値vlsb2=VRTi−VRBi
ただし、VRTi:第i番目のアナログ・ディジタル変換要素の参照電圧の上限値
VRBi:第i番目のアナログ・ディジタル変換要素の参照電圧の下限値
とすることを特徴とする。
本発明の実施形態の説明に先立って、本発明の特徴についてその概要をまず説明する。本発明は、アナログ・ディジタル変換回路において、アナログ信号を参照電圧に基づいてnビット(n:自然数)のディジタル信号に変換するアナログ・ディジタル変換要素をN個(N:自然数)用意し、アナログ信号電圧と比較する参照電圧またはアナログ信号の直流成分の電圧レベルを各アナログ・ディジタル変換要素ごとにあらかじめ定めたシフト電圧値ずつ電圧シフトさせた値に設定して電圧インタリーブ動作をさせることによって、高サンプルレート、多ビット数のアナログ・ディジタル変換回路を安価に実現することを可能としていることを主要な特徴としている。
図1は、アナログ・ディジタル変換回路の第1の実施形態の構成(電圧インタリーブ・並列型・基本型)を示すブロック構成図である。図1において、1はクロック信号CLK入力端子、2はアナログ信号VIN入力端子、3は参照電圧(トップ側)VRT入力端子、4は参照電圧(ボトム側)VRB入力端子、5〜9はディジタル信号D4〜D0出力端子、10はオーバーフロー信号OF出力端子、35はアンプ、36は電圧発生器、37はクロック分配器、38〜41は第1〜第4のアナログ・ディジタル変換要素、42はコード変換器、99は遅延回路である。
VLSB=(VRTa−VRBa)/2n
で与えられる。
シフト電圧値vlsb=(VRT−VRB)/(2n×N)
ただし、VRT:各アナログ・ディジタル変換要素の参照電圧の上限値
VRB:各アナログ・ディジタル変換要素の参照電圧の下限値
ずつ電圧シフトさせる。
VRTb=VRTa−vlsb
VRTc=VRTb−vlsb
VRTd=VRTc−vlsb
の関係を満たすように与え、アナログ・ディジタル変換要素39,40,41それぞれの基準電圧(ボトム側)は、
VRBb=VRBa−vlsb
VRBc=VRBb−vlsb
VRBd=VRBc−vlsb
の関係を満たすように与える。
図9は、アナログ・ディジタル変換回路の第2の実施形態の構成(電圧インタリーブ・並列型・拡張最下位ビット出力型)を示すブロック構成図である。図9において、1はクロック信号CLK入力端子、2はアナログ信号VIN入力端子、3は参照電圧(トップ側)VRT入力端子、4は参照電圧(ボトム側)VRB入力端子、5〜9はディジタル信号D4〜D0出力端子、10はオーバーフロー信号OF出力端子、35はアンプ、36は電圧発生器、37はクロック分配器、48〜51は第1〜第4のアナログ・ディジタル変換要素、52はコード変換器、99は遅延回路である。
図10は、アナログ・ディジタル変換回路の第3の実施形態の構成(電圧インタリーブ・並列型・入力アナログ信号電圧レベルシフト型)を示すブロック構成図である。図10において、1はクロック信号CLK入力端子、2はアナログ信号VIN入力端子、3は参照電圧(トップ側)VRT入力端子、4は参照電圧(ボトム側)VRB入力端子、5〜9はディジタル信号D4〜D0出力端子、10はオーバーフロー信号OF出力端子、37はクロック分配器、48〜51は第1〜第4のアナログ・ディジタル変換要素、52はコード変換器、57はレベルシフト付アンプ、99は遅延回路である。
シフト電圧値vlsb=VLSB/N
=(VRT−VRB)/(2n×N)
ただし、VRT:各アナログ・ディジタル変換要素の参照電圧の上限値
VRB:各アナログ・ディジタル変換要素の参照電圧の下限値
ずつ電圧シフトさせる。
VINa=VIN
VINb=VINa+vlsb
VINc=VINb+vlsb
VINd=VINc+vlsb
とすれば良い。
図11は、アナログ・ディジタル変換回路の第1の参考例の構成(電圧インタリーブ・直列型・基本型)を示すブロック構成図である。図11において、1はクロック信号CLK入力端子、2はアナログ信号VIN入力端子、3は参照電圧(トップ側)VRT入力端子、4は参照電圧(ボトム側)VRB入力端子、5〜9はディジタル信号D4〜D0出力端子、10はオーバーフロー信号OF出力端子、35はアンプ、58は電圧発生器、37はクロック分配器、38〜41は第1〜第4のアナログ・ディジタル変換要素、59はコード変換器、99は遅延回路である。
VLSB={(VRTa−VRBa)/2n}
で与えられる。
シフト電圧値vlsb=VLSB/N
=(VRT−VRB)/(2n×N)
ただし、VRT:各アナログ・ディジタル変換要素の参照電圧の上限値
VRB:各アナログ・ディジタル変換要素の参照電圧の下限値
ずつ電圧シフトさせていた。
シフト電圧値vlsb2=VLSB×2n
=VRTi−VRBi
ただし、VRTi:第i番目のアナログ・ディジタル変換要素の参照電圧の上限値
VRBi:第i番目のアナログ・ディジタル変換要素の参照電圧の下限値
ずつ電圧シフトさせる。
VRBa=VRTb
VRBb=VRTc
VRBc=VRTd
の関係を満たすように与える。
図17は、アナログ・ディジタル変換回路の第2の参考例の構成(電圧インタリーブ・直列型・電圧発生器省略型)を示すブロック構成図である。図17において、1はクロック信号CLK入力端子、2はアナログ信号VIN入力端子、3は参照電圧(トップ側)VRT入力端子、4は参照電圧(ボトム側)VRB入力端子、5〜9はディジタル信号D4〜D0出力端子、10はオーバーフロー信号OF出力端子、35はアンプ、37はクロック分配器、38〜41は第1〜第4のアナログ・ディジタル変換要素、59はコード変換器、99は遅延回路である。
VRBa=VRTb
VRBb=VRTc
VRBc=VRTd
の関係を満たすように決定するので、同一の電圧値の参照電圧を物理的に接続することによって、配線数を減少させることができる。つまり、本第2の参考例においては、前述のように、VRBaとVRTbとを、VRBbとVRTcとを、VRBcとVRTdとをそれぞれ物理的に接続している。
図18は、アナログ・ディジタル変換回路の第3の参考例の構成(電圧インタリーブ・直列型・アナログ信号入力電圧レベルシフト型)を示すブロック構成図である。図18において、1はクロック値号CLK入力端子、2はアナログ信号VIN入力端子、3は参照電圧(トップ側)VRT入力端子、4は参照電圧(ボトム側)VRB入力端子、5〜9はディジタル信号D4〜D0出力端子、10はオーバーフロー信号OF出力端子、37はクロック分配器、38〜41は第1〜第4のアナログ・ディジタル変換要素、57はレベルシフト付アンプ、59はコード変換器、99は遅延回路である。
シフト電圧値vlsb2=VLSB×2n
=VRTi−VRBi
ただし、VRTi:第i番目のアナログ・ディジタル変換要素の
参照電圧の上限値
VRTi:第i番目のアナログ・ディジタル変換要素の
参照電圧の下限値
ずつ電圧シフトさせる。
VINa=VIN
VINb=VINa+2n×VLSB
=VINa+(VRTa−VRBa)
VINc=VINb+2n×VLSB
=VINb+(VRTb−VRBb)
VINd=VINc+2n×VLSB
=VINc+(VRTc−VRBc)
とすれば良い。
以上に詳細に説明したように、本発明に係るアナログ・ディジタル変換回路においては、クロック分配移相器を用いることなく、サンプルレートとビット数とのトレードオフの関係を緩和させることにより、光通信システムにおけるディジタル信号処理において要求される高いサンプルレート、幅広いビット数の要求を同時に満たすアナログ・ディジタル変換回路を低コストで提供することが可能になる。
Claims (10)
- アナログ信号を参照電圧に基づいてnビット(n:自然数)のディジタル信号に変換するN個(N:自然数)のアナログ・ディジタル変換要素と、N個の前記アナログ・ディジタル変換要素それぞれが出力するnビットのディジタル信号を組み合わせてコード変換したディジタル信号を出力するコード変換器とを少なくも備えたアナログ・ディジタル変換回路であって、N個の前記アナログ・ディジタル変換要素それぞれが、同一位相のクロックで、かつ、それぞれの前記参照電圧をあらかじめ定めたシフト電圧値ずつ電圧シフトさせて動作し、前記コード変換器が、N個の前記アナログ・ディジタル変換要素それぞれが出力するnビットのディジタル信号を組み合わせて、nビットよりも多いビット数のディジタル信号にコード変換し、
前記コード変換器は、N個の前記アナログ・ディジタル変換要素それぞれが出力するnビットのディジタル信号を組み合わせることにより、(n+log 2 N)ビットのディジタル信号にコード変換し、
前記コード変換器が、N個の前記アナログ・ディジタル変換要素のうち、前記参照電圧を最も低くまたは最も高く設定した前記アナログ・ディジタル変換要素、もしくは、前記アナログ信号の直流成分の電圧レベルを最も高くまたは最も低く設定した前記アナログ・ディジタル変換要素が出力するnビットのディジタル信号を、当該アナログ・ディジタル変換回路の上位nビットとして、そのまま出力し、かつ、N個の前記アナログ・ディジタル変換要素それぞれが出力するnビットのディジタル信号のうち最下位ビットのディジタル信号とオーバーフロー信号との論理演算を行うことにより、当該アナログ・ディジタル変換回路の下位log 2 Nビットのディジタル信号にコード変換して出力する
ことを特徴とするアナログ・ディジタル変換回路。 - アナログ信号を参照電圧に基づいてnビット(n:自然数)のディジタル信号に変換するN個(N:自然数)のアナログ・ディジタル変換要素と、N個の前記アナログ・ディジタル変換要素それぞれが出力するnビットのディジタル信号を組み合わせてコード変換したディジタル信号を出力するコード変換器とを少なくも備えたアナログ・ディジタル変換回路であって、N個の前記アナログ・ディジタル変換要素それぞれが、同一位相のクロックで、かつ、それぞれに入力される前記アナログ信号の直流成分の電圧レベルをあらかじめ定めたシフト電圧値ずつ電圧シフトさせて動作し、前記コード変換器が、N個の前記アナログ・ディジタル変換要素それぞれが出力するnビットのディジタル信号を組み合わせて、nビットよりも多いビット数のディジタル信号にコード変換し、
前記コード変換器は、N個の前記アナログ・ディジタル変換要素それぞれが出力するnビットのディジタル信号を組み合わせることにより、(n+log 2 N)ビットのディジタル信号にコード変換し、
前記コード変換器が、N個の前記アナログ・ディジタル変換要素のうち、前記参照電圧を最も低くまたは最も高く設定した前記アナログ・ディジタル変換要素、もしくは、前記アナログ信号の直流成分の電圧レベルを最も高くまたは最も低く設定した前記アナログ・ディジタル変換要素が出力するnビットのディジタル信号を、当該アナログ・ディジタル変換回路の上位nビットとして、そのまま出力し、かつ、N個の前記アナログ・ディジタル変換要素それぞれが出力するnビットのディジタル信号のうち最下位ビットのディジタル信号とオーバーフロー信号との論理演算を行うことにより、当該アナログ・ディジタル変換回路の下位log 2 Nビットのディジタル信号にコード変換して出力する
ことを特徴とするアナログ・ディジタル変換回路。 - 請求項1または2に記載のアナログ・ディジタル変換回路において、当該アナログ・ディジタル変換回路の下位log2Nビットのディジタル信号にコード変換する前記論理演算として、N個の前記アナログ・ディジタル変換要素のうち、前記参照電圧を最も低くまたは最も高く設定した前記アナログ・ディジタル変換要素、もしくは、前記アナログ信号の直流成分の電圧レベルを最も高くまたは最も低く設定した前記アナログ・ディジタル変換要素を除く残りの(N−1)個の前記アナログ・ディジタル変換要素それぞれごとにそれぞれが出力するディジタル信号の最下位ビットとオーバーフロー信号との排他的論理和演算結果それぞれと、前記参照電圧を最も低くまたは最も高く設定した前記アナログ・ディジタル変換要素、もしくは、前記アナログ信号の直流成分の電圧レベルを最も高くまたは最も低く設定した前記アナログ・ディジタル変換要素が出力するディジタル信号の最下位ビットとオーバーフロー信号との排他的論理和演算結果とを、さらに排他的論理和演算を行うことにより得られるN種類のディジタルデータを、循環的に変化するlog2Nのバイナリコードに変換することを特徴とするアナログ・ディジタル変換回路。
- 請求項1ないし3のいずれかに記載のアナログ・ディジタル変換回路において、N個の前記アナログ・ディジタル変換要素それぞれの前記参照電圧の上限値と下限値との間の電圧差を同一の値に設定して動作させ、かつ、N個の前記アナログ・ディジタル変換要素それぞれの前記シフト電圧値vlsbを、
シフト電圧値vlsb=(VRT−VRB)/(2n×N)
ただし、VRT:各アナログ・ディジタル変換要素の参照電圧の上限値
VRB:各アナログ・ディジタル変換要素の参照電圧の下限値
とすることを特徴とするアナログ・ディジタル変換回路。 - 請求項1ないし3のいずれかに記載のアナログ・ディジタル変換回路において、第(i+1)番目{i=1〜(N−1)}の前記アナログ・ディジタル変換要素における前記シフト電圧値vlsb2を、
シフト電圧値vlsb2=VRTi−VRBi
ただし、VRTi:第i番目のアナログ・ディジタル変換要素の参照電圧の上限値
VRBi:第i番目のアナログ・ディジタル変換要素の参照電圧の下限値
とすることを特徴とするアナログ・ディジタル変換回路。 - 請求項1ないし5のいずれかに記載のアナログ・ディジタル変換回路において、前記参照電圧をN個の前記アナログ・ディジタル変換要素に分配する電圧発生器を備えていることを特徴とするアナログ・ディジタル変換回路。
- 請求項1ないし6のいずれかに記載のアナログ・ディジタル変換回路において、前記アナログ信号をN個の前記アナログ・ディジタル変換要素に分配するアンプを備えていることを特徴とするアナログ・ディジタル変換回路。
- 請求項7に記載のアナログ・ディジタル変換回路において、前記アンプが、サンプル&ホールドアンプまたはトラック&ホールドアンプであることを特徴とするアナログ・ディジタル変換回路。
- 請求項1ないし8のいずれかに記載のアナログ・ディジタル変換回路において、少なくとも、N個の前記アナログ・ディジタル変換要素を複数のチップに分割して実装することを特徴とするアナログ・ディジタル変換回路。
- アナログ信号を参照電圧に基づいてnビット(n:自然数)のディジタル信号に変換するN個(N:自然数)のアナログ・ディジタル変換要素と、N個の前記アナログ・ディジタル変換要素それぞれが出力するnビットのディジタル信号を組み合わせてコード変換したディジタル信号を出力するコード変換器とを少なくも備えたアナログ・ディジタル変換回路であって、N個の前記アナログ・ディジタル変換要素それぞれが、同一位相のクロックで、かつ、それぞれの前記参照電圧をあらかじめ定めたシフト電圧値ずつ電圧シフトさせて動作し、前記コード変換器が、N個の前記アナログ・ディジタル変換要素それぞれが出力するnビットのディジタル信号を組み合わせて、nビットよりも多いビット数のディジタル信号にコード変換し、
N個の前記アナログ・ディジタル変換要素それぞれが、アナログ信号をnビットのディジタル信号とオーバーフロー信号とに変換する回路と、nビットの前記ディジタル信号のうち最下位ビットのディジタル信号と前記オーバーフロー信号との排他的論理和を演算する回路とを含んで構成されていることを特徴とするアナログ・ディジタル変換回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008115820A JP5020157B2 (ja) | 2008-04-25 | 2008-04-25 | アナログ・ディジタル変換回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008115820A JP5020157B2 (ja) | 2008-04-25 | 2008-04-25 | アナログ・ディジタル変換回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009267808A JP2009267808A (ja) | 2009-11-12 |
JP5020157B2 true JP5020157B2 (ja) | 2012-09-05 |
Family
ID=41393086
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (1)
Country | Link |
---|---|
JP (1) | JP5020157B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5679412B2 (ja) * | 2010-07-07 | 2015-03-04 | 株式会社タニタ | Ad変換装置、ad変換方法、及び電子機器 |
US9041570B2 (en) | 2011-09-30 | 2015-05-26 | Nec Corporation | Analog-to-digital converter and analog-to-digital conversion method |
CN114296017A (zh) * | 2021-11-26 | 2022-04-08 | 上海东软医疗科技有限公司 | 磁共振接收装置、磁共振信号处理方法和磁共振设备 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5686530A (en) * | 1979-12-17 | 1981-07-14 | Fujitsu Ltd | Parallel type a/d converter |
JPS60146528A (ja) * | 1984-01-11 | 1985-08-02 | Nec Corp | A/d変換回路 |
JPS6276929A (ja) * | 1985-09-30 | 1987-04-09 | Yokogawa Electric Corp | A/d変換装置 |
JPH01122212A (ja) * | 1987-11-06 | 1989-05-15 | Nippon Hoso Kyokai <Nhk> | A/d変換装置 |
JPH0379128A (ja) * | 1989-08-22 | 1991-04-04 | Toshiba Corp | A/d変換器 |
JPH07202696A (ja) * | 1993-12-28 | 1995-08-04 | Fujitsu Ltd | アナログ−デジタル変換回路 |
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2008
- 2008-04-25 JP JP2008115820A patent/JP5020157B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JP2009267808A (ja) | 2009-11-12 |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100721 |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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|
RD02 | Notification of acceptance of power of attorney |
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|
RD04 | Notification of resignation of power of attorney |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120612 |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
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A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150622 Year of fee payment: 3 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
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|
LAPS | Cancellation because of no payment of annual fees |