JPH0379128A - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
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- JPH0379128A JPH0379128A JP21666989A JP21666989A JPH0379128A JP H0379128 A JPH0379128 A JP H0379128A JP 21666989 A JP21666989 A JP 21666989A JP 21666989 A JP21666989 A JP 21666989A JP H0379128 A JPH0379128 A JP H0379128A
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- 238000006243 chemical reaction Methods 0.000 abstract description 3
- 239000000872 buffer Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、分解能に優れたＡ／Ｄ変換器に関する。
（従来の技術）
電子回路製造技術の進歩により種々のビット構成のＡ／
Ｄ変換器が提供されているが、成るビット構成のＡ／Ｄ
変換器を得たい場合そのビットのＡ／Ｄ変換器を単独に
用いるよりも、それよりも小さなビット構成のＡ／Ｄ変
換器を複数個組み合せて用いた方が経済的に有利な場合
がある。例えば８ビツトのＡ／Ｄ変換器は用途が広いた
め市場にかなり普及しているが、９ビツト又は１０ビツ
トのＡ／Ｄ変換器は特殊部類に属するためそう普及され
ていないので入手するのは簡単でなく、また値段も８ビ
ツトのタイプに比較してかなり高い。このため９ビツト
又は１０ビツトのＡ／Ｄ変換器を得たい場合は、これら
を単独に用いるよりも８ビツトのものを２個組み合せて
構成したＡ／Ｄ変換器を用いた方が経済的にずっと有利
となる。
Ｄ変換器が提供されているが、成るビット構成のＡ／Ｄ
変換器を得たい場合そのビットのＡ／Ｄ変換器を単独に
用いるよりも、それよりも小さなビット構成のＡ／Ｄ変
換器を複数個組み合せて用いた方が経済的に有利な場合
がある。例えば８ビツトのＡ／Ｄ変換器は用途が広いた
め市場にかなり普及しているが、９ビツト又は１０ビツ
トのＡ／Ｄ変換器は特殊部類に属するためそう普及され
ていないので入手するのは簡単でなく、また値段も８ビ
ツトのタイプに比較してかなり高い。このため９ビツト
又は１０ビツトのＡ／Ｄ変換器を得たい場合は、これら
を単独に用いるよりも８ビツトのものを２個組み合せて
構成したＡ／Ｄ変換器を用いた方が経済的にずっと有利
となる。
一般にＡ／Ｄ変換器の最小分解能は次式のように示され
る。
る。
最小分解能＝最小分解電圧／入力電圧範囲従って８ビツ
トのＡ／Ｄ変換器でもこれを２個並列に接続してアナロ
グ入力電圧範囲を２倍に拡大することにより、９ビツト
のＡ／Ｄ変換器と見かけ土間等の最小分解能を得ること
が可能となる。
トのＡ／Ｄ変換器でもこれを２個並列に接続してアナロ
グ入力電圧範囲を２倍に拡大することにより、９ビツト
のＡ／Ｄ変換器と見かけ土間等の最小分解能を得ること
が可能となる。
第３図はこのような観点から考えられた従来のＡ／Ｄ変
換器を示すもので、２個の８ビツトのＡ／Ｄ変換器Ａ
ｌ 、 Ａ ２を並列に接続することにより１つのＡ／
Ｄ変換器を構成するようにしたものである。この場合第
１のＡ／Ｄ変換器Ａ１には第４図（ａ）に示すように例
えばＯ［Ｖ］乃至２［Ｖ］の範囲のアナログ入力電圧を
カバーさせ。
換器を示すもので、２個の８ビツトのＡ／Ｄ変換器Ａ
ｌ 、 Ａ ２を並列に接続することにより１つのＡ／
Ｄ変換器を構成するようにしたものである。この場合第
１のＡ／Ｄ変換器Ａ１には第４図（ａ）に示すように例
えばＯ［Ｖ］乃至２［Ｖ］の範囲のアナログ入力電圧を
カバーさせ。
第２のＡ／Ｄ変換器Ａ２には第４図（ｂ）に示すように
例えば２［Ｖ］乃至４［ｖ］のアナログ入力電圧をカバ
ーさせて、結果的に１つのＡ／Ｄ変換器の場合に比べて
２倍の範囲のアナログ入力電圧をカバーさせるように構
成したものである。
例えば２［Ｖ］乃至４［ｖ］のアナログ入力電圧をカバ
ーさせて、結果的に１つのＡ／Ｄ変換器の場合に比べて
２倍の範囲のアナログ入力電圧をカバーさせるように構
成したものである。
Ｓｏは０［ｖ］の基準電圧を第１のバッファＢ０を介し
て第１のＡ／Ｄ変換器Ａ１に入力する第１の基準電圧源
、Ｓ２は２ ［：Ｖ］の基準電圧を第２のバッツファＢ
２を介して第１及び第２のＡ／Ｄ変換器Ａ１．Ａ２に入
力する第２の基準電圧源、Ｓ３は４［ｖ］の基準電圧を
第３のバッファＢ３を介して第２のＡ／Ｄ変換器Ａ２に
入力する第３の基準電圧源である。ＩＮはＯ［Ｖ］乃至
４［■］の範囲のアナログ入力電圧を第１及び第２のＡ
／Ｄ変換器Ａ１．Ａ２に共通に印加するアナログ電圧源
である。ＳＥはセレクタで第１のＡ／Ｄ変換器Ａ１が２
ＥＶ］をオーバーフローしたときは第１のＡ／Ｄ変換
器Ａ１の出力を第２のＡ／Ｄ変換器Ａ２に切換えると共
に、８ビツトの２つのＡ／Ｄ変換器Ａ工、Ａ２が動作す
ることにより９ビツトのディジタル電圧を出力するよう
に働く。
て第１のＡ／Ｄ変換器Ａ１に入力する第１の基準電圧源
、Ｓ２は２ ［：Ｖ］の基準電圧を第２のバッツファＢ
２を介して第１及び第２のＡ／Ｄ変換器Ａ１．Ａ２に入
力する第２の基準電圧源、Ｓ３は４［ｖ］の基準電圧を
第３のバッファＢ３を介して第２のＡ／Ｄ変換器Ａ２に
入力する第３の基準電圧源である。ＩＮはＯ［Ｖ］乃至
４［■］の範囲のアナログ入力電圧を第１及び第２のＡ
／Ｄ変換器Ａ１．Ａ２に共通に印加するアナログ電圧源
である。ＳＥはセレクタで第１のＡ／Ｄ変換器Ａ１が２
ＥＶ］をオーバーフローしたときは第１のＡ／Ｄ変換
器Ａ１の出力を第２のＡ／Ｄ変換器Ａ２に切換えると共
に、８ビツトの２つのＡ／Ｄ変換器Ａ工、Ａ２が動作す
ることにより９ビツトのディジタル電圧を出力するよう
に働く。
このような構成のＡ／Ｄ変換器によれば、２つの８ビツ
トのＡ／Ｄ変換器を並列に接続して入力すべきアナログ
電圧の範囲を拡大することにより、前記式から明らかな
ように最小分解能は９ビツトのＡ／Ｄ変換器と見かけ土
間等に構成することができる。
トのＡ／Ｄ変換器を並列に接続して入力すべきアナログ
電圧の範囲を拡大することにより、前記式から明らかな
ように最小分解能は９ビツトのＡ／Ｄ変換器と見かけ土
間等に構成することができる。
（発明が解決しようとする課題）
ところで従来のＡ／Ｄ変換器では、並列に接続した２つ
のＡ／Ｄ変換器によってアナログ入力電圧の範囲を拡大
して見かけ上の分解能を向上するようにしているが、入
力電圧に応じて各Ａ／Ｄ変換器を切換えねばならないの
で、常に各Ａ／Ｄ変換器の特性を調整する等の煩雑な手
間を必要とする。例えば各特性のりニアリティにずれが
あると誤った出力が生ずるので常にこれを調整しなけれ
ばならず、また入力電圧が高周波になるとノイズが避け
られず、更に一方のＡ／Ｄ変換器の、ゲインを他方の２
倍に増幅しなけばならない等の問題がある。
のＡ／Ｄ変換器によってアナログ入力電圧の範囲を拡大
して見かけ上の分解能を向上するようにしているが、入
力電圧に応じて各Ａ／Ｄ変換器を切換えねばならないの
で、常に各Ａ／Ｄ変換器の特性を調整する等の煩雑な手
間を必要とする。例えば各特性のりニアリティにずれが
あると誤った出力が生ずるので常にこれを調整しなけれ
ばならず、また入力電圧が高周波になるとノイズが避け
られず、更に一方のＡ／Ｄ変換器の、ゲインを他方の２
倍に増幅しなけばならない等の問題がある。
本発明は以上のような問題に対処してなされたもので、
煩雑な調整手間を不要にして高分解能が得られるＡ／Ｄ
変換器を提供することを特徴とするものである。
煩雑な調整手間を不要にして高分解能が得られるＡ／Ｄ
変換器を提供することを特徴とするものである。
［発明の構成］
（課題を解決するための手段）
上記目的を達成するために本発明は、同一ビット構成の
複数個のＡ／Ｄ変換器を並列に接続し、各Ａ／Ｄ変換器
に共通にアナログ入力を印加すると共に各々に各Ａ／Ｄ
変換器の分解能の複数個分の１ずらした基準電圧を印加
し、各Ａ／Ｄ変換器の出力を加算してディジタル出力と
することを特徴とするものである。
複数個のＡ／Ｄ変換器を並列に接続し、各Ａ／Ｄ変換器
に共通にアナログ入力を印加すると共に各々に各Ａ／Ｄ
変換器の分解能の複数個分の１ずらした基準電圧を印加
し、各Ａ／Ｄ変換器の出力を加算してディジタル出力と
することを特徴とするものである。
（作 用）
同一ビット構成の複数個のＡ／Ｄ変換器例えば８ビツト
の２個のＡ／Ｄ変換器を、一方を他方に対し分解能の１
／２ずらした基準電圧を印加するようにし、２個のＡ／
Ｄ変換器の出力を加算してディジタル出力を得るように
したので、入力電圧範囲を拡大することなく高分解能の
Ａ／Ｄ変換器を構成することができる、。よって従来の
ように各Ａ／Ｄ変換器の特性を調整する等の煩雑な手間
を必要とすることなく、高分解能のＡ／Ｄ変換器を得る
ことができる。
の２個のＡ／Ｄ変換器を、一方を他方に対し分解能の１
／２ずらした基準電圧を印加するようにし、２個のＡ／
Ｄ変換器の出力を加算してディジタル出力を得るように
したので、入力電圧範囲を拡大することなく高分解能の
Ａ／Ｄ変換器を構成することができる、。よって従来の
ように各Ａ／Ｄ変換器の特性を調整する等の煩雑な手間
を必要とすることなく、高分解能のＡ／Ｄ変換器を得る
ことができる。
（実施例）
以下図面を参照して本発明の詳細な説明する。
第１図は本発明のＡ／Ｄ変換器の実施例を示す結線図で
、ＡＩ。及びＡ２ｏは共に８ビツト構成から成る第１及
び第２のＡ／Ｄ変換器で、共に２［ｖ］の範囲のアナロ
グ入力電圧をカバーするように構成されている。このう
ち第１のＡ／Ｄ変換器Ａ１０に対して第２のＡ／Ｄ変換
器Ａ２ｏは、同一範囲のアナログ入力電圧をカバーする
ように構成されているだけでなく、第２図のように８ビ
ツトの分解能である１／２” ＝１／２５６の１／２ビ
ツトだけずれた基準電圧が印加されるように構成されて
いる。
、ＡＩ。及びＡ２ｏは共に８ビツト構成から成る第１及
び第２のＡ／Ｄ変換器で、共に２［ｖ］の範囲のアナロ
グ入力電圧をカバーするように構成されている。このう
ち第１のＡ／Ｄ変換器Ａ１０に対して第２のＡ／Ｄ変換
器Ａ２ｏは、同一範囲のアナログ入力電圧をカバーする
ように構成されているだけでなく、第２図のように８ビ
ツトの分解能である１／２” ＝１／２５６の１／２ビ
ツトだけずれた基準電圧が印加されるように構成されて
いる。
Ｖｃｃは第１及び第２のＡ／Ｄ変換器Ａ １０． Ａ
２０に各々第１及び第２の基準電圧を印加するための電
源、Ｒ１乃至Ｒ７は電源Ｖｃｃに基いて各Ａ／Ｄ変換器
Ａ１０． Ａ２０に印加する基準電圧を発生するための
抵抗、ＢＩＯ乃至Ｂ２Ｏは第１乃至第４のバッファ、Ｌ
ｌは第１の基準電圧ライン、Ｒ２は第２の基準電圧ライ
ンである、ＡＤＤは加算器で各Ａ／Ｄ変換器Ａ １０．
Ａ ２ｇの８ビツトの出力を加算して９ビツトの出力
を発生する加算器である。なおこの加算器ＡＤＤには前
記したように第２のＡ／Ｄ変換変換器Ａ２基準電圧を第
１のＡ／Ｄ変換変換器Ａ１対して、分解能の１／２ビツ
トずらしたことを補うために１ビツト分が加えられる。
２０に各々第１及び第２の基準電圧を印加するための電
源、Ｒ１乃至Ｒ７は電源Ｖｃｃに基いて各Ａ／Ｄ変換器
Ａ１０． Ａ２０に印加する基準電圧を発生するための
抵抗、ＢＩＯ乃至Ｂ２Ｏは第１乃至第４のバッファ、Ｌ
ｌは第１の基準電圧ライン、Ｒ２は第２の基準電圧ライ
ンである、ＡＤＤは加算器で各Ａ／Ｄ変換器Ａ １０．
Ａ ２ｇの８ビツトの出力を加算して９ビツトの出力
を発生する加算器である。なおこの加算器ＡＤＤには前
記したように第２のＡ／Ｄ変換変換器Ａ２基準電圧を第
１のＡ／Ｄ変換変換器Ａ１対して、分解能の１／２ビツ
トずらしたことを補うために１ビツト分が加えられる。
また端子ＩＮにはＡ／Ｄ変換すべきアナログ電圧が入力
される。
される。
電源Ｖｃｃ、抵抗Ｒ工乃至Ｒ７が一例として図示したよ
うな値に設定されたとすると、ポイントＰ工には第１の
基準電圧である３、５ ［Ｖ］が発生すると共にポイン
トＰ２には第２の基準電圧である１、５ ［Ｖ］が発生
し、これらの差（３，５［Ｖコー１．５ ［Ｖ］ ）で
ある２ ［Ｖコが各Ａ／Ｄ変換器Ａ工。、Ａ２０でカバ
ーする入力電圧の範囲を規定する。第１の基準電圧であ
る３、５ ［Ｖ］は第１の基準電圧ラインＬ１からバッ
ファＢＩＯを介して第１のＡ／Ｄ変換変換器Ａ１対加さ
れると共に、第２の基準電圧である１、５［Ｖ］は第２
の基準電圧ラインＬ２から第２のバッファＢ２０を介し
て第１のＡ／Ｄ変換変換器Ａ１対加される。また３、５
［Ｖ］は第１の基準電圧ラインＬ１のポイントＰ３か
ら抵抗Ｒ４，Ｒｓから成る第１の分岐ライン１１による
電圧降下分を減じたポイントＰ４の値が、第１の基準電
圧として第３のバッファＢ３０を介して第２のＡ／Ｄ変
換器Ａ２０に印加される。この電圧降下分は（３，５［
Ｖ］ ）Ｘ （５１，２にΩ）／（１００Ω＋５１．２
にΩ）の値となり、前記したように分解能の１／２ビツ
ト分ずらすため（下回るため）の値に相当する。同様に
１．５ ［Ｖ］は第２の基準電圧ラインＬ２のポイント
Ｐ、から抵抗Ｒ６゜Ｒ７から成る第２の分岐ライン１２
による電圧降下分を減じたポイントＰ６の値が、第２の
基準電圧として第４のバッファＢ４Ｑを介して第２のＡ
／Ｄ変換変換器Ａ２基加される。この電圧降下分は（１
，５［Ｖ］ ）ｘ （５１，２ｋＱ）／（５０Ω＋５１
．２にΩ）の値となり、前記したように分解能の１／２
ビツト分ずらすための値に相当する。但しＲ４とＲ６の
値の差は入力端子の範囲である２［ｖ］のアッパ部分と
ボトム部分との差異である。
うな値に設定されたとすると、ポイントＰ工には第１の
基準電圧である３、５ ［Ｖ］が発生すると共にポイン
トＰ２には第２の基準電圧である１、５ ［Ｖ］が発生
し、これらの差（３，５［Ｖコー１．５ ［Ｖ］ ）で
ある２ ［Ｖコが各Ａ／Ｄ変換器Ａ工。、Ａ２０でカバ
ーする入力電圧の範囲を規定する。第１の基準電圧であ
る３、５ ［Ｖ］は第１の基準電圧ラインＬ１からバッ
ファＢＩＯを介して第１のＡ／Ｄ変換変換器Ａ１対加さ
れると共に、第２の基準電圧である１、５［Ｖ］は第２
の基準電圧ラインＬ２から第２のバッファＢ２０を介し
て第１のＡ／Ｄ変換変換器Ａ１対加される。また３、５
［Ｖ］は第１の基準電圧ラインＬ１のポイントＰ３か
ら抵抗Ｒ４，Ｒｓから成る第１の分岐ライン１１による
電圧降下分を減じたポイントＰ４の値が、第１の基準電
圧として第３のバッファＢ３０を介して第２のＡ／Ｄ変
換器Ａ２０に印加される。この電圧降下分は（３，５［
Ｖ］ ）Ｘ （５１，２にΩ）／（１００Ω＋５１．２
にΩ）の値となり、前記したように分解能の１／２ビツ
ト分ずらすため（下回るため）の値に相当する。同様に
１．５ ［Ｖ］は第２の基準電圧ラインＬ２のポイント
Ｐ、から抵抗Ｒ６゜Ｒ７から成る第２の分岐ライン１２
による電圧降下分を減じたポイントＰ６の値が、第２の
基準電圧として第４のバッファＢ４Ｑを介して第２のＡ
／Ｄ変換変換器Ａ２基加される。この電圧降下分は（１
，５［Ｖ］ ）ｘ （５１，２ｋＱ）／（５０Ω＋５１
．２にΩ）の値となり、前記したように分解能の１／２
ビツト分ずらすための値に相当する。但しＲ４とＲ６の
値の差は入力端子の範囲である２［ｖ］のアッパ部分と
ボトム部分との差異である。
次に本実施例の作用を説明する。
２［Ｖ］の範囲のアナログ入力電圧は並列に接続された
８ビツトの第１及び第２のＡ／Ｄ変換器Ａ １ ｏ、
Ａ ２０に印加される。この場合第２のＡ／Ｄ変換変換
器Ａ２基１／２ビツト分ずらして基準電圧が印加される
ように構成されているので、第１及び第２のＡ／Ｄ変換
器ＡＩＯ，Ａ２０から各々出力された８ビツトのディジ
タル出力は加算器ＡＤＤで加算され、８ビツトの分解能
１／２８＝１／２５６が更に１／２ビツト分降下された
１１５１２の分解能を有する９ビツトのディジタル信号
として出力される。
８ビツトの第１及び第２のＡ／Ｄ変換器Ａ １ ｏ、
Ａ ２０に印加される。この場合第２のＡ／Ｄ変換変換
器Ａ２基１／２ビツト分ずらして基準電圧が印加される
ように構成されているので、第１及び第２のＡ／Ｄ変換
器ＡＩＯ，Ａ２０から各々出力された８ビツトのディジ
タル出力は加算器ＡＤＤで加算され、８ビツトの分解能
１／２８＝１／２５６が更に１／２ビツト分降下された
１１５１２の分解能を有する９ビツトのディジタル信号
として出力される。
従って本実施例によれば、同一範囲のアナログ入力電圧
をカバーする２つの８ビツトのＡ／Ｄコンバータを並列
接続するだけで、従来のように入力電圧の範囲を拡大す
ることなく高分解能を有する９ビツトのＡ／Ｄ変換を行
わせることができる。
をカバーする２つの８ビツトのＡ／Ｄコンバータを並列
接続するだけで、従来のように入力電圧の範囲を拡大す
ることなく高分解能を有する９ビツトのＡ／Ｄ変換を行
わせることができる。
これにより各Ａ／Ｄ変換器の特性を調整する等の煩雑な
手間を必要とすることなく、高分解能を得ることができ
る。例えば２つのＡ／Ｄ変換器は同一範囲の入力電圧を
カバーするように構成されているので、リニアリティの
問題はなくなり、また入力電圧が高周波になった場合の
ノイズも避けられる。更に一方のＡ／Ｄ変換器のゲイン
を他方の２倍に増幅しなければならない等の問題もなく
なる。
手間を必要とすることなく、高分解能を得ることができ
る。例えば２つのＡ／Ｄ変換器は同一範囲の入力電圧を
カバーするように構成されているので、リニアリティの
問題はなくなり、また入力電圧が高周波になった場合の
ノイズも避けられる。更に一方のＡ／Ｄ変換器のゲイン
を他方の２倍に増幅しなければならない等の問題もなく
なる。
また本実施例によれば特に２個のＡ／Ｄ変換器の出力を
加算してディジタル出力を得るので、入力電圧が高周波
になる程ノイズマージンを上げられるという利点がある
。なお基準電圧の設定は抵抗の組み合せにより任意の値
が設定可能なので、何ら特別な回路は不要である。特に
本実施例によれば用いる抵抗の精度はあまり問題でない
ので、アレイ抵抗のように比較的低精度例えば数１０％
のものを用いることができるのでコストアップを伴うこ
となく目的を達成することができる。
加算してディジタル出力を得るので、入力電圧が高周波
になる程ノイズマージンを上げられるという利点がある
。なお基準電圧の設定は抵抗の組み合せにより任意の値
が設定可能なので、何ら特別な回路は不要である。特に
本実施例によれば用いる抵抗の精度はあまり問題でない
ので、アレイ抵抗のように比較的低精度例えば数１０％
のものを用いることができるのでコストアップを伴うこ
となく目的を達成することができる。
なお本実施例では２［■］の入力範囲をカバーする２つ
の８ビツトのＡ／Ｄ変換器を組み合せた例で説明したが
、これらは−例を示したものでありそれらの各位は任意
のものを用いることができる。
の８ビツトのＡ／Ｄ変換器を組み合せた例で説明したが
、これらは−例を示したものでありそれらの各位は任意
のものを用いることができる。
［発明の効果コ
以上述べたように本発明によれば、並列接続する複数個
のＡ／Ｄ変換器に印加する各基準電圧を分解能の複数個
分の１ずらすようにしたので、煩雑な調整手間を不要に
した高分解能のＡ／Ｄ変換器を提供することができる。
のＡ／Ｄ変換器に印加する各基準電圧を分解能の複数個
分の１ずらすようにしたので、煩雑な調整手間を不要に
した高分解能のＡ／Ｄ変換器を提供することができる。
第１図は本発明のＡ／Ｄ変換器の実施例を示す結線図、
第２図は本実施例の動作原理の説明図、第３図は従来例
の結線図、第４図は従来例の動作原理の説明図である。 Ａ工。、Ａ２ｏ・・・８ビツトのＡ／Ｄ変換器、ＡＤＤ
・・・加算器、Ｖｃｃ・・・電源、Ｒ４乃至Ｒ７・・・
抵抗。 （０） （ｂ）
第２図は本実施例の動作原理の説明図、第３図は従来例
の結線図、第４図は従来例の動作原理の説明図である。 Ａ工。、Ａ２ｏ・・・８ビツトのＡ／Ｄ変換器、ＡＤＤ
・・・加算器、Ｖｃｃ・・・電源、Ｒ４乃至Ｒ７・・・
抵抗。 （０） （ｂ）
Claims (1)
- 同一ビット構成の複数個のＡ／Ｄ変換器を並列に接続し
、各Ａ／Ｄ変換器に共通のアナログ入力を印加すると共
に各々に各Ａ／Ｄ変換器の分解能の複数個分の１ずらし
た基準電圧を印加し、各Ａ／Ｄ変換器の出力を加算して
ディジタル出力とすることを特徴とするＡ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21666989A JPH0379128A (ja) | 1989-08-22 | 1989-08-22 | Ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21666989A JPH0379128A (ja) | 1989-08-22 | 1989-08-22 | Ａ／ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0379128A true JPH0379128A (ja) | 1991-04-04 |
Family
ID=16692069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21666989A Pending JPH0379128A (ja) | 1989-08-22 | 1989-08-22 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0379128A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5622373A (en) * | 1993-09-07 | 1997-04-22 | Tagami; Tetsuro | Chucking device |
| JP2008042885A (ja) * | 2006-07-11 | 2008-02-21 | Matsushita Electric Ind Co Ltd | Ａｄ変換器 |
| JP2009267808A (ja) * | 2008-04-25 | 2009-11-12 | Nippon Telegr & Teleph Corp <Ntt> | アナログ・ディジタル変換回路 |
| WO2020065694A1 (ja) * | 2018-09-25 | 2020-04-02 | サンケン電気株式会社 | アナログデジタル変換器 |
-
1989
- 1989-08-22 JP JP21666989A patent/JPH0379128A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5622373A (en) * | 1993-09-07 | 1997-04-22 | Tagami; Tetsuro | Chucking device |
| JP2008042885A (ja) * | 2006-07-11 | 2008-02-21 | Matsushita Electric Ind Co Ltd | Ａｄ変換器 |
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| WO2020065694A1 (ja) * | 2018-09-25 | 2020-04-02 | サンケン電気株式会社 | アナログデジタル変換器 |
| JPWO2020065694A1 (ja) * | 2018-09-25 | 2021-08-30 | サンケン電気株式会社 | アナログデジタル変換器 |
| US11398828B2 (en) | 2018-09-25 | 2022-07-26 | Sanken Electric Co., Ltd. | Analog-to-digital converter |
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