JP3108281B2 - デルタシグマ型ａｄ変換回路 - Google Patents
デルタシグマ型ａｄ変換回路Info
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- JP3108281B2 JP3108281B2 JP06202280A JP20228094A JP3108281B2 JP 3108281 B2 JP3108281 B2 JP 3108281B2 JP 06202280 A JP06202280 A JP 06202280A JP 20228094 A JP20228094 A JP 20228094A JP 3108281 B2 JP3108281 B2 JP 3108281B2
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Description
【０００１】
【産業上の利用分野】本発明は、スイッチトキャパシタ
を利用して、アナログ信号をデジタル信号に変換するデ
ルタシグマ型ＡＤ変換回路に関する。
を利用して、アナログ信号をデジタル信号に変換するデ
ルタシグマ型ＡＤ変換回路に関する。
【０００２】
【従来の技術】図３は、スイッチトキャパシタを利用し
た従来のデルタシグマ型ＡＤ変換回路であり、入力コン
デンサ２０の一端にスイッチ２１を介して入力信号ＶIN
を入力し、入力コンデンサ２０の他端をスイッチ２４を
介して増幅回路２５のー端子に接続し、入力コンデンサ
２０の一端及び他端を各々スイッチ２３，２２を介して
接地電位に接続する。また、単一電圧源からのステップ
電圧ーＶＲをスイッチ３１を介して帰還コンデンサ３０
の一端に入力し、帰還コンデンサ３０の他端をスイッチ
３６を介して増幅回路２５のー端子に接続し、帰還コン
デンサ３０の一端及び他端を各々スイッチ３２，３５を
介して接地電位に接続する。更に、スイッチ３１及び３
２に並列に各々スイッチ３４及び３３を接続する。
た従来のデルタシグマ型ＡＤ変換回路であり、入力コン
デンサ２０の一端にスイッチ２１を介して入力信号ＶIN
を入力し、入力コンデンサ２０の他端をスイッチ２４を
介して増幅回路２５のー端子に接続し、入力コンデンサ
２０の一端及び他端を各々スイッチ２３，２２を介して
接地電位に接続する。また、単一電圧源からのステップ
電圧ーＶＲをスイッチ３１を介して帰還コンデンサ３０
の一端に入力し、帰還コンデンサ３０の他端をスイッチ
３６を介して増幅回路２５のー端子に接続し、帰還コン
デンサ３０の一端及び他端を各々スイッチ３２，３５を
介して接地電位に接続する。更に、スイッチ３１及び３
２に並列に各々スイッチ３４及び３３を接続する。
【０００３】増幅回路２５は＋端子に接地電位が入力さ
れ、入出力間が積分コンデンサ２６で接続されることに
より積分回路として動作するものであり、その出力は後
段の比較回路２７で接地電位と比較され、比較結果がデ
ジタル信号として出力される。このデジタル信号は遅延
回路２８によって１サンプリング期間遅延され、その遅
延出力に基づきスイッチ３１〜３４をオンオフ制御する
ためのクロックパルスφ1A,φ2A,φ1B，φ2Bがスイッチ
制御回路２９で生成される。
れ、入出力間が積分コンデンサ２６で接続されることに
より積分回路として動作するものであり、その出力は後
段の比較回路２７で接地電位と比較され、比較結果がデ
ジタル信号として出力される。このデジタル信号は遅延
回路２８によって１サンプリング期間遅延され、その遅
延出力に基づきスイッチ３１〜３４をオンオフ制御する
ためのクロックパルスφ1A,φ2A,φ1B，φ2Bがスイッチ
制御回路２９で生成される。
【０００４】スイッチ２１，２２，３５は、図４のアに
示すクロックパルスφ１に応じてオンオフ制御され、ス
イッチ２３，２４，３６は、図４のイに示すクロックパ
ルスφ２に応じてオンオフ制御される。また、スイッチ
制御回路２９においては、図４のウ，エに示すように、
遅延回路の出力が「１」のときは、φ1A,φ2Aとしてφ
１，φ２が出力され、遅延回路の出力が「０」のとき
は、φ1B,φ2Bとしてφ１，φ２が出力される。
示すクロックパルスφ１に応じてオンオフ制御され、ス
イッチ２３，２４，３６は、図４のイに示すクロックパ
ルスφ２に応じてオンオフ制御される。また、スイッチ
制御回路２９においては、図４のウ，エに示すように、
遅延回路の出力が「１」のときは、φ1A,φ2Aとしてφ
１，φ２が出力され、遅延回路の出力が「０」のとき
は、φ1B,φ2Bとしてφ１，φ２が出力される。
【０００５】このように構成されているため、クロック
パルスφ１がＨレベルになったときスイッチ２１，２２
がオンして入力コンデンサ２０に入力電圧ＶINが充電さ
れ、また、帰還コンデンサ３０の端子ｂが接地される。
このとき、遅延回路２８の出力が「１」の場合、クロッ
クパルスφ1A,φ2Aにより、スイッチ３１がオンして３
２がオフするため帰還コンデンサ３０の端子ａに電圧ー
ＶＲが印加される。そこで、クロックパルスφ２がＨレ
ベルになると、スイッチ２３，２４がオンし、入力コン
デンサ２０に充電された電圧が演算増幅回路２５の入力
に供給される。また、クロックパルスφ２及びφ2Aによ
りスイッチ３２，３６がオンして帰還コンデンサ３０に
充電されたーＶＲが演算増幅回路２５の入力に印加さ
れ、従って、入力電圧ＶINに電圧ーＶＲが加算され、こ
の加算電圧が積分コンデンサ２６蓄積される。
パルスφ１がＨレベルになったときスイッチ２１，２２
がオンして入力コンデンサ２０に入力電圧ＶINが充電さ
れ、また、帰還コンデンサ３０の端子ｂが接地される。
このとき、遅延回路２８の出力が「１」の場合、クロッ
クパルスφ1A,φ2Aにより、スイッチ３１がオンして３
２がオフするため帰還コンデンサ３０の端子ａに電圧ー
ＶＲが印加される。そこで、クロックパルスφ２がＨレ
ベルになると、スイッチ２３，２４がオンし、入力コン
デンサ２０に充電された電圧が演算増幅回路２５の入力
に供給される。また、クロックパルスφ２及びφ2Aによ
りスイッチ３２，３６がオンして帰還コンデンサ３０に
充電されたーＶＲが演算増幅回路２５の入力に印加さ
れ、従って、入力電圧ＶINに電圧ーＶＲが加算され、こ
の加算電圧が積分コンデンサ２６蓄積される。
【０００６】一方、遅延回路２８の出力が「０」の場
合、クロックパルスφ1B,φ2Bが出力されるためスイッ
チ３３がオンし、帰還コンデンサ３０の両端は接地さ
れ、帰還コンデンサ３０は完全に放電される。次に、ク
ロックパルスφ2Bのタイミングでスイッチ３４がオンす
ると、帰還コンデンサ３０の端子ａが電圧ーＶＲに接続
されるため、入力コンデンサ２０に充電された入力電圧
ＶINに電圧ＶＲが加算され、この電圧が積分コンデンサ
２６に蓄積される。
合、クロックパルスφ1B,φ2Bが出力されるためスイッ
チ３３がオンし、帰還コンデンサ３０の両端は接地さ
れ、帰還コンデンサ３０は完全に放電される。次に、ク
ロックパルスφ2Bのタイミングでスイッチ３４がオンす
ると、帰還コンデンサ３０の端子ａが電圧ーＶＲに接続
されるため、入力コンデンサ２０に充電された入力電圧
ＶINに電圧ＶＲが加算され、この電圧が積分コンデンサ
２６に蓄積される。
【０００７】このように、単一の電圧ーＶＲと単一の帰
還コンデンサ３０によって、遅延回路２８の出力をＤＡ
変換した２種類の電圧を発生し、入力電圧ＶINから差し
引くことができる。
還コンデンサ３０によって、遅延回路２８の出力をＤＡ
変換した２種類の電圧を発生し、入力電圧ＶINから差し
引くことができる。
【０００８】
【発明が解決しようとする課題】図３に示した従来構成
では、単一の電圧源と単一の帰還コンデンサを用いてい
るので、複数の電圧源あるいは帰還コンデンサを利用す
るものに比べれば、特定周波数の雑音の発生が防止で
き、Ｓ／Ｎ比を向上させることができるが、使用するス
イッチの数が多く、このために、構成素子数が増加する
と共にスイッチングノイズが増加するという課題があっ
た。
では、単一の電圧源と単一の帰還コンデンサを用いてい
るので、複数の電圧源あるいは帰還コンデンサを利用す
るものに比べれば、特定周波数の雑音の発生が防止で
き、Ｓ／Ｎ比を向上させることができるが、使用するス
イッチの数が多く、このために、構成素子数が増加する
と共にスイッチングノイズが増加するという課題があっ
た。
【０００９】
【課題を解決するための手段】本発明は、第１スイッチ
を介して入力信号が一端に入力される入力コンデンサ
と、該入力コンデンサの一端を接地電位に接続するため
の第２スイッチと、第３スイッチを介して単一電圧源か
らのステップ電圧が入力される帰還コンデンサと、該帰
還コンデンサの一端を接地電位に接続するための第４ス
イッチと、前記入力コンデンサの他端と前記帰還コンデ
ンサの他端とを接続し該接続点を接地電位に接続するた
めの第５スイッチと、入出力間に積分コンデンサを接続
し前記接続点の電圧を第６スイッチを介して入力する増
幅回路にて構成される積分回路と、該積分回路の出力と
接地電位とを比較してデジタル信号を出力する比較回路
と、該比較回路の出力デジタル信号を遅延する遅延回路
と、該遅延回路の出力に基づき前記第３及び第４スイッ
チのオンオフ制御を行うための第３及び第４クロックパ
ルスを出力するスイッチ制御回路とを備え、前記第１及
び第５スイッチを第１クロックパルスによりオンオフ制
御し、且つ、前記第２及び第６スイッチを第２クロック
パルスによりオンオフ制御すると共に、前記第３及び第
４スイッチに、前記遅延回路の出力が第１レベルのとき
は各々前記第１及び第２クロックパルスを印加し、第２
レベルのときは各々前記第２及び第１クロックパルスを
印加するようにして、上記課題を解決するものである。
を介して入力信号が一端に入力される入力コンデンサ
と、該入力コンデンサの一端を接地電位に接続するため
の第２スイッチと、第３スイッチを介して単一電圧源か
らのステップ電圧が入力される帰還コンデンサと、該帰
還コンデンサの一端を接地電位に接続するための第４ス
イッチと、前記入力コンデンサの他端と前記帰還コンデ
ンサの他端とを接続し該接続点を接地電位に接続するた
めの第５スイッチと、入出力間に積分コンデンサを接続
し前記接続点の電圧を第６スイッチを介して入力する増
幅回路にて構成される積分回路と、該積分回路の出力と
接地電位とを比較してデジタル信号を出力する比較回路
と、該比較回路の出力デジタル信号を遅延する遅延回路
と、該遅延回路の出力に基づき前記第３及び第４スイッ
チのオンオフ制御を行うための第３及び第４クロックパ
ルスを出力するスイッチ制御回路とを備え、前記第１及
び第５スイッチを第１クロックパルスによりオンオフ制
御し、且つ、前記第２及び第６スイッチを第２クロック
パルスによりオンオフ制御すると共に、前記第３及び第
４スイッチに、前記遅延回路の出力が第１レベルのとき
は各々前記第１及び第２クロックパルスを印加し、第２
レベルのときは各々前記第２及び第１クロックパルスを
印加するようにして、上記課題を解決するものである。
【００１０】
【作用】本発明では、スイッチの数が５個と少なくなる
にもかかわらず、遅延回路の出力が第１レベルのとき
は、入力電圧ＶINに電圧ーＶＲを加算した電圧が積分コ
ンデンサに蓄積され、遅延回路の出力が第２レベルのと
きは、入力電圧ＶINに電圧ＶＲを加算した電圧が積分コ
ンデンサに蓄積されるようになる。そして、蓄積された
電圧が比較回路で接地電位と比較され、比較結果がデジ
タル信号として出力される。
にもかかわらず、遅延回路の出力が第１レベルのとき
は、入力電圧ＶINに電圧ーＶＲを加算した電圧が積分コ
ンデンサに蓄積され、遅延回路の出力が第２レベルのと
きは、入力電圧ＶINに電圧ＶＲを加算した電圧が積分コ
ンデンサに蓄積されるようになる。そして、蓄積された
電圧が比較回路で接地電位と比較され、比較結果がデジ
タル信号として出力される。
【００１１】
【実施例】図１は、本発明の実施例の構成を示す回路図
であり、入力コンデンサ１の一端にスイッチ２を介して
入力信号ＶINを入力し、入力コンデンサ１の他端をスイ
ッチ３を介して増幅回路４のー端子に接続し、入力コン
デンサ１の一端及び他端を各々スイッチ５，６を介して
接地電位に接続する。また、単一電圧源からのステップ
電圧ーＶＲをスイッチ７を介して帰還コンデンサ８の一
端に入力し、この一端をスイッチ９を介して接地電位に
接続する。また、帰還コンデンサ８の他端と入力コンデ
ンサ１の他端を直接接続している。
であり、入力コンデンサ１の一端にスイッチ２を介して
入力信号ＶINを入力し、入力コンデンサ１の他端をスイ
ッチ３を介して増幅回路４のー端子に接続し、入力コン
デンサ１の一端及び他端を各々スイッチ５，６を介して
接地電位に接続する。また、単一電圧源からのステップ
電圧ーＶＲをスイッチ７を介して帰還コンデンサ８の一
端に入力し、この一端をスイッチ９を介して接地電位に
接続する。また、帰還コンデンサ８の他端と入力コンデ
ンサ１の他端を直接接続している。
【００１２】増幅回路４は、従来同様、＋端子に接地電
位が入力され、入出力間が積分コンデンサ１０で接続さ
れて積分回路が構成され、その出力は比較回路１１で接
地電位と比較され、比較結果がデジタル信号として出力
される。このデジタル信号は遅延回路１２によって１サ
ンプリング期間遅延され、その遅延出力に基づきスイッ
チ７，９をオンオフ制御するためのクロックパルスφ
Ａ，φＢがスイッチ制御回路１３で生成される。
位が入力され、入出力間が積分コンデンサ１０で接続さ
れて積分回路が構成され、その出力は比較回路１１で接
地電位と比較され、比較結果がデジタル信号として出力
される。このデジタル信号は遅延回路１２によって１サ
ンプリング期間遅延され、その遅延出力に基づきスイッ
チ７，９をオンオフ制御するためのクロックパルスφ
Ａ，φＢがスイッチ制御回路１３で生成される。
【００１３】ここで、スイッチ２，６は、図２のアに示
すクロックパルスφ１に応じてオンオフ制御され、スイ
ッチ３，５は、図２のイに示すクロックパルスφ２に応
じてオンオフ制御される。また、スイッチ制御回路１３
においては、図２のウ，エに示すように、遅延回路の出
力が「１」のときは、φＡ,φＢとしてφ１，φ２が出
力され、遅延回路の出力が「０」のときは、φＡ,φＢ
としてφ２，φ１が出力されるようゲートか構成されて
いる。
すクロックパルスφ１に応じてオンオフ制御され、スイ
ッチ３，５は、図２のイに示すクロックパルスφ２に応
じてオンオフ制御される。また、スイッチ制御回路１３
においては、図２のウ，エに示すように、遅延回路の出
力が「１」のときは、φＡ,φＢとしてφ１，φ２が出
力され、遅延回路の出力が「０」のときは、φＡ,φＢ
としてφ２，φ１が出力されるようゲートか構成されて
いる。
【００１４】以下、本実施例の動作を図２を参照しなが
ら説明する。まず、クロックパルスφ２がＬレベルでク
ロックパルスφ１がＨレベルになると、スイッチ２，６
がオンしてスイッチ３，５がオフするので、入力コンデ
ンサ１に入力電圧ＶINが充電される。遅延回路１２の出
力が「１」のときは、スイッチ制御回路１３からクロッ
クパルスφＡとしてクロックパルスφ１が出力され、ク
ロックパルスφＢとしてクロックパルスφ２が出力され
るので、入力コンデンサ１が充電されているときは、ス
イッチ６と共に７がオンし、スイッチ９はオフするの
で、ステップ電圧ーＶＲが帰還コンデンサ８の一端に入
力され、帰還コンデンサ８はこの電圧により充電され
る。
ら説明する。まず、クロックパルスφ２がＬレベルでク
ロックパルスφ１がＨレベルになると、スイッチ２，６
がオンしてスイッチ３，５がオフするので、入力コンデ
ンサ１に入力電圧ＶINが充電される。遅延回路１２の出
力が「１」のときは、スイッチ制御回路１３からクロッ
クパルスφＡとしてクロックパルスφ１が出力され、ク
ロックパルスφＢとしてクロックパルスφ２が出力され
るので、入力コンデンサ１が充電されているときは、ス
イッチ６と共に７がオンし、スイッチ９はオフするの
で、ステップ電圧ーＶＲが帰還コンデンサ８の一端に入
力され、帰還コンデンサ８はこの電圧により充電され
る。
【００１５】次に、クロックパルスφ１がＬレベルでク
ロックパルスφ２がＨレベルになると、スイッチ３，５
がオンしてスイッチ２，６がオフするので、入力コンデ
ンサ１に充電された電圧が増幅回路４の入力に供給され
る。これと同時に、φＡ，φＢによりスイッチ９がオン
してスイッチ７がオフするため、帰還コンデンサ８に充
電された電圧もスイッチ３を介して増幅回路４の入力に
供給される。よって、入力電圧ＶINとステップ電圧ーＶ
Ｒが加算され、加算した電圧が積分コンデンサ１０に蓄
積される。
ロックパルスφ２がＨレベルになると、スイッチ３，５
がオンしてスイッチ２，６がオフするので、入力コンデ
ンサ１に充電された電圧が増幅回路４の入力に供給され
る。これと同時に、φＡ，φＢによりスイッチ９がオン
してスイッチ７がオフするため、帰還コンデンサ８に充
電された電圧もスイッチ３を介して増幅回路４の入力に
供給される。よって、入力電圧ＶINとステップ電圧ーＶ
Ｒが加算され、加算した電圧が積分コンデンサ１０に蓄
積される。
【００１６】一方、遅延回路１２の出力が「０」のとき
は、スイッチ制御回路１３からクロックパルスφＡとし
てクロックパルスφ２が出力され、クロックパルスφＢ
としてクロックパルスφ１が出力されるので、入力コン
デンサ１が充電されているときは、スイッチ６と共に９
がオンし、スイッチ７はオフするので、帰還コンデンサ
８の両端は接地されてしまい、帰還コンデンサ８は放電
状態になる。
は、スイッチ制御回路１３からクロックパルスφＡとし
てクロックパルスφ２が出力され、クロックパルスφＢ
としてクロックパルスφ１が出力されるので、入力コン
デンサ１が充電されているときは、スイッチ６と共に９
がオンし、スイッチ７はオフするので、帰還コンデンサ
８の両端は接地されてしまい、帰還コンデンサ８は放電
状態になる。
【００１７】次に、クロックパルスφ１がＬレベルでク
ロックパルスφ２がＨレベルになると、φＡ，φＢによ
りスイッチ７がオンしてスイッチ９がオフするため、帰
還コンデンサ８の端子ａは電圧ーＶＲに接続され、入力
コンデンサ１に充電された電圧ＶINに電圧ＶＲが加算さ
れ、この加算電圧が積分コンデンサ１０に蓄積されるこ
ととなる。
ロックパルスφ２がＨレベルになると、φＡ，φＢによ
りスイッチ７がオンしてスイッチ９がオフするため、帰
還コンデンサ８の端子ａは電圧ーＶＲに接続され、入力
コンデンサ１に充電された電圧ＶINに電圧ＶＲが加算さ
れ、この加算電圧が積分コンデンサ１０に蓄積されるこ
ととなる。
【００１８】このように、図３に示す従来例と同様の動
作を行うこととなる。
作を行うこととなる。
【００１９】
【発明の効果】本発明によれば、スイッチの数を減少さ
れることにより、構成素子数の削減とスイッチングノイ
ズの低減を計ることができる。
れることにより、構成素子数の削減とスイッチングノイ
ズの低減を計ることができる。
【図１】本発明の実施例の構成を示す回路図である。
【図２】実施例の動作を説明するためのタイミングチャ
ートである。
ートである。
【図３】従来のデルタシグマ型ＡＤ変換回路の構成を示
す回路図である。
す回路図である。
【図４】従来例の動作を説明するためのタイミングチャ
ートである。
ートである。
１ 入力コンデンサ ２，３，５，６，７，９ スイッチ ４ 演算増幅回路 ８ 帰還コンデンサ １０ 積分コンデンサ １１ 比較回路 １２ 遅延回路 １３ スイッチ制御回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−170115（ＪＰ，Ａ) 特開 昭60−218923（ＪＰ，Ａ) 特開 昭62−277820（ＪＰ，Ａ) 特開 平５−37383（ＪＰ，Ａ) 特開 平１−94726（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 3/02
Claims (1)
- 【請求項１】 第１スイッチを介して入力信号が一端に
入力される入力コンデンサと、該入力コンデンサの一端
を接地電位に接続するための第２スイッチと、第３スイ
ッチを介して単一電圧源からのステップ電圧が入力され
る帰還コンデンサと、該帰還コンデンサの一端を接地電
位に接続するための第４スイッチと、前記入力コンデン
サの他端と前記帰還コンデンサの他端とを接続し該接続
点を接地電位に接続するための第５スイッチと、入出力
間に積分コンデンサを接続し前記接続点の電圧を第６ス
イッチを介して入力する増幅回路にて構成される積分回
路と、該積分回路の出力と接地電位とを比較してデジタ
ル信号を出力する比較回路と、該比較回路の出力デジタ
ル信号を遅延する遅延回路と、該遅延回路の出力に基づ
き前記第３及び第４スイッチのオンオフ制御を行うため
の第３及び第４クロックパルスを出力するスイッチ制御
回路とを備え、前記第１及び第５スイッチを第１クロッ
クパルスによりオンオフ制御し、且つ、前記第２及び第
６スイッチを第２クロックパルスによりオンオフ制御す
ると共に、前記第３及び第４スイッチに、前記遅延回路
の出力が第１レベルのときは各々前記第１及び第２クロ
ックパルスを印加し、第２レベルのときは各々前記第２
及び第１クロックパルスを印加するようにしたことを特
徴とするデルタシグマ型ＡＤ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06202280A JP3108281B2 (ja) | 1994-08-26 | 1994-08-26 | デルタシグマ型ａｄ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06202280A JP3108281B2 (ja) | 1994-08-26 | 1994-08-26 | デルタシグマ型ａｄ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0870251A JPH0870251A (ja) | 1996-03-12 |
| JP3108281B2 true JP3108281B2 (ja) | 2000-11-13 |
Family
ID=16454928
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06202280A Expired - Fee Related JP3108281B2 (ja) | 1994-08-26 | 1994-08-26 | デルタシグマ型ａｄ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3108281B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4662826B2 (ja) * | 2005-08-05 | 2011-03-30 | 三洋電機株式会社 | スイッチ制御回路、δς変調回路、及びδς変調型ａｄコンバータ |
| KR100828271B1 (ko) * | 2005-08-05 | 2008-05-07 | 산요덴키가부시키가이샤 | 스위치 제어 회로, δ∑ 변조 회로, 및 δ∑ 변조형 ａｄ컨버터 |
| US8704581B2 (en) * | 2007-04-23 | 2014-04-22 | Qualcomm Incorporated | Switched capacitor integration and summing circuits |
| JP2009044391A (ja) * | 2007-08-08 | 2009-02-26 | Digian Technology Inc | Ａｄ変換器 |
| US8779957B2 (en) | 2012-08-02 | 2014-07-15 | Qualcomm Incorporated | Low distortion feed-forward delta-sigma modulator |
-
1994
- 1994-08-26 JP JP06202280A patent/JP3108281B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0870251A (ja) | 1996-03-12 |
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