KR100828271B1

KR100828271B1 - 스위치 제어 회로, δ∑ 변조 회로, 및 δ∑ 변조형 ａｄ컨버터

Info

Publication number: KR100828271B1
Application number: KR1020060073630A
Authority: KR
Inventors: 아끼노부 오니시
Original assignee: 산요덴키가부시키가이샤
Priority date: 2005-08-05
Filing date: 2006-08-04
Publication date: 2008-05-07
Also published as: KR20070017048A

Abstract

적분기의 적분 정밀도 및 Δ∑ 변조 회로의 변조 정밀도를 향상시켜, Δ∑ 변조형 AD 컨버터에서의 왜율 열화를 억제한다. 제1∼제4 스위치를 갖는 스위치드 캐패시터를 이용하여 구성되는 적분기의 상기 제2 및 제3 스위치와, 상기 제1 및 제4 스위치를 상보적으로 온오프하는 스위치 제어 회로로서, 상기 제1 및 제4 스위치를 오프 상태, 상기 제2 및 제3 스위치를 온 상태로 할 때에는, 상기 제4 스위치를 오프 상태로 하기 전에, 상기 제2 스위치를 온 상태로 한다.

오디오 기기, Δ∑ 변조 회로, AD 컨버터, 적분기, 양자화기

Description

스위치 제어 회로, Δ∑ 변조 회로, 및 Δ∑ 변조형 ＡＤ 컨버터{SWITCH CONTROL CIRCUIT, Δ∑ MODULATION CIRCUIT, AND Δ∑ MODULATION TYPE AD CONVERTER}

도 1은, 본 발명의 일 실시 형태인 스위치 제어 회로에 의해 제어되는 적분기의 구성을 도시한 도면.

도 2는, 본 발명의 일 실시 형태인 스위치 제어 회로의 구성을 도시한 도면.

도 3은, 본 실시 형태의 스위치 제어 회로의 동작을 나타내는 타이밍차트.

도 4는, N형 MOSFET 및 P형 MOSFET을 이용하여 구성되는 스위치의 구성예를 도시한 도면.

도 5는, N형 MOSFET 및 P형 MOSFET을 이용하여 구성되는 스위치를 제어하기 위한 4상 클럭을 생성하는 스위치 제어 회로의 구성을 도시한 도면.

도 6은, 본 실시 형태의 스위치 제어 회로에 의해 제어되는 적분기를 이용한 Δ∑ 변조 회로의 구성을 도시한 도면.

도 7은, 본 실시 형태의 Δ∑ 변조 회로에서의 적분기 및 1비트 DAC의 구성을 도시한 도면.

도 8은, 본 실시 형태의 Δ∑ 변조 회로를 이용한 AD 컨버터의 구성을 도시한 도면.

도 9는, 일반적인 적분기의 구성을 도시한 도면.

도 10은, 4상 클럭을 생성하는 일반적인 스위치 제어 회로의 구성을 도시한 도면.

도 11은, 일반적인 스위치 제어 회로의 동작을 나타내는 타이밍차트.

도 12는, Δ∑ 변조형 AD 컨버터에 입력되는 아날로그 신호의 진폭에 따른 이론 상의 왜율 특성을 도시하는 도면.

도 13은, Δ∑ 변조형 AD 컨버터에 입력되는 아날로그 신호의 진폭에 따른 실제 왜율 특성을 도시하는 도면.

<도면의 주요 부분에 대한 부호의 설명>

1 : 적분기

10 : OP 앰프

11, 12 : 캐패시터

20 : 스위치 제어 회로

30∼34 : NOR 회로

35∼60 : 인버터 회로

71 : P형 MOSFET

72 : N형 MOSFET

80 : Δ∑ 변조 회로

81 : 양자화기

82 : 1비트 DA 컨버터

83 : 캐패시터

90 : AD 컨버터

91 : 디지털 필터

SW1∼SW6 : 스위치

[특허 문헌 1] 일본 특허 공개 2002-141802호 공보

[특허 문헌 2] 일본 특허 공개 평10-84255호 공보

본 발명은, 스위치 제어 회로, Δ∑ 변조 회로 및 Δ∑ 변조형 AD 컨버터에 관한 것이다.

오디오 기기 등에 이용되는 AD 컨버터로서, Δ∑ 변조 회로를 이용한 AD 컨버터가 알려져 있다(예를 들면, 특허 문헌 1). 이와 같은 AD 컨버터에서 이용되는 Δ∑ 변조 회로는, 입력되는 아날로그 신호를 적분하여 출력하는 적분기와, 적분된 아날로그 신호를 디지털 신호로 변환하여 출력하는 양자화기 등을 이용하여 실현된다.

그리고, 적분기는, 스위치드 캐패시터와 OP 앰프를 조합시킴으로써 구성할 수 있다. 도 9는, 스위치드 캐패시터 및 OP 앰프를 이용한 적분기의 구성예를 도시한 도면이다. 적분기(100)는, OP 앰프(110)와, 적분용의 캐패시터(111)와, 스위치(SW11∼SW14) 및 캐패시터(112)에 의해 구성되는 스위치드 캐패시터를 구비하고 있다.

적분용의 캐패시터(111)의 한쪽 전극은 OP 앰프(110)의 출력 단자와 전기적으로 접속되고, 다른 한쪽의 전극은 OP 앰프(110)의 반전 입력 단자와 전기적으로 접속되어 있다. 그리고, OP 앰프(110)의 비반전 입력 단자에는, 중간 전압(Vdd/2)이 인가되고 있다. 또한, 스위치(SW11∼SW14) 및 캐패시터(112)에 의해 구성되는 스위치드 캐패시터가 OP 앰프(110)의 반전 입력 단자와 전기적으로 접속되어 있다.

이와 같은 적분기(100)에 있어서, 스위치(SW12, SW13)가 온, 스위치(SW11, SW14)가 오프 상태로 되어 있는 동안, 캐패시터(112)에는 입력 전압(Vin)과 중간 전압(Vdd/2)의 차에 따른 전하가 축적된다(샘플링 처리). 그 후, 스위치(SW12, SW13)가 오프 상태로, 스위치(SW11, SW14)가 온 상태로 되면, 캐패시터(112)에 축적된 전하는, 적분용의 캐패시터(111)에 유입되어 축적된다(적분 처리). 이와 같은, 샘플링 처리·적분 처리가 반복되어 행해짐으로써, OP 앰프(110)의 출력 전압(Vout)은 입력 전압(Vin)을 적분한 전압으로 된다.

그런데, Δ∑ 변조 회로에 있어서는, 분해능을 높이기 위해 샘플링 처리 및 적분 처리를 고정밀도로 행할 필요가 있기 때문에, 스위치 SW12, SW13의 온오프 타이밍을 어긋나게 하거나, 스위치 SW11, SW14의 온오프 타이밍을 어긋나게 하는 경우가 있다(예를 들면, 특허 문헌 2). 도 10은, 스위치(SW11∼SW14) 각각의 온오프를 제어하는 4상 클럭을 생성하는 스위치 제어 회로의 일반적인 구성예를 도시하는 도면이다. 스위치 제어 회로(120)는, NOR 회로(130∼132) 및 인버터 회로(133∼ 138)를 구비하고 있다.

NOR 회로(130)에는, 인버터 회로(133)를 통한 스탠바이 신호(STB)와 주클럭(CLK)이 입력되고 있다. 스탠바이 신호는, 동작 시에는 H 레벨로 되어 있다. 따라서, 동작 시에는 주클럭(CLK)을 반전한 신호가 NOR 회로(130)로부터 출력되게 된다.

NOR 회로(130)로부터 출력되는 신호는, NOR 회로(131)에 입력됨과 함께 인버터 회로(134)를 통해 NOR 회로(132)에 입력된다. 그리고, NOR 회로(132)의 후단에는, 짝수개의 인버터 회로(135)가 형성되어 있고, 그 출력이 스위치(SW11)의 온오프를 제어하는 클럭 신호(CK1)로 되어 있다. 또한, 그 후단에는 짝수개의 인버터 회로(136)가 형성되어 있고, 그 출력이 스위치(SW14)의 온오프를 제어하는 클럭 신호(CK4)로 되어 있다. 또한, 인버터 회로(136)의 출력은 NOR 회로(131)에 입력되고 있다.

마찬가지로, NOR 회로(131)의 후단에는, 인버터 회로(135)와 마찬가지의 인버터 회로(137)가 형성되어 있고, 그 출력이 스위치(SW12)의 온오프를 제어하는 클럭 신호(CK2)로 되어 있다. 또한, 그 후단에는 인버터 회로(136)와 동수의 인버터 회로(138)가 형성되어 있고, 그 출력이 스위치(SW13)의 온오프를 제어하는 클럭 신호(CK3)로 되어 있다. 또한, 인버터 회로(138)의 출력은 NOR 회로(132)에 입력되고 있다.

또한, 본 예에서는, 클럭 신호(CK1∼CK4)가 H 레벨일 때에, 스위치(SW11∼SW14)의 각각이 온 상태로 되는 것으로 한다.

도 11은, 스위치 제어 회로(120)의 동작을 나타내는 타이밍차트이다. 시각(t1)에, 주클럭(CLK)이 L 레벨에서 H 레벨로 변화한 것으로 한다. 이때, NOR 회로(131)의 한쪽 입력은 L 레벨, NOR 회로(132)의 한쪽 입력은 H 레벨로 된다. 따라서, NOR 회로(132)의 출력은 L 레벨로 되어, 시각(t2)에 클럭 신호(CK1)가 L 레벨로 되고, 시각(t3)에 클럭 신호(CK4)가 L 레벨로 된다. 그리고, 클럭 신호(CK4)가 L 레벨로 되면, NOR 회로(131)의 출력이 H 레벨로 되어, 시각(t4)에 클럭 신호(CK2)가 H 레벨로 되고, 시각(t5)에 클럭 신호(CK3)가 H 레벨로 된다.

그리고, 시각(t6)에, 주클럭(CLK)이 H 레벨에서 L 레벨로 변화한 것으로 한다. 이때, NOR 회로(131)의 한쪽 입력은 H 레벨, NOR 회로(132)의 한쪽 입력은 L 레벨로 된다. 따라서, NOR 회로(131)의 출력은 L 레벨로 되어, 시각(t7)에 클럭 신호(CK2)가 L 레벨로 되고, 시각(t8)에 클럭 신호(CK3)가 L 레벨로 된다. 그리고, 클럭 신호(CK3)가 L 레벨로 되면, NOR 회로(132)의 출력이 H 레벨로 되어, 시각(t9)에 클럭 신호(CK1)가 H 레벨로 되고, 시각(t10)에 클럭 신호(CK4)가 H 레벨로 된다.

이와 같이, 스위치 제어 회로(120)가 생성하는 4상의 클럭 신호에 의해 스위치(SW11∼SW14)가 온오프됨으로써, 고정밀도인 샘플링 처리 및 적분 처리가 실행된다.

전술한 바와 같이, 스위치(SW12, SW13)가 온 상태, 스위치(SW11, SW14)가 오프 상태일 때에 캐패시터(112)에 전하가 축적되고, 그 후, 스위치(SW12, SW13)가 오프 상태로, 스위치(SW11, SW14)가 온 상태로 됨으로써, 이 전하가 캐패시터(111)에 유입되게 된다. 여기에서, OP 앰프(110)의 비반전 입력 단자와 반전 입력 단자는 가상 단락되기 때문에, 이론상은, 반전 입력 단자의 전압은 비반전 입력 단자에 인가된 중간 전압(Vdd/2)과 동일하게 된다. 따라서, 캐패시터(112)에 축적된 모든 전하는 스위치(SW12, SW13)가 오프 상태로, 스위치(SW11, SW14)가 온 상태로 됨으로써, 캐패시터(111)에 유입되게 된다.

그러나, 실제로는, OP 앰프(110)는 오프셋이 존재하기 때문에, 반전 입력 단자의 전압은 비반전 입력 단자에 인가된 중간 전압(Vdd/2)보다 오프셋분의 α만큼 높거나, 또는 낮은 전압으로 된다. 그 때문에, 스위치(SW11, SW14)가 온 상태로 되어도, 캐패시터(112)에 축적된 전하 중, 이 오프셋 α에 상당하는 전하는 캐패시터(111)에 유입되지 않고 남게 된다.

이와 같이, 캐패시터(112)에 전하가 남게 되면, 적분기(100)에서의 입력 전압(Vin)의 적분의 정밀도가 저하하게 된다. 그리고, 이와 같은 적분기(100)를 이용함으로써, Δ∑ 변조 회로의 변조 정밀도가 저하하여, Δ∑ 변조형 AD 컨버터에서의 왜율이 열화되어 버린다.

도 12는, Δ∑ 변조형 AD 컨버터에 입력되는 아날로그 신호(입력 전압 Vin)의 진폭에 따른 이론 상의 왜율 특성을 도시하는 도면이다. 또한, 왜율(THD+N)은, 도면의 위로 갈수록 낮은 값인 것으로 한다. 이 도면에 도시한 바와 같이, 이론상은, 입력 가능한 최대 진폭인 풀스케일(0dBFS)보다 약간 작은 진폭(-1∼-3dBFS)인 부분에서, 왜율이 가장 낮게 되어 있다.

그리고, 도 13은, Δ∑ 변조형 AD 컨버터에 입력되는 아날로그 신호의 진폭에 따른 실제의 왜율 특성을 도시하는 도면이다. 이 도면에 도시하는 바와 같이, 실제의 왜율 특성에서는, 왜율이 가장 낮아질 때의 입력 진폭은 이론 상의 진폭보다 작게 되어 있고, 또한, 이때의 왜율도 이론 상의 왜율보다 높은 값으로 되어 있다. 즉, Δ∑ 변조형 AD 컨버터에 이용되는 적분기를 구성하는 캐패시터(112)에 전하가 남게 됨으로써, 도 13에 나타내는 바와 같이 왜율의 열화가 발생하고 있는 것이다.

본 발명은 상기 과제를 감안하여 이루어진 것으로서, 적분기의 적분 정밀도 및 Δ∑ 변조 회로의 변조 정밀도를 향상시켜, Δ∑ 변조형 AD 컨버터에서의 왜율 열화를 억제하는 것을 목적으로 한다.

상기 목적을 달성하기 위해, 본 발명의 스위치 제어 회로는, 입력 단자 및 출력 단자를 갖는 OP 앰프와, 제1 및 제2 전극을 갖고, 상기 제1 전극이 상기 OP 앰프의 상기 출력 단자와 전기적으로 접속되고, 상기 제2 전극이 상기 OP 앰프의 상기 입력 단자와 전기적으로 접속된 제1 캐패시터와, 제3 및 제4 전극을 갖는 제2 캐패시터와, 상기 제2 캐패시터의 상기 제3 전극과 상기 OP 앰프의 상기 입력 단자 사이에 개재하는 제1 스위치와, 상기 제2 캐패시터의 상기 제3 전극에 대해 기준 전압을 인가하는 제2 스위치와, 상기 제2 캐패시터의 상기 제4 전극에 대해 입력 전압을 인가하는 제3 스위치와, 상기 제2 캐패시터의 상기 제4 전극에 대해 상기 기준 전압을 인가하는 제4 스위치를 포함하여 구성되는 적분기의 상기 제2 및 제3 스위치와, 상기 제1 및 제4 스위치를 상보적으로 온오프하는 스위치 제어 회로로서, 상기 제1 및 제4 스위치를 오프 상태, 제2 및 제3 스위치를 온 상태로 할 때에는, 상기 제4 스위치를 오프 상태로 하기 전에, 상기 제2 스위치를 온 상태로 하는 것으로 한다.

그리고, 상기 스위치 제어 회로는, 소정 주기로 변화하는 주클럭이 한쪽의 논리치로 변화하면, 상기 제2 및 제3 스위치가 오프 상태로 되도록 상기 제2 및 제3 스위치의 온오프를 제어하기 위한 제2 및 제3 클럭을 변화시켜 출력한 후에, 상기 제1 및 제4 스위치가 온 상태로 되도록 상기 제1 및 제4 스위치의 온오프를 제어하기 위한 제1 및 제4 클럭을 변화시켜 출력하고, 상기 주클럭이 다른 한쪽의 논리치로 변화하면, 상기 제1 스위치가 오프 상태로, 상기 제2 스위치가 온 상태로 되도록 상기 제1 및 제2 클럭을 변화시켜 출력한 후에, 상기 제4 스위치가 오프 상태, 상기 제3 스위치가 온 상태로 되도록 상기 제4 및 제3 클럭을 변화시켜 출력하는 것으로 할 수 있다.

또한, 상기 스위치 제어 회로는, 제1 및 제2 입력 신호가 입력되고, 상기 제1 입력 신호가 한쪽의 논리치인 경우에는 상기 제1 입력 신호에 따른 신호를 출력하고, 상기 제1 입력 신호가 다른 한쪽의 논리치인 경우에는 상기 제2 입력 신호에 따른 신호를 출력하는 제1 논리 회로와, 상기 제1 논리 회로로부터 출력되는 신호를 소정 시간 지연시켜 상기 제1 클럭으로서 출력하는 지연 회로와, 제3 및 제4 입력 신호가 입력되고, 상기 제3 입력 신호가 한쪽의 논리치인 경우에는 상기 제3 입력 신호에 따른 신호를 상기 제2 클럭으로서 출력하고, 상기 제3 입력 신호가 다른 한쪽의 논리치인 경우에는 상기 제4 입력 신호에 따른 신호를 상기 제2 클럭으로서 출력하는 제2 논리 회로와, 제5 및 제6 입력 신호가 입력되고, 상기 제5 입력 신호가 한쪽의 논리치인 경우에는 상기 제5 입력 신호에 따른 신호를 상기 제3 클럭으로서 출력하고, 상기 제5 입력 신호가 다른 한쪽의 논리치인 경우에는 상기 제6 입력 신호에 따른 신호를 상기 제3 클럭으로서 출력하는 제3 논리 회로와, 제7 및 제8 입력 신호가 입력되고, 상기 제7 입력 신호가 한쪽의 논리치인 경우에는 상기 제7 입력 신호에 따른 신호를 상기 제4 클럭으로서 출력하고, 상기 제7 입력 신호가 다른 한쪽의 논리치인 경우에는 상기 제8 입력 신호에 따른 신호를 상기 제4 클럭으로서 출력하는 제4 논리 회로를 구비하고, 상기 제1 입력 신호는 상기 주클럭에 따른 신호이고, 상기 제2 입력 신호는 상기 제2 클럭에 따른 신호이고, 상기 제3 입력 신호는 상기 제1 입력 신호를 반전한 신호이고, 상기 제4 입력 신호는 상기 제1 논리 회로로부터 출력되는 신호에 따른 신호이고, 상기 제5 입력 신호는 상기 제1 논리 회로로부터 출력되는 신호에 따른 신호이고, 상기 제6 입력 신호는 상기 제4 클럭에 따른 신호이고, 상기 제7 입력 신호는 상기 제2 클럭에 따른 신호이고, 상기 제8 입력 신호는 상기 제3 클럭에 따른 신호이고, 상기 지연 회로에서의 상기 소정 시간은, 상기 제3 논리 회로에 상기 한쪽의 논리치의 상기 제5 입력 신호가 입력되고 나서 상기 제3 클럭이 출력될 때까지의 시간보다 긴 시간인 것으로 할 수 있다.

또한, 상기 스위치 제어 회로는, 상기 제1 내지 제4 스위치의 각각은, 상기 제1 내지 제4 클럭과, 상기 제1 내지 제4 클럭을 반전한 제5 내지 제8 클럭의 2개 의 입력에 의해 제어되는 CMOS 스위치 회로이며, 상기 제1 클럭을 반전한 상기 제5 클럭을 출력하는 제5 논리 회로와, 상기 제2 클럭을 반전한 상기 제6 클럭을 출력하는 제6 논리 회로와, 상기 제3 클럭을 반전한 상기 제7 클럭을 출력하는 제7 논리 회로와, 상기 제4 클럭을 반전한 상기 제8 클럭을 출력하는 제8 논리 회로를 구비하는 것으로 해도 된다.

또한, 본 발명의 Δ∑ 변조 회로는, 입력 단자 및 출력 단자를 갖는 OP 앰프와, 제1 및 제2 전극을 갖고, 상기 제1 전극이 상기 OP 앰프의 상기 출력 단자와 전기적으로 접속되고, 상기 제2 전극이 상기 OP 앰프의 상기 입력 단자와 전기적으로 접속된 제1 캐패시터와, 제3 및 제4 전극을 갖는 제2 캐패시터와, 상기 제2 캐패시터의 상기 제3 전극과 상기 OP 앰프의 상기 입력 단자의 전기적 접속을 제어하는 제1 스위치와, 상기 제2 캐패시터의 상기 제3 전극으로의 기준 전압의 인가를 제어하는 제2 스위치와, 상기 제2 캐패시터의 상기 제4 전극으로의 입력 전압의 인가를 제어하는 제3 스위치와, 상기 제2 캐패시터의 상기 제4 전극으로의 상기 기준 전압의 인가를 제어하는 제4 스위치를 포함하여 구성되는 상기 입력 전압을 적분하여 출력하는 적분기와, 상기 제2 및 제3 스위치와, 상기 제1 및 제4 스위치를 상보적으로 온오프하는 스위치 제어 회로와, 상기 적분기의 출력을 양자화하여 출력하는 양자화기와, 상기 양자화기의 출력에 부합하여 상기 제1 캐패시터에 축적된 전하를 줄이는 감산 회로를 구비하는 Δ∑ 변조 회로로서, 상기 스위치 제어 회로는, 상기 제1 및 제4 스위치를 오프 상태, 제2 및 제3 스위치를 온 상태로 할 때에는, 상기 제4 스위치를 오프 상태로 하기 전에, 상기 제2 스위치를 온 상태로 하는 것 으로 한다.

또한, 본 발명의 Δ∑ 변조형 AD 컨버터는, 아날로그 신호인 상기 입력 전압을 오버샘플링하여 디지털 신호로 변환하여 출력하는 상기 Δ∑ 변조 회로와, 상기 Δ∑ 변조 회로로부터 출력되는 오버샘플링된 상기 디지털 신호를 소정의 주파수로 씨닝(thinning)하여 출력하는 디지털 필터를 구비하는 것으로 한다.

<실시 형태>

<적분기>

도 1은, 본 발명의 일 실시 형태인 스위치 제어 회로에 의해 제어되는 적분기의 구성을 도시한 도면이다. 적분기(1)는, OP 앰프(10)와, 적분용의 캐패시터(11)(제1 캐패시터)와, 스위치(SW1∼SW4)(제1∼제4 스위치) 및 캐패시터(12)(제2 캐패시터)에 의해 구성되는 스위치 캐패시터를 구비하고 있다.

적분용의 캐패시터(11)의 한쪽 전극(제1 전극)은 OP 앰프(10)의 출력 단자와 전기적으로 접속되고, 다른 한쪽 전극(제2 전극)은 OP 앰프(10)의 반전 입력 단자와 전기적으로 접속되어 있다. 그리고, OP 앰프(10)의 비반전 입력 단자에는, 중간 전압(Vdd/2)이 인가되고 있다.

스위치(SW1)는, 캐패시터(12)의 한쪽 전극(제3 전극)과 OP 앰프(10)의 반전 입력 단자의 전기적 접속을 제어하는 스위치이다. 또한, 스위치(SW2)는, 캐패시터(12)의 한쪽 전극(제3 전극)으로의 중간 전압(Vdd/2)(기준 전압)의 인가를 제어하는 스위치이다. 또한, 스위치(SW3)는, 캐패시터(12)의 다른 한쪽 전극(제4 전극)으로의 입력 전압(Vin)의 인가를 제어하는 스위치이다. 또한, 스위치(SW4)는, 캐패시터(12)의 다른 한쪽 전극(제4 전극)으로의 중간 전압(Vdd/2)의 인가를 제어하는 스위치이다.

이들 스위치(SW1∼SW4)는, 스위치 제어 회로(20)로부터 출력되는 4상 클럭 신호(CK1∼CK4)(제1∼제4 클럭)에 의해 온오프가 제어된다. 또한, 본 발명에서는, 클럭 신호(CK1∼CK4)가 H 레벨일 때에, 스위치(SW1∼SW4)의 각각이 온 상태로 되는 것으로 한다.

이와 같은 적분기(1)에 있어서, 스위치(SW2, SW3)가 온 상태, 스위치(SW1, SW4)가 오프 상태로 되어 있는 동안, 캐패시터(12)에는, 입력 전압(Vin)과 중간 전압(Vdd/2)의 차에 따른 전하가 축적된다(샘플링 처리). 그 후, 스위치(SW2, SW3)가 오프 상태, 스위치(SW1, SW4)가 온 상태로 되면, 캐패시터(12)에 축적된 전하는, 적분용 캐패시터(11)에 유입되어 축적된다(적분 처리). 이와 같은, 샘플링 처리·적분 처리가 반복되어 행해짐으로써, OP 앰프(10)의 출력 전압(Vout)은 입력 전압(Vin)을 적분한 전압으로 된다.

<스위치 제어 회로>

도 2는, 스위치 제어 회로(20)의 구성을 도시한 도면이다. 스위치 제어 회로(20)는, NOR 회로(30∼34) 및 인버터 회로(35∼60)를 구비하고 있다.

NOR 회로(30)에는, 인버터 회로(35)를 통한 스탠바이 신호(STB)와, 주클럭(CLK)이 입력되고 있다. 스탠바이 신호는, 적분기(1)의 동작 시에는 H 레벨로 되어 있다. 따라서, 동작 시에는, 주클럭(CLK)을 반전한 신호가 NOR 회로(30)로부터 출력되게 된다.

NOR 회로(30)로부터 출력되는 신호(제1 신호)는, NOR 회로(31)에 입력됨과 함께, 인버터 회로(36)에 의해 반전된 신호(제3 신호)가, NOR 회로(32)에 입력된다. 그리고, NOR 회로(31)의 후단에는, 짝수개(예를 6개)의 인버터 회로(37∼42)가 형성되어 있고, 인버터 회로(42)의 출력이 스위치(SW1)의 온오프를 제어하는 클럭 신호(CK1)로 되어 있다. 또한, 인버터 회로(42)로부터 출력되는 신호(제4 신호)는 NOR 회로(32)에 입력되고 있다.

그리고, NOR 회로(32)의 후단에는, 짝수개(예를 들면 4개)의 인버터 회로(43∼46)가 형성되어 있고, 인버터 회로(46)의 출력이 스위치(SW2)의 온오프를 제어하는 클럭 신호(CK2)로 되어 있다. 또한, 인버터 회로(46)의 후단에는, 짝수개(예를 들면 2개)의 인버터 회로(47, 48)가 형성되어 있고, 인버터 회로(48)로부터 출력되는 신호(제2 신호, 제7 신호)는 NOR 회로(31) 및 NOR 회로(34)에 입력되고 있다.

또한, NOR 회로(31)로부터 출력되는 신호(제5 신호)는, NOR 회로(33)에 입력되고 있다. NOR 회로(33)의 후단에는, 짝수개(예를 들면 2개)의 인버터 회로(49, 50)가 형성되어 있고, 인버터 회로(50)의 출력이 스위치(SW3)의 온오프를 제어하는 클럭 신호(CK3)로 되어 있다. 또한, 인버터 회로(50)의 후단에는, 짝수개(예를 들면 4개)의 인버터 회로(51∼54)가 형성되어 있고, 인버터 회로(54)로부터 출력되는 신호(제8 신호)는 NOR 회로(34)에 입력되고 있다.

그리고, NOR 회로(34)의 후단에는, 짝수개(예를 들면 4개)의 인버터 회로(55∼58)가 형성되어 있고, 인버터 회로(58)의 출력이 스위치(SW4)의 온오프를 제어하는 클럭 신호(CK4)로 되어 있다. 또한, 인버터 회로(58)의 후단에는, 짝수개(예를 들면 2개)의 인버터 회로(59, 60)가 형성되어 있고, 인버터 회로(60)로부터 출력되는 신호(제6 신호)는 NOR 회로(33)에 입력되고 있다.

또한, NOR 회로(31)가 본 발명의 제1 논리 회로에 해당하고, 인버터 회로(37∼42)가 본 발명의 지연 회로에 해당한다. 또한, NOR 회로(32) 및 인버터 회로(43∼46)가 본 발명의 제2 논리 회로에 해당하고, NOR 회로(33) 및 인버터 회로(49, 50)가 본 발명의 제3 논리 회로에 해당하고, NOR 회로(34) 및 인버터 회로(55∼58)가 본 발명의 제4 논리 회로에 해당한다.

<동작 설명>

다음으로, 적분기(1)의 동작 시, 즉, 스탠바이 신호(STB)가 H 레벨일 때의, 스위치 제어 회로(20)의 동작에 대해 설명한다. 또한, 본 실시 형태에 있어서는, 인버터 회로(35∼60)의 각각에서 발생하는 지연 시간은 동일한 것으로 한다.

도 3은, 본 실시 형태의 스위치 제어 회로(20)를 나타내는 타이밍차트이다. 먼저, 시각(t1)에, 주클럭(CLK)이 L 레벨에서 H 레벨로 변화한 것으로 한다. 이때, NOR 회로(31)의 한쪽 입력은 L 레벨, NOR 회로(32)의 한쪽 입력은 H 레벨로 된다. 따라서, NOR 회로(32)의 출력은 L 레벨로 되어, 시각(t2)에 클럭 신호(CK1)가 L 레벨로 되고, 인버터 회로(48)로부터 출력되는 L 레벨의 신호가 NOR 회로(31)에 입력된다. 이에 따라, NOR 회로(31)의 출력이 H 레벨로 된다.

그리고, NOR 회로(31)로부터 출력되는 H 레벨의 신호는, 인버터 회로(37)에 입력됨과 함께, NOR 회로(33)에 입력되어, NOR 회로(33)의 출력은 L 레벨로 된다. 여기에서, NOR 회로(31)의 출력은 6개의 인버터 회로(37∼42)를 거쳐 클럭 신 호(CK1)로 되고, NOR 회로(33)의 출력은 2개의 인버터 회로(49, 50)를 거쳐 클럭 신호(CK3)로 되고 있다. 따라서, 우선, 시각(t3)에 클럭 신호(CK3)가 L 레벨로 되고, 시각(t3)보다 다음 시각(t4)에 클럭 신호(CK1)가 H 레벨로 된다.

그리고, 클럭 신호(CK3)가 L 레벨로 되면, 인버터 회로(54)로부터 출력되는 L 레벨의 신호가 NOR 회로(34)에 입력된다. 이에 따라, NOR 회로(34)의 출력은 H 레벨로 되고, 시각(t5)에 클럭 신호(CK4)가 H 레벨로 된다.

또한, 본 실시 형태에서는, NOR 회로(31)의 후단에 6개의 인버터 회로(37∼42)를 형성하는 것으로 하였지만, 이에 한정되지 않고, NOR 회로(31)의 출력이 H 레벨로 변화하고 나서 클럭 신호(CK3)가 변화할 때까지의 시간보다 긴 지연 시간을 생성하는 회로이면 된다.

그 후, 시각(t6)에, 주클럭(CLK)이 H 레벨에서 L 레벨로 변화한 것으로 한다. 이때, NOR 회로(31)의 한쪽 입력은 H 레벨, NOR 회로(32)의 한쪽 입력은 L 레벨로 된다. 따라서, NOR 회로(31)의 출력은 L 레벨로 되어, L 레벨의 신호가 인버터 회로(37)에 입력됨과 함께, NOR 회로(33)에 입력된다. 그리고, 시각(t7)에, 인버터 회로(42)의 출력인 클럭 신호(CK1)가 L 레벨로 된다. 또한, 이 시점에서는, 클럭 신호(CK4)가 H 레벨이기 때문에, NOR 회로(33)의 출력은 L 레벨인 상태 그대로이며, 클럭 신호(CK3)도 L 레벨인 상태 그대로로 되어 있다.

그리고, 인버터 회로(42)로부터 출력되는 L 레벨의 신호가 NOR 회로(32)에 입력되면, NOR 회로(32)의 출력은 H 레벨로 되고, 시각(t8)에 클럭 신호(CK2)가 H 레벨로 된다. 클럭 신호(CK2)가 H 레벨로 되면, 인버터 회로(48)로부터 출력되는 H 레벨의 신호가 NOR 회로(34)에 입력된다. 이에 따라, NOR 회로(34)의 출력은 L 레벨로 되고, 시각(t9)에 클럭 신호(CK4)가 L 레벨로 된다.

그리고, 클럭 신호(CK4)가 L 레벨로 되면, 인버터 회로(60)로부터 출력되는 L 레벨의 신호가 NOR 회로(33)에 입력된다. 이에 따라, NOR 회로(33)의 출력은 H 레벨로 되고, 시각(t10)에 클럭 신호(CK3)가 H 레벨로 된다.

이와 같이 4상 클럭 신호(CK1∼CK4)가 변화하는 경우의, 적분기(1)의 동작에 대해 설명한다. 우선, 시각(t1)에서는, 스위치(SW2, SW3)가 온 상태, 스위치(SW1, SW4)가 오프 상태로 된다. 그 때문에, 샘플링용 캐패시터(12)에, 입력 전압(Vin)에 따른 전하가 축적된다. 그리고, 시각(t2)에 스위치(SW2)가 오프 상태, 시각(t3)에 스위치(SW3)가 오프 상태로 되고, 그 후, 시각(t4)에 스위치(SW1)가 온 상태, 시각(t5)에 스위치(SW4)가 온 상태로 된다. 그 때문에, 샘플링용 캐패시터(12)에, 축적된 전하가 적분용의 캐패시터(11)에 유입되게 된다. 여기에서, OP 앰프(10)의 오프셋을 α라고 하면, OP 앰프(10)의 반전 입력 단자의 전압은 Vdd/2+α로 되기 때문에, 캐패시터(12)에는 α에 따른 전하가 남게 된다.

그 후, 시각(t7)에 스위치(SW1)가 오프 상태로 되고, 시각(t8)에 스위치(SW2)가 온 상태로 된다. 시각(t8)에서는, 스위치(SW4)는 아직 온 상태이기 때문에, 캐패시터(12)의 양쪽 전극에 중간 전압(Vdd/2)이 인가되어, 캐패시터(12)에 남은 전하는 방전된다. 그리고, 시각(t9)에 스위치(SW4)가 오프 상태로 되고, 시각(t10)에 스위치(SW3)가 온 상태로 됨으로써, 캐패시터(12)에 입력 전압(Vin)에 따른 전하가 축적된다. 즉, 입력 전압(Vin)의 샘플링 개시 시에 캐패시터(12)에 전하가 남아있지 않기 때문에, 샘플링의 정밀도를 높여, 적분기(1)에서의 적분 정밀도를 높이는 것이 가능하게 된다.

또한, 본 실시 형태에서는, 스위치(SW1∼SW4)는 클럭 신호(CK1∼CK4)가 H 레벨일 때에 온 상태로 되는 스위치인 것으로 하였지만, 스위치의 형태는 이에 한정되지 않고, 예를 들면, 상보 관계에 있는 2개의 클럭 신호에 의해 온오프가 제어되는 CMOS 스위치 회로를 이용하는 것도 가능하다.

도 4는, 스위치(SW1)를 CMOS 스위치 회로로 한 경우의 구성예를 도시하는 도면이다. 스위치(SW1)는, P형 MOSFET(71)과 N형 MOSFET(72)이 병렬로 접속된 CMOS 스위치 회로로 되어 있다. 여기에서, N형 MOSFET(72)의 게이트에는, 전술한 클럭 신호(CK1)가 입력되고, P형 MOSFET(71)의 게이트에는, 클럭 신호(CK1)를 반전한 클럭 신호(CK1B)가 입력된다.

도 5는 스위치(SW1)를 CMOS 스위치 회로로 하는 경우의 스위치 제어 회로(20)의 구성을 도시한 도면이다. 도면에 도시하는 바와 같이, 클럭 신호(CK1)를 출력하는 인버터 회로(42)의 입력 신호, 즉, 클럭 신호(CK1)를 반전한 신호가 클럭 신호(CK1B)(제5 클럭)로 되어 있다. 마찬가지로, 스위치(SW2∼SW4)를 CMOS 스위치 회로로 하는 경우, 클럭 신호(CK2∼CK4)를 출력하는 인버터 회로의 입력 신호가, 클럭 신호(CK2∼CK4)를 반전한 클럭 신호(CK2B∼CK4B)(제6∼제8 클럭)로 되어 있다. 또한, 홀수개의 인버터 회로(37∼41)가 본 발명의 제5 논리 회로에 해당한다. 마찬가지로, 인버터 회로(43∼45)가 본 발명의 제6 논리 회로, 인버터 회로(49)가 본 발명의 제7 논리 회로, 인버터 회로(55∼57)가 본 발명의 제8 논리 회로에 해당 한다.

이와 같이, 소비 전력이 작은 CMOS 스위치 회로를 이용하는 경우에도, 스위치 제어 회로(20)에 의해 마찬가지의 제어를 행하는 것이 가능하다.

<적용예>

다음으로, 스위치 제어 회로(20)에 의해 제어되는 적분기(1)의 적용예에 대해 설명한다. 도 6은, 본 실시 형태의 스위치 제어 회로(20)에 의해 제어되는 적분기(1)를 이용한 Δ∑ 변조 회로의 구성을 도시한 도면이다. Δ∑ 변조 회로(80)는, 적분기(1), 양자화기(81) 및 1비트 DA 컨버터(1비트 DAC)(82)를 구비한 1차의 1비트 Δ∑ 변조 회로이다.

입력되는 아날로그 신호(X)는, 적분기(1)에 의해 적분된다. 양자화기(81)는, 적분기(1)로부터 출력되는 적분 결과가 소정의 값 이상이면 +1을 출력하고, 소정의 값 미만이면 -1을 출력한다. 그리고, 1비트 DAC(82)는, 양자화기(81)의 출력이 +1인 경우, 적분기(1)에서 적분된 값으로부터 “+1”에 상당하는 분만큼 감산한다.

도 7은, 본 실시 형태의 Δ∑ 변조 회로(80)에서의 적분기 및 1비트 DAC의 구성을 도시한 도면이다. 1비트 DAC(82)는 캐패시터(83)와, 스위치(SW5, SW6)를 구비하고 있다. 캐패시터(83)의 한쪽 전극은 스위치(SW1)를 통해 OP 앰프(10)의 반전 입력 단자와 전기적으로 접속되어 있다. 또한, 스위치(SW5)는, 캐패시터(83)의 다른 한쪽의 전극으로의 중간 전압(Vdd/2)의 인가를 제어하는 스위치이고, 스위치(SW6)는, 캐패시터(83)의 다른 한쪽의 전극으로의 접지 전압의 인가를 제어하는 스위치이다.

여기에서, 양자화기(81)의 출력이 “+1”일 경우, 스위치(SW5)는 클럭 신호(CK2)가 H 레벨일 때에 온 상태로 되고, 스위치(SW6)는 클럭 신호(CK1)가 H 레벨일 때에 온 상태로 된다. 즉, 스위치(SW2, SW3, SW5)가 온 상태로 됨으로써, 캐패시터(12)에 입력 전압(Vin)에 따른 전하가 축적됨과 함께, 캐패시터(83)의 양쪽 전극에는 중간 전압(Vdd/2)이 인가되기 때문에, 캐패시터(83)는 방전된다. 그리고, 그 후 스위치(SW2, SW3, SW5)가 오프 상태로 되고, 스위치(SW1, SW4, SW6)가 온 상태로 되면, 캐패시터(83)의 양쪽 전극의 전압차는 OP 앰프(10)의 반전 입력 단자의 전압인 Vdd/2+α로 된다. 따라서, 캐패시터(12)에 축적된 전하는 캐패시터(11)에 유입됨과 함께, Vdd/2+α에 상당하는 전하가 캐패시터(83)에 빠져나오게 된다. 즉, 1비트 DAC(82)에 의해, 적분기(1)에서 적분된 값으로부터 “+1”에 상당하는 분이 감산된다.

이와 같이, 스위치 제어 회로(20)에 의해 제어되는 적분기(1)를 이용하여 Δ∑ 변조 회로(80)를 구성하면, 적분기(1)에서의 적분 정밀도가 높기 때문에, Δ∑ 변조 회로(80)에서의 변조 정밀도도 높게 된다.

또한, 도 8은, 본 실시 형태의 Δ∑ 변조 회로(80)를 이용한 Δ∑ 변조형 AD 컨버터의 구성을 도시한 도면이다. AD 컨버터(90)는, Δ∑ 변조 회로(80) 및 디지털 필터(91)를 구비하고 있다. Δ∑ 변조 회로(80)는, 노이즈를 저감시키기 위해, 입력되는 아날로그 신호를, 베이스밴드 주파수의 N배(예를 들면 128배 정도)의 주파수로 오버샘플링하여 출력한다. 그리고, 디지털 필터(91)는, Δ∑ 변조 회로(80)로부터 출력되는 오버샘플링된 신호를 1/N로 씨닝(thinning)하여 출력한다.

이와 같이, Δ∑ 변조 회로(80)를 이용하여 AD 컨버터(90)를 구성하면, Δ∑ 변조 회로(80)에서의 변조 정밀도가 높기 때문에, AD 컨버터(90)에서의 왜율 열화를 억제하는 것이 가능하게 된다.

이상, 본 실시 형태의 스위치 제어 회로(20), Δ∑ 변조 회로(80) 및 Δ∑ 변조형 AD 컨버터(90)에 대해 설명하였다. 전술한 바와 같이, 스위치 제어 회로(20)는, 스위치(SW1, SW4)가 온 상태, 스위치(SW2, SW3)가 오프 상태로부터, 스위치(SW1)가 오프 상태, 스위치(SW2)가 온 상태로 되도록 클럭 신호(CK1, CK2)를 변화시킨 후에, 스위치(SW4)가 오프 상태, 스위치(SW3)가 온 상태로 되도록 클럭 신호(CK4, CK3)를 변화시켜 출력한다. 이에 따라, 캐패시터(12)에 새롭게 샘플링이 행해지기 전에 스위치(SW2, SW4)가 동시에 온 상태로 되는 기간이 생겨, OP 앰프(10)의 오프셋에 의해 캐패시터(12)에 남은 전하가 방전된다. 따라서, 적분기(1)에서의 적분 정밀도가 상승한다.

또한, 클럭 신호(CK1∼CK4)는, 하나의 주클럭(CLK)을 기초로 생성되고 있기 때문에, 프로세스 편차에 따른 클럭 타이밍의 변동이 적다. 그 때문에, 스위치(SW1∼SW4)의 온오프 타이밍이 어긋나는 일이 없고, 적분기(1)에서의 적분 정밀도가 향상된다.

그리고, 이와 같은 스위치 제어 회로(20)에 의해 제어되는 적분기(1)를 이용함으로써, 변조 정밀도가 높은 Δ∑ 변조 회로(80)를 얻을 수 있다. 또한, 본 실시 형태에 있어서는, Δ∑ 변조 회로(80)는 1차의 1비트 Δ∑ 변조 회로인 것으로 하였지만, 2차 이상, 또한, 복수 비트의 Δ∑ 변조 회로를 구성하는 경우에 대해서도, 스위치 제어 회로(20)에 의해 제어되는 적분기(1)를 이용함으로써, 변조 정밀도를 높일 수 있다.

또한, 변조 정밀도가 높은 Δ∑ 변조 회로(80)를 이용함으로써, 왜율 저하를 억제하는 것이 가능한 Δ∑ 변조형 AD 컨버터(90)를 얻을 수 있다. 특히, 예를 들면 20비트 이상의 고비트 Δ∑ 변조형 AD 컨버터에 있어서는, 매우 작은 왜율이 요구되기 때문에, 본 실시 형태의 스위치 제어 회로(20)에 의해 제어되는 적분기(1)를 이용하는 것이 유효하다.

또한, 상기 실시 형태는 본 발명의 이해를 용이하게 하기 위한 것으로서, 본 발명을 한정하여 해석하기 위한 것이 아니다. 본 발명은, 그 취지를 일탈하는 일 없이, 변경, 개량될 수 있음과 함께, 본 발명에는 그 등가물도 포함된다.

예를 들면, 본 실시 형태에 있어서는, 스위치 제어 회로(20)에 의해 제어되는 적분기(1)의 적용예로서 Δ∑ 변조 회로(80) 및 Δ∑ 변조형 AD 컨버터(90)를 기술하였지만, 적분기(1)의 적용 범위는 이에 한정되는 것이 아니라, 모든 회로에 있어서, 적분 정밀도의 향상에 의한 효과를 얻을 수 있다.

적분기의 적분 정밀도 및 Δ∑ 변조 회로의 변조 정밀도를 향상시켜, Δ∑ 변조형 AD 컨버터에서의 왜율 열화를 저감할 수 있다.

Claims

입력 단자 및 출력 단자를 갖는 OP 앰프와,

제1 및 제2 전극을 갖고, 상기 제1 전극이 상기 OP 앰프의 상기 출력 단자와 전기적으로 접속되고, 상기 제2 전극이 상기 OP 앰프의 상기 입력 단자와 전기적으로 접속된 제1 캐패시터와,

제3 및 제4 전극을 갖는 제2 캐패시터와,

상기 제2 캐패시터의 상기 제3 전극과 상기 OP 앰프의 상기 입력 단자와의 사이에 개재하는 제1 스위치와,

상기 제2 캐패시터의 상기 제3 전극에 대해 기준 전압을 인가하는 제2 스위치와,

상기 제2 캐패시터의 상기 제4 전극에 대해 입력 전압을 인가하는 제3 스위치와,

상기 제2 캐패시터의 상기 제4 전극에 대해 상기 기준 전압을 인가하는 제4 스위치

를 포함하여 구성되는 적분기의 상기 제2 및 제3 스위치와, 상기 제1 및 제4 스위치를 상보적으로 온오프하는 스위치 제어 회로로서,

상기 제1 및 제4 스위치를 오프 상태, 제2 및 제3 스위치를 온 상태로 할 때에는, 상기 제4 스위치를 오프 상태로 하기 전에, 상기 제2 스위치를 온 상태로 하는 것을 특징으로 하는 스위치 제어 회로.
제1항에 있어서,

소정 주기로 변화하는 주클럭이 한쪽의 논리치로 변화하면, 상기 제2 및 제3 스위치가 오프 상태로 되도록 상기 제2 및 제3 스위치의 온오프를 제어하기 위한 제2 및 제3 클럭을 변화시켜 출력한 후에, 상기 제1 및 제4 스위치가 온 상태로 되도록 상기 제1 및 제4 스위치의 온오프를 제어하기 위한 제1 및 제4 클럭을 변화시켜 출력하고,

상기 주클럭이 다른 한쪽의 논리치로 변화하면, 상기 제1 스위치가 오프 상태로, 상기 제2 스위치가 온 상태로 되도록 상기 제1 및 제2 클럭을 변화시켜 출력한 후에, 상기 제4 스위치가 오프 상태로, 상기 제3 스위치가 온 상태로 되도록 상기 제4 및 제3 클럭을 변화시켜 출력하는 것을 특징으로 하는 스위치 제어 회로.
제2항에 있어서,

제1 및 제2 입력 신호가 입력되고, 상기 제1 입력 신호가 한쪽의 논리치인 경우에는 상기 제1 입력 신호에 따른 신호를 출력하고, 상기 제1 입력 신호가 다른 한쪽의 논리치인 경우에는 상기 제2 입력 신호에 따른 신호를 출력하는 제1 논리 회로와,

상기 제1 논리 회로로부터 출력되는 신호를 소정 시간 지연시켜 상기 제1 클럭으로서 출력하는 지연 회로와,

제3 및 제4 입력 신호가 입력되고, 상기 제3 입력 신호가 한쪽의 논리치인 경우에는 상기 제3 입력 신호에 따른 신호를 상기 제2 클럭으로서 출력하고, 상기 제3 입력 신호가 다른 한쪽의 논리치인 경우에는 상기 제4 입력 신호에 따른 신호를 상기 제2 클럭으로서 출력하는 제2 논리 회로와,

제5 및 제6 입력 신호가 입력되고, 상기 제5 입력 신호가 한쪽의 논리치인 경우에는 상기 제5 입력 신호에 따른 신호를 상기 제3 클럭으로서 출력하고, 상기 제5 입력 신호가 다른 한쪽의 논리치인 경우에는 상기 제6 입력 신호에 따른 신호를 상기 제3 클럭으로서 출력하는 제3 논리 회로와,

제7 및 제8 입력 신호가 입력되고, 상기 제7 입력 신호가 한쪽의 논리치인 경우에는 상기 제7 입력 신호에 따른 신호를 상기 제4 클럭으로서 출력하고, 상기 제7 입력 신호가 다른 한쪽의 논리치인 경우에는 상기 제8 입력 신호에 따른 신호를 상기 제4 클럭으로서 출력하는 제4 논리 회로를 구비하며,

상기 제1 입력 신호는 상기 주클럭에 따른 신호이고,

상기 제2 입력 신호는 상기 제2 클럭에 따른 신호이고,

상기 제3 입력 신호는 상기 제1 입력 신호를 반전한 신호이고,

상기 제4 입력 신호는 상기 제1 논리 회로로부터 출력되는 신호에 따른 신호이고,

상기 제5 입력 신호는 상기 제1 논리 회로로부터 출력되는 신호에 따른 신호이고,

상기 제6 입력 신호는 상기 제4 클럭에 따른 신호이고,

상기 제7 입력 신호는 상기 제2 클럭에 따른 신호이고,

상기 제8 입력 신호는 상기 제3 클럭에 따른 신호이고,

상기 지연 회로에서의 상기 소정 시간은, 상기 제3 논리 회로에 상기 한쪽의 논리치의 상기 제5 입력 신호가 입력되고 나서 상기 제3 클럭이 출력될 때까지의 시간보다 긴 시간인 것을 특징으로 하는 스위치 제어 회로.
제3항에 있어서,

상기 제1 내지 제4 스위치 각각은, 상기 제1 내지 제4 클럭과, 상기 제1 내지 제4 클럭을 반전한 제5 내지 제8 클럭의 2개의 입력에 의해 제어되는 CMOS 스위치 회로이며,

상기 제1 클럭을 반전한 상기 제5 클럭을 출력하는 제5 논리 회로와,

상기 제2 클럭을 반전한 상기 제6 클럭을 출력하는 제6 논리 회로와,

상기 제3 클럭을 반전한 상기 제7 클럭을 출력하는 제7 논리 회로와,

상기 제4 클럭을 반전한 상기 제8 클럭을 출력하는 제8 논리 회로를 구비하는 것을 특징으로 하는 스위치 제어 회로.
입력 단자 및 출력 단자를 갖는 OP 앰프와,

제1 및 제2 전극을 갖고, 상기 제1 전극이 상기 OP 앰프의 상기 출력 단자와 전기적으로 접속되고, 상기 제2 전극이 상기 OP 앰프의 상기 입력 단자와 전기적으로 접속된 제1 캐패시터와,

제3 및 제4 전극을 갖는 제2 캐패시터와,

상기 제2 캐패시터의 상기 제3 전극과 상기 OP 앰프의 상기 입력 단자의 전 기적 접속을 제어하는 제1 스위치와,

상기 제2 캐패시터의 상기 제3 전극으로의 기준 전압의 인가를 제어하는 제2 스위치와,

상기 제2 캐패시터의 상기 제4 전극으로의 입력 전압의 인가를 제어하는 제3 스위치와,

상기 제2 캐패시터의 상기 제4 전극으로의 상기 기준 전압의 인가를 제어하는 제4 스위치

를 포함하여 구성되는 상기 입력 전압을 적분하여 출력하는 적분기와,

상기 제2 및 제3 스위치와, 상기 제1 및 제4 스위치를 상보적으로 온오프하는 스위치 제어 회로와,

상기 적분기의 출력을 양자화하여 출력하는 양자화기와,

상기 양자화기의 출력에 부합하여 상기 제1 캐패시터에 축적된 전하를 줄이는 감산 회로

를 구비하는 Δ∑ 변조 회로로서,

상기 스위치 제어 회로는,

상기 제1 및 제4 스위치를 오프 상태로, 제2 및 제3 스위치를 온 상태로 할 때에는, 상기 제4 스위치를 오프 상태로 하기 전에, 상기 제2 스위치를 온 상태로 하는 것을 특징으로 하는 Δ∑ 변조 회로.
아날로그 신호인 상기 입력 전압을 오버샘플링하여 디지털 신호로 변환하여 출력하는 제5항의 Δ∑ 변조 회로와,

상기 Δ∑ 변조 회로로부터 출력되는 오버샘플링된 상기 디지털 신호를 소정의 주파수로 씨닝(thinning)하여 출력하는 디지털 필터를 구비하는 것을 특징으로 하는 Δ∑ 변조형 AD 컨버터.