JPH10190468A - デルタシグマ型ａ／ｄ変換器 - Google Patents
デルタシグマ型ａ／ｄ変換器Info
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- JPH10190468A JPH10190468A JP35639896A JP35639896A JPH10190468A JP H10190468 A JPH10190468 A JP H10190468A JP 35639896 A JP35639896 A JP 35639896A JP 35639896 A JP35639896 A JP 35639896A JP H10190468 A JPH10190468 A JP H10190468A
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Abstract
(57)【要約】
【課題】局部復調機能を持たせ、量子化雑音が高域へノ
イズシェーピングされることによって広い電圧レベル範
囲にわたり線形に量子化されたベースバンド信号を出力
しうるデルタシグマ型Ａ／Ｄ変換器を提供すること。 【解決手段】一端が共通接続された第１及び第５のスイ
ッチ３、７へＲＦ帯かＩＦ帯の受信信号を入力して標本
化し、積分し、量子化して１ビットＡ／Ｄ変換器２０の
出力端子から信号を取り出すデルタシグマ型Ａ／Ｄ変換
器において、正弦波の標本化値とほぼ等しいキャパシタ
ンスを有する入力キャパシタ１５、１６と、正弦波の標
本化値との乗算と等価になるようにアナログスイッチを
オン・オフさせるクロック発生器２４とを設けることに
より、消費電流を増加せずに受信信号を局部復調し、か
つ量子化雑音が高域へノイズシェーピングされた量子化
ベースバンド信号を出力することができる。
イズシェーピングされることによって広い電圧レベル範
囲にわたり線形に量子化されたベースバンド信号を出力
しうるデルタシグマ型Ａ／Ｄ変換器を提供すること。 【解決手段】一端が共通接続された第１及び第５のスイ
ッチ３、７へＲＦ帯かＩＦ帯の受信信号を入力して標本
化し、積分し、量子化して１ビットＡ／Ｄ変換器２０の
出力端子から信号を取り出すデルタシグマ型Ａ／Ｄ変換
器において、正弦波の標本化値とほぼ等しいキャパシタ
ンスを有する入力キャパシタ１５、１６と、正弦波の標
本化値との乗算と等価になるようにアナログスイッチを
オン・オフさせるクロック発生器２４とを設けることに
より、消費電流を増加せずに受信信号を局部復調し、か
つ量子化雑音が高域へノイズシェーピングされた量子化
ベースバンド信号を出力することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、無線受信装置にお
いて、高周波または中間周波の受信信号からベースバン
ド信号を局部復調し、これを量子化するＡ／Ｄ変換器に
関し、特に高い分解能を有するデルタシグマ型Ａ／Ｄ変
換器に関する。
いて、高周波または中間周波の受信信号からベースバン
ド信号を局部復調し、これを量子化するＡ／Ｄ変換器に
関し、特に高い分解能を有するデルタシグマ型Ａ／Ｄ変
換器に関する。
【０００２】
【従来の技術】π／４シフトＱＰＳＫなどのディジタル
変調方式において、受信機では振幅と位相の情報を検波
するために直交復調器が用いられる。ＲＦ（高周波）帯
やＩＦ（中間周波）帯の受信信号は、直交復調器により
同相成分であるＩ信号と直交成分であるＱ信号に変換さ
れる。直交復調器では、受信信号の搬送波周波数に等し
いローカル信号との乗算を行い、局部復調されたＩＱ信
号を得る。Ｉ信号とＱ信号はベースバンド信号であるた
め、容易にＡ／Ｄ変換器を用いて量子化・標本化するこ
とができ、その後でディジタル信号処理によって復号処
理することが可能である。
変調方式において、受信機では振幅と位相の情報を検波
するために直交復調器が用いられる。ＲＦ（高周波）帯
やＩＦ（中間周波）帯の受信信号は、直交復調器により
同相成分であるＩ信号と直交成分であるＱ信号に変換さ
れる。直交復調器では、受信信号の搬送波周波数に等し
いローカル信号との乗算を行い、局部復調されたＩＱ信
号を得る。Ｉ信号とＱ信号はベースバンド信号であるた
め、容易にＡ／Ｄ変換器を用いて量子化・標本化するこ
とができ、その後でディジタル信号処理によって復号処
理することが可能である。
【０００３】一方、受信機の入力信号には希望の受信波
とともに妨害波も存在し、これを抑圧するためにＲＦ帯
やＩＦ帯にチャネル選択フィルタが置かれる。妨害波の
レベルは非常に大きい場合があり、例えば希望波に比べ
て＋５０ｄＢ以上に及ぶこともある。このため、チャネ
ル選択フィルタには広いダイナミックレンジが要求さ
れ、一般にはセラミックフィルタなどの受動フィルタで
実現される。
とともに妨害波も存在し、これを抑圧するためにＲＦ帯
やＩＦ帯にチャネル選択フィルタが置かれる。妨害波の
レベルは非常に大きい場合があり、例えば希望波に比べ
て＋５０ｄＢ以上に及ぶこともある。このため、チャネ
ル選択フィルタには広いダイナミックレンジが要求さ
れ、一般にはセラミックフィルタなどの受動フィルタで
実現される。
【０００４】このような受動フィルタ素子は比較的大き
く、装置の小型化を制限することになる。そのため、受
動フィルタ素子を集積回路化することが望ましい。それ
を実現する方法としては、ベースバンドＩＱ信号をＡ／
Ｄ変換した後のディジタル信号を処理するディジタルフ
ィルタがある。このとき、広いダイナミックレンジを有
するディジタルフィルタを実現するためには、Ａ／Ｄ変
換器には例えば１４ビット程度の高い分解能が要求され
る。ベースバンド信号程度の周波数帯であれば、これは
オーバーサンプリング技術とノイズシェーピング技術と
を利用した従来のデルタシグマ型Ａ／Ｄ変換器で達成す
ることができる。
く、装置の小型化を制限することになる。そのため、受
動フィルタ素子を集積回路化することが望ましい。それ
を実現する方法としては、ベースバンドＩＱ信号をＡ／
Ｄ変換した後のディジタル信号を処理するディジタルフ
ィルタがある。このとき、広いダイナミックレンジを有
するディジタルフィルタを実現するためには、Ａ／Ｄ変
換器には例えば１４ビット程度の高い分解能が要求され
る。ベースバンド信号程度の周波数帯であれば、これは
オーバーサンプリング技術とノイズシェーピング技術と
を利用した従来のデルタシグマ型Ａ／Ｄ変換器で達成す
ることができる。
【０００５】従来、ベースバンド信号等低周波信号を量
子化するデルタシグマ型Ａ／Ｄ変換器としては、図８に
示すようなものがあった（例えば、１例として、特開平
８−７０２５１に開示されているようなものがある）。
子化するデルタシグマ型Ａ／Ｄ変換器としては、図８に
示すようなものがあった（例えば、１例として、特開平
８−７０２５１に開示されているようなものがある）。
【０００６】以下、図８乃至図１１を参照して、従来の
デルタシグマ型Ａ／Ｄ変換器について説明する。図８は
従来のデルタシグマ型Ａ／Ｄ変換器の構成を示すブロッ
ク図、図９は従来のデルタシグマ型Ａ／Ｄ変換器のクロ
ック発生器のタイミングチャート、図１０は従来のデル
タシグマ型Ａ／Ｄ変換器のスイッチ制御器のタイミング
チャート、図１１は従来のデルタシグマ型Ａ／Ｄ変換器
の出力の周波数スペクトラムを表す図である。
デルタシグマ型Ａ／Ｄ変換器について説明する。図８は
従来のデルタシグマ型Ａ／Ｄ変換器の構成を示すブロッ
ク図、図９は従来のデルタシグマ型Ａ／Ｄ変換器のクロ
ック発生器のタイミングチャート、図１０は従来のデル
タシグマ型Ａ／Ｄ変換器のスイッチ制御器のタイミング
チャート、図１１は従来のデルタシグマ型Ａ／Ｄ変換器
の出力の周波数スペクトラムを表す図である。
【０００７】まず、図８を参照して、従来のデルタシグ
マ型Ａ／Ｄ変換器の構成を説明する。図８において、２
５はアナログのＲＦ帯またはＩＦ帯の受信信号の入力端
子、２６は量子化されたベースバンド信号の出力端子、
３３は基準電圧の入力端子、２７〜３４はクロック発生
器４２が出力する制御クロックの電圧によりオン・オフ
するアナログスイッチ（以下、単にスイッチともい
う）、３５はキャパシタ、３６は積分キャパシタ、３７
は帰還キャパシタ、３８は演算増幅器である。
マ型Ａ／Ｄ変換器の構成を説明する。図８において、２
５はアナログのＲＦ帯またはＩＦ帯の受信信号の入力端
子、２６は量子化されたベースバンド信号の出力端子、
３３は基準電圧の入力端子、２７〜３４はクロック発生
器４２が出力する制御クロックの電圧によりオン・オフ
するアナログスイッチ（以下、単にスイッチともい
う）、３５はキャパシタ、３６は積分キャパシタ、３７
は帰還キャパシタ、３８は演算増幅器である。
【０００８】また、３９は一定周期のクロック信号（ｃ
ｌｋ）４０でトリガされる毎にアナログ入力信号を一定
のしきい値と比較した大小関係を２値振幅の論理信号と
して出力する１ビットＡ／Ｄ変換器、４１は１ビットＡ
／Ｄ変換器３９の出力に従い異なるタイミングの制御ク
ロックを発生して各アナログスイッチ３１〜３４のオン
・オフを制御するスイッチ制御器、４２は所定のタイミ
ングの制御クロックを発生して各アナログスイッチ３１
〜３４のオン・オフを制御するクロック発生器である。
ｌｋ）４０でトリガされる毎にアナログ入力信号を一定
のしきい値と比較した大小関係を２値振幅の論理信号と
して出力する１ビットＡ／Ｄ変換器、４１は１ビットＡ
／Ｄ変換器３９の出力に従い異なるタイミングの制御ク
ロックを発生して各アナログスイッチ３１〜３４のオン
・オフを制御するスイッチ制御器、４２は所定のタイミ
ングの制御クロックを発生して各アナログスイッチ３１
〜３４のオン・オフを制御するクロック発生器である。
【０００９】次に、図８乃至図１１を参照して、従来の
デルタシグマ型Ａ／Ｄ変換器の動作を説明する。まず、
入力端子２５から入力されたアナログ信号は、図９に示
すようなクロック発生器４２からの制御クロックの制御
によるアナログスイッチ２７〜３０によってオン・オフ
され、入力キャパシタ３５、積分キャパシタ３６及び演
算増幅器３８とを通して標本化され、積分される。
デルタシグマ型Ａ／Ｄ変換器の動作を説明する。まず、
入力端子２５から入力されたアナログ信号は、図９に示
すようなクロック発生器４２からの制御クロックの制御
によるアナログスイッチ２７〜３０によってオン・オフ
され、入力キャパシタ３５、積分キャパシタ３６及び演
算増幅器３８とを通して標本化され、積分される。
【００１０】標本化され積分された信号は、１ビットＡ
／Ｄ変換器３９において２値の振幅に量子化される。量
子化された信号は、出力端子２６から出力されるととも
に、スイッチ制御器４１に入力され、スイッチ制御器４
１は入力された２値の値（Ｖｏｕｔ＝０、１）に応じて
図１０に示すような制御クロックを出力して、アナログ
スイッチ３１〜３４をオン・オフ制御する。これによ
り、入力端子３３の基準電圧が帰還キャパシタ３７を介
して入力端子２５からの入力信号とは逆相に加算及び積
分されるような負帰還ループが構成される。
／Ｄ変換器３９において２値の振幅に量子化される。量
子化された信号は、出力端子２６から出力されるととも
に、スイッチ制御器４１に入力され、スイッチ制御器４
１は入力された２値の値（Ｖｏｕｔ＝０、１）に応じて
図１０に示すような制御クロックを出力して、アナログ
スイッチ３１〜３４をオン・オフ制御する。これによ
り、入力端子３３の基準電圧が帰還キャパシタ３７を介
して入力端子２５からの入力信号とは逆相に加算及び積
分されるような負帰還ループが構成される。
【００１１】その結果、出力端子２６から得られる出力
信号の周波数スペクトラムは、１ビットＡ／Ｄ変換器３
９から出力した信号の周波数が低いほど、量子化雑音が
抑圧されたノイズシェーピング特性を有する。図１１に
示す出力端子２６の周波数スペクトラムの例により、低
い周波数帯域で量子化雑音が低いということが分かり、
これによって、１ビットＡ／Ｄ変換器３９の出力におけ
るノイズシェーピング特性が分かる。したがって、受信
機のベースバンド信号のように低い周波数帯の信号に対
しては、量子化雑音の小さい高分解能のＡ／Ｄ変換器と
して働く。
信号の周波数スペクトラムは、１ビットＡ／Ｄ変換器３
９から出力した信号の周波数が低いほど、量子化雑音が
抑圧されたノイズシェーピング特性を有する。図１１に
示す出力端子２６の周波数スペクトラムの例により、低
い周波数帯域で量子化雑音が低いということが分かり、
これによって、１ビットＡ／Ｄ変換器３９の出力におけ
るノイズシェーピング特性が分かる。したがって、受信
機のベースバンド信号のように低い周波数帯の信号に対
しては、量子化雑音の小さい高分解能のＡ／Ｄ変換器と
して働く。
【００１２】
【発明が解決しようとする課題】しかしながら、上記従
来のデルタシグマ型Ａ／Ｄ変換器においては、もしＲＦ
帯やＩＦ帯の受信信号を直接Ａ／Ｄ変換できればチャネ
ル選択フィルタをディジタルフィルタで実現することが
できるとともに、直交復調器を使用しないですむにもか
かわらず、ＲＦ帯やＩＦ帯の受信信号を直接Ａ／Ｄ変換
しようとすると、そのような比較的高い周波数帯では量
子化雑音が大きいため、高分解能のＡ／Ｄ変換器として
機能せず、別に直交復調器を必要とするという問題があ
った。
来のデルタシグマ型Ａ／Ｄ変換器においては、もしＲＦ
帯やＩＦ帯の受信信号を直接Ａ／Ｄ変換できればチャネ
ル選択フィルタをディジタルフィルタで実現することが
できるとともに、直交復調器を使用しないですむにもか
かわらず、ＲＦ帯やＩＦ帯の受信信号を直接Ａ／Ｄ変換
しようとすると、そのような比較的高い周波数帯では量
子化雑音が大きいため、高分解能のＡ／Ｄ変換器として
機能せず、別に直交復調器を必要とするという問題があ
った。
【００１３】本発明は、上記従来の問題を解決するため
になされたもので、ベースバンドＩＱ信号を量子化する
デルタシグマ型Ａ／Ｄ変換器に局部復調の機能を持たせ
て独立の直交復調器を不要にし、ＲＦ帯とかＩＦ帯のチ
ャネル選択フィルタを接続して特に高い電圧レベルの妨
害波を除去するようにしなくても、量子化雑音が高域へ
ノイズシェーピングされることによって、広い電圧レベ
ル範囲にわたり、線形に量子化されたベースバンドＩＱ
信号を出力することができるデルタシグマ型Ａ／Ｄ変換
器を提供することを目的とする。
になされたもので、ベースバンドＩＱ信号を量子化する
デルタシグマ型Ａ／Ｄ変換器に局部復調の機能を持たせ
て独立の直交復調器を不要にし、ＲＦ帯とかＩＦ帯のチ
ャネル選択フィルタを接続して特に高い電圧レベルの妨
害波を除去するようにしなくても、量子化雑音が高域へ
ノイズシェーピングされることによって、広い電圧レベ
ル範囲にわたり、線形に量子化されたベースバンドＩＱ
信号を出力することができるデルタシグマ型Ａ／Ｄ変換
器を提供することを目的とする。
【００１４】
【課題を解決するための手段】本発明によるデルタシグ
マ型Ａ／Ｄ変換器は、一端が受信信号入力端子へ接続さ
れた第１のスイッチと、一端が前記第１のスイッチへ接
続された第１の入力キャパシタと、一端が前記第１の入
力キャパシタへ接続され、他端が接地された第２のスイ
ッチと、一端が前記第１のスイッチと前記第１の入力キ
ャパシタへ共通接続され、他端が接地された第３のスイ
ッチと、一端が前記第１の入力キャパシタと前記第２の
スイッチへ共通接続された第４のスイッチと、一端が受
信信号入力端子へ接続された第５のスイッチと、一端が
前記第５のスイッチへ接続された第２の入力キャパシタ
と、一端が前記第２の入力キャパシタへ接続され、他端
が接地された第６のスイッチと、一端が前記第５のスイ
ッチと第２の入力キャパシタへ共通接続された第７のス
イッチと、一端が前記第２の入力キャパシタと前記第６
のスイッチへ共通接続された第８のスイッチと、反転入
力端子が前記第４および第８のスイッチへ共通接続さ
れ、非反転入力端子が接地された演算増幅器と、一端が
前記演算増幅器の反転入力端子に接続され、他端が前記
演算増幅器の出力端子に接続された積分キャパシタと、
アナログ入力端子が前記演算増幅器の出力端子に接続さ
れた１ビットＡ／Ｄ変換器と、一端が基準電圧源へ接続
された第９のスイッチと、一端が前記第９のスイッチへ
接続された帰還キャパシタと、一端が前記帰還キャパシ
タへ接続され、他端が接地された第１０のスイッチと、
一端が前記第１０のスイッチと前記帰還キャパシタへ共
通接続され、他端が接地された第１１のスイッチと、一
端が前記帰還キャパシタと前記第１０のスイッチへ共通
接続され、他端が前記演算増幅器の反転入力端子へ接続
された第１２のスイッチと、前記１ビットＡ／Ｄ変換器
の出力に応じて前記第９から第１２のスイッチをオン・
オフ制御させるスイッチ制御器とを備え、第１および第
２の入力キャパシタと積分キャパシタとの比が正弦波の
標本化値にほぼ等しいキャパシタンスを有し、標本化周
期毎に受信信号入力端子から第１または第２の入力キャ
パシタを介して積分キャパシタへ転送される電荷が正弦
波の標本化値との乗算と等価となるように第１から第８
のスイッチを選択してオン・オフさせる制御クロック発
生器を備えるようにしたものである。
マ型Ａ／Ｄ変換器は、一端が受信信号入力端子へ接続さ
れた第１のスイッチと、一端が前記第１のスイッチへ接
続された第１の入力キャパシタと、一端が前記第１の入
力キャパシタへ接続され、他端が接地された第２のスイ
ッチと、一端が前記第１のスイッチと前記第１の入力キ
ャパシタへ共通接続され、他端が接地された第３のスイ
ッチと、一端が前記第１の入力キャパシタと前記第２の
スイッチへ共通接続された第４のスイッチと、一端が受
信信号入力端子へ接続された第５のスイッチと、一端が
前記第５のスイッチへ接続された第２の入力キャパシタ
と、一端が前記第２の入力キャパシタへ接続され、他端
が接地された第６のスイッチと、一端が前記第５のスイ
ッチと第２の入力キャパシタへ共通接続された第７のス
イッチと、一端が前記第２の入力キャパシタと前記第６
のスイッチへ共通接続された第８のスイッチと、反転入
力端子が前記第４および第８のスイッチへ共通接続さ
れ、非反転入力端子が接地された演算増幅器と、一端が
前記演算増幅器の反転入力端子に接続され、他端が前記
演算増幅器の出力端子に接続された積分キャパシタと、
アナログ入力端子が前記演算増幅器の出力端子に接続さ
れた１ビットＡ／Ｄ変換器と、一端が基準電圧源へ接続
された第９のスイッチと、一端が前記第９のスイッチへ
接続された帰還キャパシタと、一端が前記帰還キャパシ
タへ接続され、他端が接地された第１０のスイッチと、
一端が前記第１０のスイッチと前記帰還キャパシタへ共
通接続され、他端が接地された第１１のスイッチと、一
端が前記帰還キャパシタと前記第１０のスイッチへ共通
接続され、他端が前記演算増幅器の反転入力端子へ接続
された第１２のスイッチと、前記１ビットＡ／Ｄ変換器
の出力に応じて前記第９から第１２のスイッチをオン・
オフ制御させるスイッチ制御器とを備え、第１および第
２の入力キャパシタと積分キャパシタとの比が正弦波の
標本化値にほぼ等しいキャパシタンスを有し、標本化周
期毎に受信信号入力端子から第１または第２の入力キャ
パシタを介して積分キャパシタへ転送される電荷が正弦
波の標本化値との乗算と等価となるように第１から第８
のスイッチを選択してオン・オフさせる制御クロック発
生器を備えるようにしたものである。
【００１５】本発明によれば、一端が共通接続された第
１および第５のスイッチへＲＦ帯またはＩＦ帯の受信信
号を入力して標本化し、積分し、量子化して１ビットＡ
／Ｄ変換器の出力端子から信号を取り出すようにしたこ
とにより、ＲＦ帯またはＩＦ帯の受信信号が局部復調さ
れ、且つベースバンドＩＱ信号を線形に量子化して量子
化雑音が高域へノイズシェーピングされた量子化ベース
バンド信号を出力することができるデルタシグマ型Ａ／
Ｄ変換器が得られる。
１および第５のスイッチへＲＦ帯またはＩＦ帯の受信信
号を入力して標本化し、積分し、量子化して１ビットＡ
／Ｄ変換器の出力端子から信号を取り出すようにしたこ
とにより、ＲＦ帯またはＩＦ帯の受信信号が局部復調さ
れ、且つベースバンドＩＱ信号を線形に量子化して量子
化雑音が高域へノイズシェーピングされた量子化ベース
バンド信号を出力することができるデルタシグマ型Ａ／
Ｄ変換器が得られる。
【００１６】
【発明の実施の形態】本発明の請求項１に記載の発明
は、一端が受信信号入力端子へ接続された第１のスイッ
チと、一端が前記第１のスイッチへ接続された第１の入
力キャパシタと、一端が前記第１の入力キャパシタへ接
続され、他端が接地された第２のスイッチと、一端が前
記第１のスイッチと前記第１の入力キャパシタへ共通接
続され、他端が接地された第３のスイッチと、一端が前
記第１の入力キャパシタと前記第２のスイッチへ共通接
続された第４のスイッチと、一端が受信信号入力端子へ
接続された第５のスイッチと、一端が前記第５のスイッ
チへ接続された第２の入力キャパシタと、一端が前記第
２の入力キャパシタへ接続され、他端が接地された第６
のスイッチと、一端が前記第５のスイッチと第２の入力
キャパシタへ共通接続された第７のスイッチと、一端が
前記第２の入力キャパシタと前記第６のスイッチへ共通
接続された第８のスイッチと、反転入力端子が前記第４
および第８のスイッチへ共通接続され、非反転入力端子
が接地された演算増幅器と、一端が前記演算増幅器の反
転入力端子に接続され、他端が前記演算増幅器の出力端
子に接続された積分キャパシタと、アナログ入力端子が
前記演算増幅器の出力端子に接続された１ビットＡ／Ｄ
変換器と、一端が基準電圧源へ接続された第９のスイッ
チと、一端が前記第９のスイッチへ接続された帰還キャ
パシタと、一端が前記帰還キャパシタへ接続され、他端
が接地された第１０のスイッチと、一端が前記第１０の
スイッチと前記帰還キャパシタへ共通接続され、他端が
接地された第１１のスイッチと、一端が前記帰還キャパ
シタと前記第１０のスイッチへ共通接続され、他端が前
記演算増幅器の反転入力端子へ接続された第１２のスイ
ッチと、前記１ビットＡ／Ｄ変換器の出力に応じて前記
第９から第１２のスイッチをオン・オフ制御させるスイ
ッチ制御器とを備え、前記第１および第２の入力キャパ
シタと前記積分キャパシタとの比が正弦波の標本化値に
ほぼ等しいキャパシタンスを有し、標本化周期毎に受信
信号入力端子から前記第１または第２の入力キャパシタ
を介して前記積分キャパシタへ転送される電荷が正弦波
の標本化値との乗算と等価となるように前記第１から第
８のスイッチを選択してオン・オフさせる制御クロック
発生器を備えるようにしたものであり、入力されたＲＦ
帯またはＩＦ帯の受信信号を局部復調し、且つベースバ
ンドＩＱ信号を線形に量子化して量子化雑音が高域へノ
イズシェーピングされた量子化ベースバンド信号を出力
することができるデルタシグマ型Ａ／Ｄ変換器が得られ
るという作用を有する。
は、一端が受信信号入力端子へ接続された第１のスイッ
チと、一端が前記第１のスイッチへ接続された第１の入
力キャパシタと、一端が前記第１の入力キャパシタへ接
続され、他端が接地された第２のスイッチと、一端が前
記第１のスイッチと前記第１の入力キャパシタへ共通接
続され、他端が接地された第３のスイッチと、一端が前
記第１の入力キャパシタと前記第２のスイッチへ共通接
続された第４のスイッチと、一端が受信信号入力端子へ
接続された第５のスイッチと、一端が前記第５のスイッ
チへ接続された第２の入力キャパシタと、一端が前記第
２の入力キャパシタへ接続され、他端が接地された第６
のスイッチと、一端が前記第５のスイッチと第２の入力
キャパシタへ共通接続された第７のスイッチと、一端が
前記第２の入力キャパシタと前記第６のスイッチへ共通
接続された第８のスイッチと、反転入力端子が前記第４
および第８のスイッチへ共通接続され、非反転入力端子
が接地された演算増幅器と、一端が前記演算増幅器の反
転入力端子に接続され、他端が前記演算増幅器の出力端
子に接続された積分キャパシタと、アナログ入力端子が
前記演算増幅器の出力端子に接続された１ビットＡ／Ｄ
変換器と、一端が基準電圧源へ接続された第９のスイッ
チと、一端が前記第９のスイッチへ接続された帰還キャ
パシタと、一端が前記帰還キャパシタへ接続され、他端
が接地された第１０のスイッチと、一端が前記第１０の
スイッチと前記帰還キャパシタへ共通接続され、他端が
接地された第１１のスイッチと、一端が前記帰還キャパ
シタと前記第１０のスイッチへ共通接続され、他端が前
記演算増幅器の反転入力端子へ接続された第１２のスイ
ッチと、前記１ビットＡ／Ｄ変換器の出力に応じて前記
第９から第１２のスイッチをオン・オフ制御させるスイ
ッチ制御器とを備え、前記第１および第２の入力キャパ
シタと前記積分キャパシタとの比が正弦波の標本化値に
ほぼ等しいキャパシタンスを有し、標本化周期毎に受信
信号入力端子から前記第１または第２の入力キャパシタ
を介して前記積分キャパシタへ転送される電荷が正弦波
の標本化値との乗算と等価となるように前記第１から第
８のスイッチを選択してオン・オフさせる制御クロック
発生器を備えるようにしたものであり、入力されたＲＦ
帯またはＩＦ帯の受信信号を局部復調し、且つベースバ
ンドＩＱ信号を線形に量子化して量子化雑音が高域へノ
イズシェーピングされた量子化ベースバンド信号を出力
することができるデルタシグマ型Ａ／Ｄ変換器が得られ
るという作用を有する。
【００１７】また、本発明の請求項２に記載の発明は、
同一の受信信号を入力するよう接続された２個の請求項
１に記載のデルタシグマ型Ａ／Ｄ変換器において、各制
御クロック発生器は、標本化周期毎に受信信号入力端子
から前記第１または第２の入力キャパシタを介して前記
積分キャパシタへ転送される電荷が９０度の位相差を有
する正弦波の標本化値との乗算と等価となるよう相互に
標本化周期の２倍の時間だけ時間差をもって前記第１か
ら第８のスイッチを選択しオン・オフさせるようにした
ものであり、入力されたＲＦ帯またはＩＦ帯の受信信号
を同相成分と直交成分とに直交復調し、且つ受信信号が
直交復調されたベースバンドＩＱ信号を線形に量子化し
て量子化雑音が高域へノイズシェーピングされた量子化
ベースバンド信号を出力することができるデルタシグマ
型Ａ／Ｄ変換器が得られるという作用を有する。
同一の受信信号を入力するよう接続された２個の請求項
１に記載のデルタシグマ型Ａ／Ｄ変換器において、各制
御クロック発生器は、標本化周期毎に受信信号入力端子
から前記第１または第２の入力キャパシタを介して前記
積分キャパシタへ転送される電荷が９０度の位相差を有
する正弦波の標本化値との乗算と等価となるよう相互に
標本化周期の２倍の時間だけ時間差をもって前記第１か
ら第８のスイッチを選択しオン・オフさせるようにした
ものであり、入力されたＲＦ帯またはＩＦ帯の受信信号
を同相成分と直交成分とに直交復調し、且つ受信信号が
直交復調されたベースバンドＩＱ信号を線形に量子化し
て量子化雑音が高域へノイズシェーピングされた量子化
ベースバンド信号を出力することができるデルタシグマ
型Ａ／Ｄ変換器が得られるという作用を有する。
【００１８】以下、添付図面、図１乃至図７に基づき、
本発明の実施の形態を詳細に説明する。また、本発明の
実施の形態に対する以下の説明では、デルタシグマ型Ａ
／Ｄ変換器について行うが、単にＡ／Ｄ変換器ともい
う。図１は本発明の第１の実施の形態におけるデルタシ
グマ型Ａ／Ｄ変換器の構成を示すブロック図、図２は図
１に示すクロック発生器のタイミングチャートを示す
図、図３は図１に示すスイッチ制御器のタイミングチャ
ートを示す図、図４は図１に示すデルタシグマ型Ａ／Ｄ
変換器の入力信号の重み付け係数を表にして示す図、図
５は図１に示すデルタシグマ型Ａ／Ｄ変換器の正弦波ロ
ーカル信号の標本化を説明する説明図、図６は本発明の
第２の実施の形態におけるデルタシグマ型Ａ／Ｄ変換器
の構成を示すブロック図、図７は図６に示すクロック発
生器のタイミングチャートを示す図である。
本発明の実施の形態を詳細に説明する。また、本発明の
実施の形態に対する以下の説明では、デルタシグマ型Ａ
／Ｄ変換器について行うが、単にＡ／Ｄ変換器ともい
う。図１は本発明の第１の実施の形態におけるデルタシ
グマ型Ａ／Ｄ変換器の構成を示すブロック図、図２は図
１に示すクロック発生器のタイミングチャートを示す
図、図３は図１に示すスイッチ制御器のタイミングチャ
ートを示す図、図４は図１に示すデルタシグマ型Ａ／Ｄ
変換器の入力信号の重み付け係数を表にして示す図、図
５は図１に示すデルタシグマ型Ａ／Ｄ変換器の正弦波ロ
ーカル信号の標本化を説明する説明図、図６は本発明の
第２の実施の形態におけるデルタシグマ型Ａ／Ｄ変換器
の構成を示すブロック図、図７は図６に示すクロック発
生器のタイミングチャートを示す図である。
【００１９】（実施の形態１）まず、図１を参照して、
本発明の第１の実施の形態におけるデルタシグマ型Ａ／
Ｄ変換器の構成を説明する。図１において、１はアナロ
グ信号のＲＦ帯またはＩＦ帯の受信信号の入力端子、２
は量子化されたベースバンド信号の出力端子、２３は基
準電圧の入力端子、３〜１４はクロック発生器２４が出
力する制御クロックの電圧によりオン・オフされるアナ
ログスイッチ（以下、単にスイッチともいい、３、４、
・・・、１４はそれぞれ第１、第２、・・・、第１２の
スイッチともいう）、１５、１６はキャパシタ（第１、
第２の入力キャパシタともいう）、１７は積分キャパシ
タ、１８は帰還キャパシタ、１９は演算増幅器、２１は
標本化クロックｃｌｋの入力端子である。
本発明の第１の実施の形態におけるデルタシグマ型Ａ／
Ｄ変換器の構成を説明する。図１において、１はアナロ
グ信号のＲＦ帯またはＩＦ帯の受信信号の入力端子、２
は量子化されたベースバンド信号の出力端子、２３は基
準電圧の入力端子、３〜１４はクロック発生器２４が出
力する制御クロックの電圧によりオン・オフされるアナ
ログスイッチ（以下、単にスイッチともいい、３、４、
・・・、１４はそれぞれ第１、第２、・・・、第１２の
スイッチともいう）、１５、１６はキャパシタ（第１、
第２の入力キャパシタともいう）、１７は積分キャパシ
タ、１８は帰還キャパシタ、１９は演算増幅器、２１は
標本化クロックｃｌｋの入力端子である。
【００２０】また、２０は一定周期のクロック信号（ｃ
ｌｋ）４０でトリガされる毎にアナログ入力信号を一定
のしきい値と比較した大小関係を２値振幅の論理信号と
して出力する１ビットＡ／Ｄ変換器、２２は１ビットＡ
／Ｄ変換器２０の出力に従い異なるタイミングの制御ク
ロックを発生して各アナログスイッチ１１〜１４のオン
・オフを制御するスイッチ制御器、２４は所定のタイミ
ングの制御クロックを発生して各アナログスイッチ３〜
１０のオン・オフを制御するクロック発生器、２３は基
準電圧の入力端子である。
ｌｋ）４０でトリガされる毎にアナログ入力信号を一定
のしきい値と比較した大小関係を２値振幅の論理信号と
して出力する１ビットＡ／Ｄ変換器、２２は１ビットＡ
／Ｄ変換器２０の出力に従い異なるタイミングの制御ク
ロックを発生して各アナログスイッチ１１〜１４のオン
・オフを制御するスイッチ制御器、２４は所定のタイミ
ングの制御クロックを発生して各アナログスイッチ３〜
１０のオン・オフを制御するクロック発生器、２３は基
準電圧の入力端子である。
【００２１】次に、図１乃至図５を参照して、以上のよ
うに構成された本実施の形態におけるデルタシグマ型Ａ
／Ｄ変換器の動作を説明する。まず、図２はアナログス
イッチ３〜１４をオン・オフさせるためにクロック発生
器２４が出力する制御クロックのタイミングを示すもの
であり、制御電圧がＨｉｇｈレベルでアナログスイッチ
はオンし、制御電圧がＬｏｗレベルでアナログスイッチ
はオフする。
うに構成された本実施の形態におけるデルタシグマ型Ａ
／Ｄ変換器の動作を説明する。まず、図２はアナログス
イッチ３〜１４をオン・オフさせるためにクロック発生
器２４が出力する制御クロックのタイミングを示すもの
であり、制御電圧がＨｉｇｈレベルでアナログスイッチ
はオンし、制御電圧がＬｏｗレベルでアナログスイッチ
はオフする。
【００２２】時刻ｔ１においてアナログスイッチ３、４
がオンすると入力キャパシタ１５は入力端子１の電圧Ｖ
ｉｎ（ｔ１）により充電される。このとき入力キャパシ
タ１５に蓄えられる電荷Ｑ１（ｔ１）は次式により表わ
される。 Ｑ１（ｔ１）＝Ｃ１・Ｖｉｎ（ｔ１）・・・・・・・・・・・・・・（１）
がオンすると入力キャパシタ１５は入力端子１の電圧Ｖ
ｉｎ（ｔ１）により充電される。このとき入力キャパシ
タ１５に蓄えられる電荷Ｑ１（ｔ１）は次式により表わ
される。 Ｑ１（ｔ１）＝Ｃ１・Ｖｉｎ（ｔ１）・・・・・・・・・・・・・・（１）
【００２３】続いて、時刻ｔ１’において、アナログス
イッチ５、６がオンすると、入力キャパシタ１５は演算
増幅器１９の仮想接地点とグランドとの間に接続され、
蓄えられていた電荷を放電する。演算増幅器１９の反転
入力端子のインピーダンスは非常に高いため、キャパシ
タ１５が放電した電荷はすべて積分キャパシタ１７へ転
送される。
イッチ５、６がオンすると、入力キャパシタ１５は演算
増幅器１９の仮想接地点とグランドとの間に接続され、
蓄えられていた電荷を放電する。演算増幅器１９の反転
入力端子のインピーダンスは非常に高いため、キャパシ
タ１５が放電した電荷はすべて積分キャパシタ１７へ転
送される。
【００２４】一方、時刻ｔ１において、１ビットＡ／Ｄ
変換器２０の出力に応じてアナログスイッチ１１と１２
または１１と１４がオンすると帰還キャパシタ１８は端
子２３の基準電圧Ｖｒｅｆにより１ビットＡ／Ｄ変換器
２０の出力に応じて決まる正負いずれかの極性で充電さ
れる。このとき帰還キャパシタ１８に蓄えられる電荷Ｑ
４（ｔ１）は次式により表わされる。 Ｑ４（ｔ１）＝Ｃ４・Ｖｒｅｆ（ｔ１）・・・・・・・・・・・・・（２）
変換器２０の出力に応じてアナログスイッチ１１と１２
または１１と１４がオンすると帰還キャパシタ１８は端
子２３の基準電圧Ｖｒｅｆにより１ビットＡ／Ｄ変換器
２０の出力に応じて決まる正負いずれかの極性で充電さ
れる。このとき帰還キャパシタ１８に蓄えられる電荷Ｑ
４（ｔ１）は次式により表わされる。 Ｑ４（ｔ１）＝Ｃ４・Ｖｒｅｆ（ｔ１）・・・・・・・・・・・・・（２）
【００２５】続いて、時刻ｔ１’において、１ビットＡ
／Ｄ変換器２０の出力に応じて図３に示すようにアナロ
グスイッチ１３と１４または１２と１３がオンすると帰
還キャパシタ１８は演算増幅器１９の仮想接地点とグラ
ンドとの間に接続され、蓄えられていた電荷を放電す
る。演算増幅器１９の反転入力端子のインピーダンスは
非常に高いため、帰還キャパシタ１８が放電した電荷は
すべて積分キャパシタ１７へ転送される。
／Ｄ変換器２０の出力に応じて図３に示すようにアナロ
グスイッチ１３と１４または１２と１３がオンすると帰
還キャパシタ１８は演算増幅器１９の仮想接地点とグラ
ンドとの間に接続され、蓄えられていた電荷を放電す
る。演算増幅器１９の反転入力端子のインピーダンスは
非常に高いため、帰還キャパシタ１８が放電した電荷は
すべて積分キャパシタ１７へ転送される。
【００２６】このとき、時刻ｔ１’における積分キャパ
シタ１７の電荷Ｑ３（ｔ１’）は、時刻ｔ１における積
分キャパシタ１７の電荷をＱ３（ｔ１）とすると、次式
により表わされる。 Ｑ３（ｔ１’）＝Ｑ１（ｔ１）−Ｑ４（ｔ１）＋Ｑ３（ｔ１）・・・（３）
シタ１７の電荷Ｑ３（ｔ１’）は、時刻ｔ１における積
分キャパシタ１７の電荷をＱ３（ｔ１）とすると、次式
により表わされる。 Ｑ３（ｔ１’）＝Ｑ１（ｔ１）−Ｑ４（ｔ１）＋Ｑ３（ｔ１）・・・（３）
【００２７】また、時刻ｔ１’において積分キャパシタ
１７に蓄えられる電荷Ｑ３（ｔ１’）は、演算増幅器１
９の出力端子の電圧をＶｏｕｔ（ｔ１’）とすれば次式
によっても表わされる。 Ｑ３（ｔ１’）＝Ｃ３・Ｖｏｕｔ（ｔ１’）・・・・・・・・・・・（４）
１７に蓄えられる電荷Ｑ３（ｔ１’）は、演算増幅器１
９の出力端子の電圧をＶｏｕｔ（ｔ１’）とすれば次式
によっても表わされる。 Ｑ３（ｔ１’）＝Ｃ３・Ｖｏｕｔ（ｔ１’）・・・・・・・・・・・（４）
【００２８】したがって、時刻ｔ１’における演算増幅
器１９の出力電圧は次式により表わすことができる。 Ｖｏｕｔ（ｔ１’）＝（Ｃ１／Ｃ３）・Ｖｉｎ（ｔ１） ＋（Ｃ４／Ｃ３）・Ｖｒｅｆ＋Ｖｏｕｔ（ｔ１）・・・（５）
器１９の出力電圧は次式により表わすことができる。 Ｖｏｕｔ（ｔ１’）＝（Ｃ１／Ｃ３）・Ｖｉｎ（ｔ１） ＋（Ｃ４／Ｃ３）・Ｖｒｅｆ＋Ｖｏｕｔ（ｔ１）・・・（５）
【００２９】これは、入力端子１の電圧Ｖｉｎ（ｔ１）
は（Ｃ１／Ｃ３）倍され、１ビットＡ／Ｄ変換器２０の
出力を負帰還させる電圧Ｖｒｅｆは（Ｃ４／Ｃ３）倍さ
れ、これらが加算された後に積分される演算が行われる
ことを示しており、デルタシグマ型Ａ／Ｄ変換器として
動作する。
は（Ｃ１／Ｃ３）倍され、１ビットＡ／Ｄ変換器２０の
出力を負帰還させる電圧Ｖｒｅｆは（Ｃ４／Ｃ３）倍さ
れ、これらが加算された後に積分される演算が行われる
ことを示しており、デルタシグマ型Ａ／Ｄ変換器として
動作する。
【００３０】以後、時刻ｔ２〜ｔ８’までの間、入力端
子１の電圧は図４に示すように係数倍され、同様の演算
が行われる。このとき、図４の係数が、例えば（Ｃ１／
Ｃ３）＝１、（Ｃ４／Ｃ３）＝０．７０７１０７のよう
に正弦波の標本化値にほぼ等しくなるようにキャパシタ
Ｃ１〜Ｃ３のキャパシタンスを設定すれば、デルタシグ
マ型Ａ／Ｄ変換器による量子化の前段で図５に示すよう
な周期Ｔ０（＝８Ｔｓ）の正弦波のローカル信号との乗
算を行う局部復調の演算を行うことと等価であり（所
謂、局部復調機能といわれ、クロック発生器２４と、キ
ャパシタＣ１（１５）を通る回路と、キャパシタＣ２
（１６）を通る回路とにより構成される）、出力端子２
には量子化雑音がノイズシェーピングされるように量子
化されたベースバンド信号を得ることができる。
子１の電圧は図４に示すように係数倍され、同様の演算
が行われる。このとき、図４の係数が、例えば（Ｃ１／
Ｃ３）＝１、（Ｃ４／Ｃ３）＝０．７０７１０７のよう
に正弦波の標本化値にほぼ等しくなるようにキャパシタ
Ｃ１〜Ｃ３のキャパシタンスを設定すれば、デルタシグ
マ型Ａ／Ｄ変換器による量子化の前段で図５に示すよう
な周期Ｔ０（＝８Ｔｓ）の正弦波のローカル信号との乗
算を行う局部復調の演算を行うことと等価であり（所
謂、局部復調機能といわれ、クロック発生器２４と、キ
ャパシタＣ１（１５）を通る回路と、キャパシタＣ２
（１６）を通る回路とにより構成される）、出力端子２
には量子化雑音がノイズシェーピングされるように量子
化されたベースバンド信号を得ることができる。
【００３１】したがって、このとき１ビットＡ／Ｄ変換
器２０における標本化周波数ｆｓ（＝１／Ｔｓ）は入力
端子１の受信信号の搬送波周波数ｆ０（＝１／Ｔ０）の
８倍となるように選ばれる。
器２０における標本化周波数ｆｓ（＝１／Ｔｓ）は入力
端子１の受信信号の搬送波周波数ｆ０（＝１／Ｔ０）の
８倍となるように選ばれる。
【００３２】以上のように本発明の実施の形態によれ
ば、デルタシグマ型Ａ／Ｄ変換器の入力部において、正
弦波の標本化値とほぼ等しいキャパシタンスを有する入
力キャパシタと、正弦波の標本化値との乗算と等価にな
るようにアナログスイッチをオン・オフさせるクロック
発生器とを設けることにより、アナログのＲＦ帯または
ＩＦ帯の受信信号が局部復調された量子化ベースバンド
信号が得られるデルタシグマ型Ａ／Ｄ変換器を実現する
ことができる。
ば、デルタシグマ型Ａ／Ｄ変換器の入力部において、正
弦波の標本化値とほぼ等しいキャパシタンスを有する入
力キャパシタと、正弦波の標本化値との乗算と等価にな
るようにアナログスイッチをオン・オフさせるクロック
発生器とを設けることにより、アナログのＲＦ帯または
ＩＦ帯の受信信号が局部復調された量子化ベースバンド
信号が得られるデルタシグマ型Ａ／Ｄ変換器を実現する
ことができる。
【００３３】（実施の形態２）以下、図６及び図７を参
照して、本発明の第２の実施の形態におけるデルタシグ
マ型Ａ／Ｄ変換器の構成を説明する。図６において、４
３はアナログ信号のＲＦ帯またはＩＦ帯の受信信号の入
力端子、４４は量子化されたベースバンドＩ信号の出力
端子、４５は量子化されたベースバンドＱ信号の出力端
子、８８、８９は基準電圧の入力端子である。
照して、本発明の第２の実施の形態におけるデルタシグ
マ型Ａ／Ｄ変換器の構成を説明する。図６において、４
３はアナログ信号のＲＦ帯またはＩＦ帯の受信信号の入
力端子、４４は量子化されたベースバンドＩ信号の出力
端子、４５は量子化されたベースバンドＱ信号の出力端
子、８８、８９は基準電圧の入力端子である。
【００３４】また、４６〜６９はクロック発生器７０、
７１が出力する制御クロックの電圧によりオン・オフさ
れるアナログスイッチ（以下、単にスイッチともい
う）、８６、８７はそれぞれ１ビットＡ／Ｄ変換器８
２、８３の出力に従い異なるタイミングの制御クロック
を発生して各アナログスイッチ５４〜５７、６６〜６９
のオン・オフを制御するスイッチ制御器、７０、７１は
所定のタイミングの制御クロックを発生して各アナログ
スイッチ４６〜５３、５８〜６５のオン・オフを制御す
るクロック発生器、７２、７３、７６、７７はキャパシ
タ、７４、７８は積分キャパシタ、７５、７９は帰還キ
ャパシタ、８０、８１は演算増幅器、８４、８５は標本
化クロックｃｌｋの入力端子、８２、８３は１ビットＡ
／Ｄ変換器で、一定の周期のクロック信号でトリガされ
る毎にアナログ入力信号を一定のしきい値と比較した大
小関係を２値振幅の論理信号で出力するものである。
７１が出力する制御クロックの電圧によりオン・オフさ
れるアナログスイッチ（以下、単にスイッチともい
う）、８６、８７はそれぞれ１ビットＡ／Ｄ変換器８
２、８３の出力に従い異なるタイミングの制御クロック
を発生して各アナログスイッチ５４〜５７、６６〜６９
のオン・オフを制御するスイッチ制御器、７０、７１は
所定のタイミングの制御クロックを発生して各アナログ
スイッチ４６〜５３、５８〜６５のオン・オフを制御す
るクロック発生器、７２、７３、７６、７７はキャパシ
タ、７４、７８は積分キャパシタ、７５、７９は帰還キ
ャパシタ、８０、８１は演算増幅器、８４、８５は標本
化クロックｃｌｋの入力端子、８２、８３は１ビットＡ
／Ｄ変換器で、一定の周期のクロック信号でトリガされ
る毎にアナログ入力信号を一定のしきい値と比較した大
小関係を２値振幅の論理信号で出力するものである。
【００３５】次に、図６乃至図７を参照して、以上のよ
うに構成された本実施の形態におけるデルタシグマ型Ａ
／Ｄ変換器の動作を説明する。まず、図７はアナログス
イッチ４６〜５３をオン・オフさせるためにクロック発
生器７０が出力する制御クロックのタイミングを示し、
アナログスイッチ５８〜６５をオン・オフさせるために
クロック発生器７１が出力する制御クロックのタイミン
グを示すものであり、制御電圧がＨｉｇｈレベルでアナ
ログスイッチはオンし、制御電圧がＬｏｗレベルでアナ
ログスイッチはオフする。本実施の形態における個々の
デルタシグマ型Ａ／Ｄ変換器の動作は、上記第１の実施
の形態におけるデルタシグマ型Ａ／Ｄ変換器の動作と同
様であるから、これ以上、詳細な動作の説明は省略す
る。
うに構成された本実施の形態におけるデルタシグマ型Ａ
／Ｄ変換器の動作を説明する。まず、図７はアナログス
イッチ４６〜５３をオン・オフさせるためにクロック発
生器７０が出力する制御クロックのタイミングを示し、
アナログスイッチ５８〜６５をオン・オフさせるために
クロック発生器７１が出力する制御クロックのタイミン
グを示すものであり、制御電圧がＨｉｇｈレベルでアナ
ログスイッチはオンし、制御電圧がＬｏｗレベルでアナ
ログスイッチはオフする。本実施の形態における個々の
デルタシグマ型Ａ／Ｄ変換器の動作は、上記第１の実施
の形態におけるデルタシグマ型Ａ／Ｄ変換器の動作と同
様であるから、これ以上、詳細な動作の説明は省略す
る。
【００３６】但し、本実施の形態によるデルタシグマ型
Ａ／Ｄ変換器におけるベースバンドＩ信号とＱ信号を得
るための直交復調としては、ローカル信号の位相差が９
０度であるような２個の局部復調機能（それぞれ、クロ
ック発生器７０、７１と、キャパシタＣ１（７２、７
６）を通る回路と、キャパシタＣ２（７３、７７）を通
る回路とにより構成される）を用いて、上記のように、
受信信号を局部復調すればよく、得られるベースバンド
信号（出力信号）のうち一方がＩ信号、他方がＱ信号と
なる。位相が９０度ずれたローカル信号との乗算は、図
７に示すように、クロック発生器７０、７１が２Ｔｓ
（＝Ｔ０／４）だけずれた制御クロックでアナログスイ
ッチ４６〜６９をオン及びオフさせることにより実現す
ることができる。
Ａ／Ｄ変換器におけるベースバンドＩ信号とＱ信号を得
るための直交復調としては、ローカル信号の位相差が９
０度であるような２個の局部復調機能（それぞれ、クロ
ック発生器７０、７１と、キャパシタＣ１（７２、７
６）を通る回路と、キャパシタＣ２（７３、７７）を通
る回路とにより構成される）を用いて、上記のように、
受信信号を局部復調すればよく、得られるベースバンド
信号（出力信号）のうち一方がＩ信号、他方がＱ信号と
なる。位相が９０度ずれたローカル信号との乗算は、図
７に示すように、クロック発生器７０、７１が２Ｔｓ
（＝Ｔ０／４）だけずれた制御クロックでアナログスイ
ッチ４６〜６９をオン及びオフさせることにより実現す
ることができる。
【００３７】以上のように本発明の実施の形態によれ
ば、デルタシグマ型Ａ／Ｄ変換器の入力部において、正
弦波の標本化値とにほぼ等しいキャパシタンスを有する
入力キャパシタと、たがいに９０度の位相差を有する正
弦波の標本化値との乗算と等価になるようにアナログス
イッチをオン・オフさせるクロック発生器とを設けたこ
とにより、すなわち、標本化周期毎に受信信号入力端子
から第１または第２の入力キャパシタを介して積分キャ
パシタへ転送される電荷が９０度の位相差を有する正弦
波の標本化値との乗算と等価となるように標本化周期の
２倍の時間だけ時間差をおいて第１から第８のスイッチ
を選択してオン・オフさせるようにした制御クロック発
生器を備えたことにより、アナログのＲＦ帯またはＩＦ
帯の受信信号が直交復調された量子化ベースバンドＩＱ
信号が得られるデルタシグマ型Ａ／Ｄ変換器を実現する
ことができる。
ば、デルタシグマ型Ａ／Ｄ変換器の入力部において、正
弦波の標本化値とにほぼ等しいキャパシタンスを有する
入力キャパシタと、たがいに９０度の位相差を有する正
弦波の標本化値との乗算と等価になるようにアナログス
イッチをオン・オフさせるクロック発生器とを設けたこ
とにより、すなわち、標本化周期毎に受信信号入力端子
から第１または第２の入力キャパシタを介して積分キャ
パシタへ転送される電荷が９０度の位相差を有する正弦
波の標本化値との乗算と等価となるように標本化周期の
２倍の時間だけ時間差をおいて第１から第８のスイッチ
を選択してオン・オフさせるようにした制御クロック発
生器を備えたことにより、アナログのＲＦ帯またはＩＦ
帯の受信信号が直交復調された量子化ベースバンドＩＱ
信号が得られるデルタシグマ型Ａ／Ｄ変換器を実現する
ことができる。
【００３８】
【発明の効果】本発明によるデルタシグマ型Ａ／Ｄ変換
器は、以上説明したように構成し、特に一端が共通接続
された第１および第５のスイッチへＲＦ帯またはＩＦ帯
の受信信号を入力して標本化し、積分し、量子化して１
ビットＡ／Ｄ変換器の出力端子から信号を取り出し、入
力部において、正弦波の標本化値とほぼ等しいキャパシ
タンスを有する入力キャパシタと、正弦波の標本化値と
の乗算と等価になるようにアナログスイッチをオン・オ
フさせるクロック発生器とを設けるようにしたことによ
り、消費電流を増加せずにＲＦ帯またはＩＦ帯の受信信
号が局部復調され、かつ量子化雑音が高域へノイズシェ
ーピングされた量子化ベースバンド信号を出力するデル
タシグマ型Ａ／Ｄ変換器が得られ、受信機から直交復調
器を削除することができ、チャネル選択フィルタをディ
ジタルフィルタで実現することができるため、装置を小
型化することが可能となる。
器は、以上説明したように構成し、特に一端が共通接続
された第１および第５のスイッチへＲＦ帯またはＩＦ帯
の受信信号を入力して標本化し、積分し、量子化して１
ビットＡ／Ｄ変換器の出力端子から信号を取り出し、入
力部において、正弦波の標本化値とほぼ等しいキャパシ
タンスを有する入力キャパシタと、正弦波の標本化値と
の乗算と等価になるようにアナログスイッチをオン・オ
フさせるクロック発生器とを設けるようにしたことによ
り、消費電流を増加せずにＲＦ帯またはＩＦ帯の受信信
号が局部復調され、かつ量子化雑音が高域へノイズシェ
ーピングされた量子化ベースバンド信号を出力するデル
タシグマ型Ａ／Ｄ変換器が得られ、受信機から直交復調
器を削除することができ、チャネル選択フィルタをディ
ジタルフィルタで実現することができるため、装置を小
型化することが可能となる。
【図１】本発明の第１の実施の形態におけるデルタシグ
マ型Ａ／Ｄ変換器の構成を示すブロック図
マ型Ａ／Ｄ変換器の構成を示すブロック図
【図２】図１に示すクロック発生器のタイミングチャー
トを示す図
トを示す図
【図３】図１に示すスイッチ制御器のタイミングチャー
トを示す図
トを示す図
【図４】図１に示すデルタシグマ型Ａ／Ｄ変換器の入力
信号の重み付け係数を表にして示す図
信号の重み付け係数を表にして示す図
【図５】図１に示すデルタシグマ型Ａ／Ｄ変換器の正弦
波ローカル信号の標本化を説明する説明図
波ローカル信号の標本化を説明する説明図
【図６】本発明の第２の実施の形態におけるデルタシグ
マ型Ａ／Ｄ変換器の構成を示すブロック図
マ型Ａ／Ｄ変換器の構成を示すブロック図
【図７】図６に示すクロック発生器のタイミングチャー
トを示す図
トを示す図
【図８】従来のデルタシグマ型Ａ／Ｄ変換器の構成を示
すブロック図
すブロック図
【図９】従来のデルタシグマ型Ａ／Ｄ変換器のクロック
発生器のタイミングチャート
発生器のタイミングチャート
【図１０】従来のデルタシグマ型Ａ／Ｄ変換器のスイッ
チ制御器のタイミングチャート
チ制御器のタイミングチャート
【図１１】従来のデルタシグマ型Ａ／Ｄ変換器の出力の
周波数スペクトラムを表す図
周波数スペクトラムを表す図
１ 受信信号の入力端子 ２ 量子化ベースバンド信号の出力端子 ３〜１４ アナログスイッチ １５、１６ キャパシタ １７ 積分キャパシタ １８ 帰還キャパシタ １９ 演算増幅器 ２０ １ビットＡ／Ｄ変換器 ２１ 標本化クロックの入力端子 ２２ スイッチ制御器 ２３ 基準電圧の入力端子 ２４ クロック発生器 ４３ 受信信号の入力端子 ４４、４５ 量子化ベースバンド信号の出力端子 ４６〜５３、５８〜６５ アナログスイッチ ７２〜７９ キャパシタ ８０、８１ 演算増幅器 ８２、８３ １ビットＡ／Ｄ変換器 ８４、８５ 標本化クロックの入力端子 ８６、８７ スイッチ制御器 ８８、８９ 基準電圧の入力端子 ７０、７１ クロック発生器 ２５ 受信信号の入力端子 ２６ 量子化ベースバンド信号の出力端子 ２７〜３４ アナログスイッチ ３５〜３７ キャパシタ ３８ 演算増幅器 ３９ １ビットＡ／Ｄ変換器 ４０ 標本化クロックの入力端子 ４１ スイッチ制御器 ３３ 基準電圧の入力端子 ４２ クロック発生器
Claims (2)
- 【請求項１】一端が受信信号入力端子へ接続された第１
のスイッチと、一端が前記第１のスイッチへ接続された
第１の入力キャパシタと、一端が前記第１の入力キャパ
シタへ接続され、他端が接地された第２のスイッチと、
一端が前記第１のスイッチと前記第１の入力キャパシタ
へ共通接続され、他端が接地された第３のスイッチと、
一端が前記第１の入力キャパシタと前記第２のスイッチ
へ共通接続された第４のスイッチと、一端が受信信号入
力端子へ接続された第５のスイッチと、一端が前記第５
のスイッチへ接続された第２の入力キャパシタと、一端
が前記第２の入力キャパシタへ接続され、他端が接地さ
れた第６のスイッチと、一端が前記第５のスイッチと第
２の入力キャパシタへ共通接続された第７のスイッチ
と、一端が前記第２の入力キャパシタと前記第６のスイ
ッチへ共通接続された第８のスイッチと、反転入力端子
が前記第４および第８のスイッチへ共通接続され、非反
転入力端子が接地された演算増幅器と、一端が前記演算
増幅器の反転入力端子に接続され、他端が前記演算増幅
器の出力端子に接続された積分キャパシタと、アナログ
入力端子が前記演算増幅器の出力端子に接続された１ビ
ットＡ／Ｄ変換器と、一端が基準電圧源へ接続された第
９のスイッチと、一端が前記第９のスイッチへ接続され
た帰還キャパシタと、一端が前記帰還キャパシタへ接続
され、他端が接地された第１０のスイッチと、一端が前
記第１０のスイッチと前記帰還キャパシタへ共通接続さ
れ、他端が接地された第１１のスイッチと、一端が前記
帰還キャパシタと前記第１０のスイッチへ共通接続さ
れ、他端が前記演算増幅器の反転入力端子へ接続された
第１２のスイッチと、前記１ビットＡ／Ｄ変換器の出力
に応じて前記第９から第１２のスイッチをオン・オフ制
御させるスイッチ制御器とを備え、前記第１および第２
の入力キャパシタと前記積分キャパシタとの比が正弦波
の標本化値にほぼ等しいキャパシタンスを有し、標本化
周期毎に受信信号入力端子から前記第１または第２の入
力キャパシタを介して前記積分キャパシタへ転送される
電荷が正弦波の標本化値との乗算と等価となるように前
記第１から第８のスイッチを選択してオン・オフさせる
制御クロック発生器を備えたことを特徴とするデルタシ
グマ型Ａ／Ｄ変換器。 - 【請求項２】同一の受信信号を入力するよう接続された
２個の請求項１に記載のデルタシグマ型Ａ／Ｄ変換器に
おいて、各制御クロック発生器は、標本化周期毎に受信
信号入力端子から前記第１または第２の入力キャパシタ
を介して前記積分キャパシタへ転送される電荷が９０度
の位相差を有する正弦波の標本化値との乗算と等価とな
るよう相互に標本化周期の２倍の時間だけ時間差をもっ
て前記第１から第８のスイッチを選択しオン・オフさせ
るようにしたことを特徴とするデルタシグマ型Ａ／Ｄ変
換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35639896A JP3628463B2 (ja) | 1996-12-26 | 1996-12-26 | デルタシグマ型ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35639896A JP3628463B2 (ja) | 1996-12-26 | 1996-12-26 | デルタシグマ型ａ／ｄ変換器 |
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| Publication Number | Publication Date |
|---|---|
| JPH10190468A true JPH10190468A (ja) | 1998-07-21 |
| JP3628463B2 JP3628463B2 (ja) | 2005-03-09 |
Family
ID=18448825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35639896A Expired - Fee Related JP3628463B2 (ja) | 1996-12-26 | 1996-12-26 | デルタシグマ型ａ／ｄ変換器 |
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|---|---|
| JP (1) | JP3628463B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
1996
- 1996-12-26 JP JP35639896A patent/JP3628463B2/ja not_active Expired - Fee Related
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