JP2009065278A - フィルタ回路、これを用いた受信機及びフィルタリング方法 - Google Patents

Abstract

【課題】妨害波を精度良く除去可能なフィルタ回路を提供する。
【解決手段】入力信号をサンプリングして第１のアナログ信号を生成するサンプラ１１０と；前記第１のアナログ信号を第１のデジタル信号に変換するアナログ−デジタル変換器１２１と；前記第１のデジタル信号から所望帯域外の信号成分を抽出して第２のデジタル信号を生成するデジタル・フィルタ１２２と；前記第２のデジタル信号を第２のアナログ信号に変換するデジタル−アナログ変換器１３０と；前記第１のアナログ信号に対する前記第２のアナログ信号の遅延時間に等しい信号遅延を前記第１のアナログ信号に与え、第３のアナログ信号を出力する遅延器１４０と；前記第３のアナログ信号から前記第２のアナログ信号を減算し、出力信号を生成する減算器１５０と；を具備する。
【選択図】 図１

Description

本発明は、受信信号から妨害波を除去するフィルタ回路、これを用いた受信機及びフィルタリング方法に関する。

無線通信システムにおける受信機では、無線信号を受信するアンテナから得られる受信信号を低雑音増幅器で増幅し、さらに周波数変換器でダウンコンバートして受信ベースバンド信号が生成される。受信ベースバンド信号から、例えば低域通過型フィルタにより所望帯域の信号が抽出され、アナログ−デジタル変換器でデジタル受信信号に変換される。このとき、アナログ−デジタル変換器の前段に妨害波を除去するためのフィルタ回路を設けることがある。

ここで、妨害波とは所望帯域外の不要な信号を指し、例えば他の送信機から送信される無線信号、送受信機本体から送信される無線信号または他のＩＣからの不要放射などを想定する。

非特許文献１に記載のフィルタ回路は、第１の自動利得制御回路、アナログ−デジタル変換器、ノッチ・フィルタ、適応フィルタ、デジタル−アナログ変換器、アナログ遅延素子、減算器及び第２の自動利得制御回路を含む。上記フィルタ回路は、第１の自動利得制御回路、アナログ−デジタル変換器、ノッチ・フィルタ、適応フィルタ及びデジタル−アナログ変換器で構成される第１の経路及びアナログ遅延素子で構成される第２の経路に入力信号を分岐する。

第１の経路を通る入力信号は、第１の自動利得制御回路で信号振幅を制御され、アナログ−デジタル変換器でデジタル信号に変換される。ノッチ・フィルタ及び適応フィルタによってこのデジタル信号から妨害波成分が抽出され、妨害波成分はデジタル−アナログ変換器でアナログ信号に変換される。第２の経路では、アナログ遅延素子が入力信号に第１の経路による遅延時間に相当する時間分の信号遅延を与える。

第１及び第２の経路からの信号は減算器に入力され、減算器は第１の経路を通過した信号を第２の経路を通過した信号から減算することにより、妨害波成分を除去する。この妨害波成分が除去された信号は、第２の自動利得制御回路で信号振幅を調整され、後段のアナログ−デジタル変換器に出力される。
Danijela et al, "Novel Radio Architectures for UWB, 60GHz, and Cognitive Wireless Systems," EURASIP Journal on Wireless Communications and Networking, Vol. 2006, Article ID 17957, pp. 1-18.

非特許文献１記載のフィルタ回路では、第１の経路ではデジタル信号処理、即ち離散時間信号処理が行われ、クロックに基づき遅延時間が正確に決まる。一方、第２の経路ではアナログ遅延素子が上記遅延時間と同等の信号遅延を入力信号に与えなければならない。しかしながら、アナログ遅延素子が入力信号に与える遅延時間は入力信号の周波数に依存するため一定でなく、更に温度・プロセス条件などのパラメータによって変化する。

故に、第１及び第２の経路の遅延時間を正確に一致させることは困難であり、遅延時間のずれが生じる。両経路からの信号の遅延時間が一致していなければ、減算器は妨害波成分を正確に除去できない。また、温度・プロセス条件による遅延時間の変化を補償するには、チューニングが必要となる。

従って、本発明は妨害波を精度良く除去可能なフィルタ回路を提供することを目的とする。

本発明の一態様に係るフィルタ回路は、入力信号をサンプリングして第１のアナログ信号を生成するサンプラと；前記第１のアナログ信号を第１のデジタル信号に変換するアナログ−デジタル変換器と；前記第１のデジタル信号から所望帯域外の信号成分を抽出して第２のデジタル信号を生成するデジタル・フィルタと；前記第２のデジタル信号を第２のアナログ信号に変換するデジタル−アナログ変換器と；前記第１のアナログ信号に対する前記第２のアナログ信号の遅延時間に等しい信号遅延を前記第１のアナログ信号に与え、第３のアナログ信号を出力する遅延器と；前記第３のアナログ信号から前記第２のアナログ信号を減算し、出力信号を生成する減算器と；を具備する。

本発明の他の態様に係るフィルタ回路は、入力信号をサンプリングして第１のアナログ信号を生成するサンプラと；前記第１のアナログ信号を第１のデジタル信号に変換するアナログ−デジタル変換器と；前記第１のデジタル信号から所望帯域外の信号成分を抽出して第２のデジタル信号を生成するデジタル・フィルタと；前記第２のデジタル信号にΔΣ変調を行って第３のデジタル信号を出力するΔΣ変調器と；前記第３のデジタル信号を第２のアナログ信号に変換するデジタル−アナログ変換器と；前記第１のアナログ信号に対する前記第２のアナログ信号の遅延時間に等しい信号遅延を前記第１のアナログ信号に与え、第３のアナログ信号を出力する遅延器と；前記第３のアナログ信号から前記第２のアナログ信号を減算し、第４のアナログ信号を生成する減算器と；前記第４のアナログ信号から前記アナログ−デジタル変換器で発生する量子化雑音を除去して出力信号を生成するフィルタと；を具備する。

本発明の他の態様に係るフィルタ回路は、入力信号をサンプリングして第１のアナログ信号を生成するサンプラと；前記第１のアナログ信号を第１のデジタル信号に変換する第１のアナログ−デジタル変換器と；前記第１のデジタル信号から所望帯域外の信号成分を抽出して第２のデジタル信号を生成するデジタル・フィルタと；前記第２のデジタル信号の上位ビットで構成される第３のデジタル信号を第２のアナログ信号に変換するデジタル−アナログ変換器と；前記第１のアナログ信号に対する前記第２のアナログ信号の遅延時間に等しい信号遅延を前記第１のアナログ信号に与え、第３のアナログ信号を出力する第１の遅延器と；前記第３のアナログ信号から前記第２のアナログ信号を減算し、第４のアナログ信号を生成する第１の減算器と；前記第４のアナログ信号を第４のデジタル信号に変換する第２のアナログ−デジタル変換器と；前記第２のデジタル信号に対する前記第４のデジタル信号の遅延時間に等しい信号遅延を前記第２のデジタル信号の下位ビットで構成される第５のデジタル信号に与え、第６のデジタル信号を出力する第２の遅延器と；前記第４のデジタル信号から前記第６のデジタル信号を減算し、出力信号を生成する減算器と；を具備する。

本発明の他の態様に係るフィルタ回路は、入力信号をサンプリングして第１のアナログ信号を生成する第１のサンプラと；第２のサンプラを持ち、前記入力信号を当該第２のサンプラでサンプリングして生成した第２のアナログ信号を第１のデジタル信号に変換するアナログ−デジタル変換器と；前記第１のデジタル信号から所望帯域外の信号成分を抽出して第２のデジタル信号を生成するデジタル・フィルタと；前記第２のデジタル信号を第３のアナログ信号に変換するデジタル−アナログ変換器と；前記第２のアナログ信号に対する前記第３のアナログ信号の遅延時間に等しい信号遅延を前記第１のアナログ信号に与え、第４のアナログ信号を出力する遅延器と；前記第４のアナログ信号から前記第２のアナログ信号を減算し、出力信号を生成する減算器と；を具備する。

本発明の他の態様に係るフィルタ回路は、入力信号をサンプリングして第１のアナログ信号を生成するサンプラと；前記第１のアナログ信号から低周波成分を抽出して第２のアナログ信号を出力するフィルタと；前記第２のアナログ信号をダウンサンプリングし、第３のアナログ信号を出力するデシメータと；前記第３のアナログ信号を第１のデジタル信号に変換するアナログ−デジタル変換器と；前記第１のデジタル信号から所望帯域外の信号成分を抽出して第２のデジタル信号を生成するデジタル・フィルタと；前記第２のデジタル信号を第４のアナログ信号に変換するデジタル−アナログ変換器と；前記第３のアナログ信号に対する前記第４のアナログ信号の遅延時間に等しい信号遅延を前記第３のアナログ信号に与え、第５のアナログ信号を出力する遅延器と；前記第５のアナログ信号から前記第４のアナログ信号を減算し、出力信号を生成する減算器と；を具備する。

本発明によれば、妨害波を精度良く除去可能なフィルタ回路を提供できる。

以下、図面を参照して、本発明の実施形態について説明する。
（第１の実施形態）
図１に示すように、本発明の第１の実施形態に係るフィルタ回路１００は、周波数変換器１０及びアナログ−デジタル変換器２０との間に挿入され、サンプラ１１０、アナログ−デジタル変換器１２１、デジタル・フィルタ１２２、デジタル−アナログ変換器１３０、遅延器１４０及び減算器１５０を有する。

周波数変換器１０は、図示しないアンテナが受信した受信信号をダウンコンバートして受信ベースバンド信号を生成する。このベースバンド信号には所望波の他に、当該所望波よりも振幅の大きな妨害波成分が含まれており、本実施形態に係るフィルタ回路１００がこの妨害波成分を除去する。フィルタ回路１００からの信号はアナログ−デジタル変換器２０でデジタル信号に変換され、図示しないデジタル処理部で復調される。

サンプラ１１０は、周波数変換器１０からの受信ベースバンド信号を所定のサンプリング周波数でサンプリングし、時間的に離散化させる。サンプラ１１０からのアナログ離散時間信号は、アナログ−デジタル変換器１２１、デジタル・フィルタ１２２及びデジタル−アナログ変換器１３０で構成される第１の経路及び遅延器１４０で構成される第２の経路に分岐される。

以下、図２を用いてサンプラ１１０の一例としてチャージ・サンプラについて説明する。図２に示すチャージ・サンプラは入力された電圧を電流に変換するトランスコンダンクタンス増幅器ｇｍ₁₁₀と、上記トランスコンダクタンス増幅器ｇｍ₁₁₀の出力電流をチャージ・サンプルするキャパシタＣ₁₁₀と、チャージ・サンプルを制御するスイッチＳＷ_110-1と、キャパシタＣ₁₁₀の電荷をリセットするスイッチＳＷ_110-2を有する。

２つのスイッチＳＷ_110-1及びＳＷ_110-2は相補的に動作し、一方がオンのとき他方はオフである。スイッチＳＷ_110-1がオンの間、トランスコンダクタンス増幅器ｇｍ₁₁₀の出力電流はキャパシタＣ₁₁₀によってチャージ・サンプルされ、スイッチＳＷ_110-2がオンの間にキャパシタＣ₁₁₀の電荷はリセットされる。尚、サンプラ１１０は図２のチャージ・サンプラに限らず、例えば電圧サンプラであってもよい。

アナログ−デジタル変換器１２１は、サンプラ１１０からのアナログ離散時間信号をデジタル信号に変換し、このデジタル信号をデジタル・フィルタ１２２に渡す。

デジタル・フィルタ１２２は、アナログ−デジタル変換器１２１からのデジタル信号のうち、所望帯域外の妨害波成分を抽出して、当該妨害波成分を含むデジタル信号を生成する。デジタル−アナログ変換器１３０は、デジタル・フィルタ１２２で生成されたデジタル信号に含まれる妨害波成分をアナログ離散時間信号に変換する。

また、デジタル・フィルタ１２２およびデジタル−アナログ変換器１３０によって、所望波の周波数帯に量子化雑音が発生する。従って、デジタル・フィルタ１２２及びデジタル−アナログ変換器１３０に必要とされるビット分解能（量子化ビット数）は、システムに必要な信号雑音比によって決まる。具体的には、１ビットに相当するダイナミックレンジは約６ｄＢであるから、所望帯域外の入力信号と所望帯域内の入力信号の比及び所望帯域内における信号雑音比の和の６ｄＢにつき、少なくとも１ビットが必要となる。

尚、通常の無線回路ではデジタル−アナログ変換器１３０のビット分解能はアナログ−デジタル変換器１２１のビット分解能よりも高いが、一般的に同ビット分解能であればデジタル−アナログ変換器の方が、アナログ・デジタル変換器よりも低消費電力に設計することが可能である。

以下、図３Ａ及び図３Ｂを用いてデジタル−アナログ変換器１３０の一例について説明する。図３Ａに示すビット分解能Ｎのデジタル−アナログ変換器は、Ｎ個のキャパシタＣ_130-1乃至Ｃ_130-N及び当該キャパシタの接続を切り替えるスイッチＳＷ_130-1乃至ＳＷ_130-Nを有する。このキャパシタＣ_130-1乃至Ｃ_130-Nは、デジタル−アナログ変換器に入力されるデジタル信号の各ビットに対応する。即ち、キャパシタＣ_130-1は最下位ビット、キャパシタＣ_130-Nは最上位ビットに夫々対応する。各キャパシタＣ_130-1乃至Ｃ_130-Nのキャパシタンスはバイナリ・ウェイトで重み付けされており、キャパシタＣ_130-2のキャパシタンスはキャパシタＣ_130-1の２倍、キャパシタＣ_130-NのキャパシタンスはキャパシタＣ_130-1の２^N-1倍となる。

スイッチＳＷ_130-1乃至ＳＷ_130-Nは図３Ｂに示すように２つのフェーズを１サイクルとして切り替え動作を繰り返す。フェーズ１において、各スイッチＳＷ_130-1乃至ＳＷ_130-NはキャパシタＣ_130-1乃至Ｃ_130-Nを参照電圧Ｖref+またはＶref-に接続する。尚、フェーズ１において参照電圧Ｖref+及びＶref-のいずれに接続されるかは、当該キャパシタに対応するビットに関して、デジタル・フィルタ１２２の出力が「高（Ｈ）」レベル及び「低（Ｌ）」レベルのいずれであるかによって決まる。このフェーズ１において、各キャパシタＣ_130-1乃至Ｃ_130-Nにはデジタル入力に応じた電荷が蓄積される。一方、フェーズ２において、各スイッチＳＷ_130-1乃至ＳＷ_130-NはキャパシタＣ_130-1乃至Ｃ_130-Nをデジタル−アナログ変換器の出力Ｑoutに接続し、各キャパシタＣ_130-1乃至Ｃ_130-Nに蓄積されていた電荷が重畳されてアナログ離散時間信号として出力される。

尚、本実施形態に係るフィルタ回路において妨害波を正確に除去するには、妨害波周波数における第１の経路による利得と、第２の経路による利得とを一致させる必要がある。両経路による利得を一致させるには、例えば図３Ａのデジタル−アナログ変換器をデジタル−アナログ変換器１３０として用いる場合であれば、参照電圧Ｖref+及びＶref-を調整し、出力されるアナログ離散時間信号の振幅を適切な値に制御すればよい。

遅延器１４０は、第１の経路、即ちアナログ−デジタル変換器１２１、デジタル・フィルタ１２２及びデジタル−アナログ変換器１３０で発生する遅延時間と等しい信号遅延をサンプラ１１０からのアナログ離散時間信号に与える。第１の経路で発生する遅延時間は、アナログ−デジタル変換器１２１、デジタル・フィルタ１２２及びデジタル−アナログ変換器１３０がクロック制御されるため、クロック周期を定数倍した離散値で求められる。従って、クロック数をカウントするカウンタなどの簡単なデジタル回路を用いることにより、遅延器１４０は上記遅延時間を把握できる。

以下、図４Ａ及び図４Ｂを用いて遅延器１４０の一例について説明する。図４Ａに示す遅延器は、２個のスイッチＳＷ_in及びＳＷ_outとスイッチＳＷ_in及びＳＷ_outの間に設けられたキャパシタＣを単位とする単位回路をＫ個並列に並べて構成されている（Ｋは２以上の任意の整数とする）。図４Ａの遅延器は、１からＫ−１までの任意のクロック分の信号遅延を発生させることができる。

入力信号はＫ個のスイッチＳＷ_140-in1乃至ＳＷ_140-inkによってキャパシタＣ_140-1乃至Ｃ_140-kのいずれか一つに接続され、入力電荷が蓄積される。即ち、スイッチＳＷ_140-in1乃至ＳＷ_140-inkは排他的に動作し、一つのスイッチがオンの間、他のスイッチは全てオフになっている。尚、初期状態では全てのキャパシタＣ_140-1乃至Ｃ_140-kに電荷が蓄積されていないものとする。以下、同様に入力電荷が蓄えられていないキャパシタに入力電荷が次々と蓄積される。

また、ＳＷ_140-out1乃至ＳＷ_140-outkも同様に排他的に動作し、対応するキャパシタに蓄えられた入力電荷を予め定める遅延時間経過時に出力する。例えば遅延時間をＤクロックとした場合のＳＷ_140-injとＳＷ_140-outjの動作について図４に示す（ＤはＫ未満の任意の整数、ｊは１以上Ｋ以下の任意の整数とする）。まず、ＳＷ_140-injを介してキャパシタＣ_140-injに入力電荷が蓄えられる。以下同様に、（Ｄ−１）クロックが経過するまで、入力電荷が蓄えられていないキャパシタに入力電荷が次々と蓄積され、Ｄクロック経過時にＳＷ_140-outjを介してキャパシタＣ_140-jに蓄えられていた入力電荷が取り出され、その後キャパシタＣ_140-jの蓄積電荷は０にリセットされる。以下同様に、他のキャパシタから入力電荷が蓄積された順に取り出され、蓄積電荷が０にリセットされる。また、このとき遅延器に入力された入力電荷も同様に、入力電荷が蓄えられていない（Ｎ−Ｄ）個のキャパシタのいずれかに蓄積される。

減算器１５０は、第１の経路を通過したアナログ離散時間信号から第２の経路を通過したアナログ離散時間信号を減算し、この減算結果をアナログ−デジタル変換器２０に渡す。ここで、第１の経路を通過したアナログ離散時間信号は所望波と妨害波の両方が含まれているが、第２の経路を通過したアナログ離散時間信号は妨害波のみが主に含まれているため、これらの減算によって妨害波成分を除去することができる。

ここで、ベースバンド信号の所望帯域における信号成分から原信号を復調するためには、アナログ−デジタル変換器において、数ビットに相当する所望信号振幅を確保する必要がある。また、一般に無線通信システムでは所望波よりも数十ｄＢ大きな信号振幅を持つ妨害波が所望帯域に近い周波数帯に存在する。従って、上記所望信号振幅を確保するだけではアナログ−デジタル変換器の入力振幅は飽和してしまうため、より多くのビット分解能が必要となる。具体的には、所望波と妨害波の電圧振幅の比をＬｄＢとすると、所望信号振幅を確保するためのビット分解能に加えて少なくともＬ／６ビットが必要となる。

アナログ−デジタル変換器の消費電流は、ビット分解能Ｎを指数とする２のべき乗に比例して増大することが知られているが、本実施形態に係るフィルタ回路１００ではアナログ−デジタル変換器１３０を設け、等価的に大きなビット分解能のアナログ−デジタル変換器を実現している。このアナログ−デジタル変換器１３０のビット分解能だけ後段のアナログ−デジタル変換器２０に必要なビット分解能を削減することができるため、後段のアナログ−デジタル変換器２０の消費電流を低減させることができる。

以下、本実施形態に係るフィルタ回路１００について従来技術と比較して説明する。
従来技術では、サンプラを用いないためアナログ連続時間信号を処理する必要があり、遅延器としてアナログ遅延素子が用いられている。従って、前述したように信号周波数、温度及びプロセス条件などによる遅延時間のばらつきが生じるため、正確な信号遅延を発生させることは困難である。

一方、本実施形態に係るフィルタ回路１００ではサンプラ１１０を用いているため、遅延器１４０は離散時間アナログ信号を所定クロック分保持して出力することにより、正確に信号遅延を発生させることができる。従って、第１及び第２の経路で発生する信号遅延は一致するため、減算器１５０は精度良く妨害波成分を除去することができる。また、上記遅延時間はクロック数で決まるため、遅延時間の調整は設計時に行うだけでよい。本実施形態に係るフィルタ回路１００によれば、妨害波キャンセルの精度が向上するため、等価的に実現可能なアナログ−デジタル変換器のビット分解能を向上させることが可能となる。

（第２の実施形態）
図５に示すように、本発明の第２の実施形態に係るフィルタ回路２００は、周波数変換器１０及びアナログ−デジタル変換器２０との間に挿入され、サンプラ１１０、アナログ−デジタル変換器１２１、デジタル・フィルタ１２２、ΔΣ変換器２６１、デジタル−アナログ変換器２３０、遅延器２４０、減算器１５０及びフィルタ２６２を有する。以下の説明では、図５において図１と同一部分には同一符号を付して示し、異なる部分を中心に述べる。

ΔΣ変調器２６１は、デジタル・フィルタ１２２で生成されたデジタル信号にΔΣ変調を行い、変調後のデジタル信号をデジタル−アナログ変換器２３０に渡す。ΔΣ変調器２６１は低周波信号に対して誤差が小さくなるように帰還をかけるため、ΔΣ変調後のデジタル信号はノイズシェーピング効果によって量子化雑音が高域に追い出されている。

デジタル−アナログ変換器２３０は、ΔΣ変調器２６１からのデジタル信号をアナログ信号に変換する。ここで、デジタル−アナログ変換器２３０のビット分解能は所望帯域で必要な信号雑音比によって決まるが、ΔΣ変調器２６１によって量子化雑音はノイズシェーピングされているため、所望帯域における信号雑音比が抑えられる。従って、図１のデジタル−アナログ変換器１３０に比べて少ないビット分解能でデジタル−アナログ変換器２３０を構成できる。

遅延器２４０は、アナログ−デジタル変換器１２１、デジタル・フィルタ１２２、ΔΣ変換器２６１及びデジタル−アナログ変換器２３０で発生する遅延時間と等しい遅延をサンプラ１１０からのアナログ離散時間信号に与える。

フィルタ２６２は、例えば移動平均フィルタであり、減算器１５０からのアナログ離散時間信号の高域成分を除去する。即ち、本実施形態に係るフィルタ回路２００ではΔΣ変調器２６１によって量子化雑音のノイズシェーピングが生じているため、後段のアナログ−デジタル変換器２０のナイキスト周波数付近での量子化雑音が増大している。従ってフィルタ２６２は、ΔΣ変換器２６１によってノイズシェーピングされて高域に追い出された量子化雑音成分を除去することにより、アナログ−デジタル変換器２０の入力振幅の飽和を防いでいる。

以上説明したように本実施形態に係るフィルタ回路ではデジタル−アナログ変換器の前段にΔΣ変調器を設け、量子化雑音をノイズシェーピングしている。従って、本実施形態に係るフィルタ回路によれば所望帯域内での信号雑音比を抑えられるため、デジタル−アナログ変換器のビット分解能を削減できる。また、上記のノイズシェーピングされた量子化雑音は後段のアナログ−デジタル変換器に入力される前にフィルタによって除去されるため、後段のアナログ−デジタル変換器の入力振幅は飽和しない。

（第３の実施形態）
図６に示すように本発明の第３の実施形態に係るフィルタ回路３００は、周波数変換器１０の後段に設けられ、サンプラ１１０、アナログ−デジタル変換器１２１、デジタル・フィルタ１２２、デジタル−アナログ変換器３３０、遅延器３４０、減算器１５０、アナログ−デジタル変換器３７１、遅延器３７２及び減算器３７３を有する。以下の説明では、図６において図１と同一部分には同一符号を付して示し、異なる部分を中心に述べる。

デジタル−アナログ変換器３３０は、デジタル・フィルタ１２２で生成されたデジタル信号のうち上位ビットのみを受け、これを変換してアナログ離散時間信号を生成する。尚、デジタル・フィルタ１２２で生成されたデジタル信号のうち残りの下位ビットは、遅延器３７２に渡される。ここで、デジタル・フィルタ１２２で生成されたデジタル信号のうちどれだけのビット分解能を上位ビットとするかについては、特に限定しないが、例えばデジタル−アナログ変換器３３０のビット分解能に基づいて定める。また、デジタル−アナログ変換器３３０は、ビット分解能よりも高い精度を持つ。

遅延器３４０は、アナログ−デジタル変換器１２１、デジタル・フィルタ１２２及びデジタル−アナログ変換器３３０で発生する遅延時間と等しい遅延をサンプラ１１０からのアナログ離散時間信号に与える。

これらデジタル−アナログ変換器３３０及び遅延器３４０からのアナログ離散時間信号は、減算器１５０にて減算が行われ、アナログ−デジタル変換器３７１に入力される。アナログ−デジタル変換器３７１は、デジタル−アナログ変換器３３０よりも高いビット分解能を持ち、減算器１５０からの離散時間アナログ信号を上記ビット分解能のデジタル信号に変換する。上記ビット分解能はデジタル・フィルタ１２２のビット分解能に比べて少ないため、アナログ−デジタル変換器３７１の出力デジタル信号の所望波の周波数帯には大きな量子化雑音が発生し、信号雑音比が劣化する。

遅延器３７２は、前述したようにデジタル・フィルタ１２２で生成されたデジタル信号のうち、下位ビットのみが入力される。遅延器３７２は、デジタル−アナログ変換器３３０、減算器１５０及びアナログ−デジタル変換器３７２で発生する遅延時間と等しい信号遅延を上記デジタル信号に与える。

減算器３７３は、アナログ−デジタル変換器３７１からのデジタル信号より遅延器３７２からのデジタル信号を減算する。遅延器３７２からのデジタル信号はデジタル・フィルタ１２２の出力デジタル信号の下位ビットであり、これはアナログ−デジタル変換器３７１で発生した量子化雑音と同様の振幅及び位相を持つ。従って、これらを減算することにより、量子化雑音をキャンセルして所望波の信号雑音比を改善することができる。

以上説明したように、本実施形態に係るフィルタ回路ではデジタル・フィルタの出力を上位ビットと下位ビットとに分岐し、上位ビットについては第１の実施形態と同様にアナログ・ドメインで減算を行い、下位ビットについてはデジタル・ドメインで減算を行って妨害波成分を除去している。従って、本実施形態に係るフィルタ回路によれば、デジタル・フィルタの出力を受けるデジタル−アナログ変換器のビット分解能を少なくしつつ、第１の実施形態と同様の妨害波成分除去性能を得ることができる。

（第４の実施形態）
図７に示すように、本発明の第４の実施形態に係るフィルタ回路４００は、周波数変換器１０及びアナログ−デジタル変換器２０との間に挿入され、サンプラ４１０、アナログ−デジタル変換器４２１、デジタル・フィルタ１２２、デジタル−アナログ変換器１３０、遅延器４４０及び減算器１５０を有する。以下の説明では、図７において図１と同一部分には同一符号を付して示し、異なる部分を中心に述べる。

アナログ−デジタル変換器４２１はサンプラを持ち、アナログ連続時間信号が入力されると、内部でアナログ離散時間信号に変換することができる。従って、本実施形態に係るフィルタ回路４００では、アナログ−デジタル変換器４２１の前段にサンプラを設ける必要が無い。

サンプラ４１０は、アナログ−デジタル変換器４２１内部のサンプラと同様にクロック動作し、周波数変換器１０からの受信ベースバンド信号をアナログ離散時間信号に変換する。

遅延器４４０は、アナログ−デジタル変換器４２１、デジタル・フィルタ１２２及び出デジタル−アナログ変換器１３０で発生する遅延時間と等しい信号遅延をサンプラ４１０からのアナログ離散時間信号に与え、減算器１５０に渡す。

以上説明したように、本実施形態に係るフィルタ回路ではサンプラを持つアナログ−デジタル変換器を使用している。従って、本実施形態に係るフィルタ回路によれば第１および第２の経路においてサンプラを兼用する必要が無い。

（第５の実施形態）
図８に示すように、本発明の第５の実施形態に係るフィルタ回路５００は、周波数変換器１０及びアナログ−デジタル変換器２０との間に挿入され、サンプラ５１０、フィルタ５８１、デシメータ５８２、アナログ−デジタル変換器１２１、デジタル・フィルタ１２２、デジタル−アナログ変換器１３０、遅延器１４０及び減算器１５０を有する。以下の説明では、図８において図１と同一部分には同一符号を付して示し、異なる部分を中心に述べる。

サンプラ５１０は、前述したサンプラ１１０に比べて高いサンプリング周波数を持ち、周波数変換器１０からの受信ベースバンド信号をサンプリングして、アナログ離散時間信号に変換する。

前述したように、サンプラ５１０は比較的高いサンプリング周波数を持ち、高速にサンプリングを行うため、サンプラ５１０からのアナログ離散時間信号は、アナログ−デジタル変換器１２１に入力される前にデシメータ５８２によってダウンサンプリングされる。

フィルタ５８１は、例えば移動平均フィルタであって、デシメータ５８２が行うダウンサンプリングによる折り返しを抑えるためにサンプラ５１０からのアナログ離散時間信号からダウンサンプリング後に所望帯域内に折り返しが生じる周波数成分を除去する。

デシメータ５８２は、フィルタ５８１を通過したアナログ離散時間信号をダウンサンプリングして、アナログ−デジタル変換器１２１に渡す。また、これらフィルタ５８１及びデシメータ５８２は組み合わせて構成してもよく、例えば図９Ａに示す回路でフィルタ５８１及びデシメータ５８２を実現できる。

図９Ａに示す回路は、スイッチＳＷ_580-in1、ＳＷ_580-in2、ＳＷ_580-out1、ＳＷ_580-out2、ＳＷ_580-re、キャパシタＣ_580-1及びＣ_580-2を有し、入力されたアナログ離散時間信号を１／２の間引き率でダウンサンプリングする。図９Ａの回路は図９Ｂに示すように４つのフェーズを１サイクルとしてダウンサンプリングを行う。

まず、フェーズ１において、スイッチＳＷ_580-in1がオンとなりキャパシタＣ_580-1に入力信号電荷が蓄積されたのち、スイッチＳＷ_580-in1がオフとなりキャパシタＣ580-1に蓄積された電荷が保持される。フェーズ２において、スイッチＳＷ_580-in2がオンとなりキャパシタＣ_580-2に入力信号電荷が蓄積されたのち、スイッチＳＷ_580-in2がオフとなりキャパシタＣ_580-2に蓄積された電荷が保持される。フェーズ３において、スイッチＳＷ_580-out1及びＳＷ_580-out2が共にオンとなり、キャパシタＣ_580-1及びＣ_580-2に蓄積されていた電荷が重畳されて出力される。フェーズ４において、スイッチＳＷ_580-reがオンとなり、キャパシタＣ_580-1及びＣ_580-2の蓄積電荷が０にリセットされたのち、スイッチＳＷ_580-out1、ＳＷ_580-out2及びＳＷ_580-reの３つのスイッチがオフとなる。図９Ａの回路は、以上の４つのフェーズを繰り返し、入力されたアナログ離散時間信号にダウンサンプリングを行う。

以上説明したように、本実施形態に係るフィルタ回路では、サンプラの後段にフィルタ及びデシメータを設け、サンプラが生成したアナログ離散時間信号にダウンサンプリングを行うようにしている。従って、本実施形態に係るフィルタ回路によれば高いサンプリング周波数を持つサンプラを使用することができると共に、サンプラからのアナログ離散時間信号を受けるアナログ−デジタル変換器のナイキスト周波数以上の妨害波を除去することができる。

尚、図５に示すフィルタ回路５００では、フィルタ５８１及びデシメータ５８２を１組だけ設けたが、これらを２組以上設けてもよい。また、周波数変換器１０を設けずに、サンプラ５１０にてＲＦ信号を直接サンプリングしてもよい。

（第６の実施形態）
図１０に示すように、本発明の第６の実施形態に係る受信機は、アンテナ６０１、低雑音増幅器６０２、周波数変換器６０３、フィルタ６０４、フィルタ回路６０５及びアナログ−デジタル変換器６０６を含む。

アンテナ６０１にて受信された受信信号は、低雑音増幅器６０２にて増幅され、周波数変換器６０３にてダウンコンバートされる。フィルタ６０４は低域通過型フィルタであり、周波数変換器６０３で生成された受信ベースバンド信号に含まれる高周波の妨害波成分を除去する。

フィルタ回路６０５は、前述した第１乃至第５の実施形態のいずれかに係るフィルタ回路であり、フィルタ６０４で高周波の妨害波成分が除去された受信ベースバンド信号から妨害波成分を更に除去する。フィルタ回路６０５の出力信号は、アナログ−デジタル変換器６０６にてデジタル信号に変換され、図示しないデジタル信号処理部にて復調される。

以上説明したように、本実施形態では低域通過型フィルタとアナログ−デジタル変換器との間に第１乃至第５の実施形態のいずれかに係るフィルタ回路を設けている。従って、本実施形態に係る受信機によれば、妨害波成分の除去精度を向上させると共に、より少ないビット分解能でアナログ−デジタル変換器を構成して消費電力を低減できる。

なお、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また上記各実施形態に開示されている複数の構成要素を適宜組み合わせることによって種々の発明を形成できる。また例えば、各実施形態に示される全構成要素からいくつかの構成要素を削除した構成も考えられる。さらに、異なる実施形態に記載した構成要素を適宜組み合わせてもよい。

第１の実施形態に係るフィルタ回路及びその周辺を示すブロック図。 図１のサンプラの一例を示す回路図。 図１のデジタル−アナログ変換器の一例を示す回路図。 図３Ａのスイッチの動作を示すグラフ図。 図１の遅延器の一例を示す回路図。 図４Ａのスイッチの動作を示すグラフ図。 第２の実施形態に係るフィルタ回路及びその周辺を示すブロック図。 第３の実施形態に係るフィルタ回路及びその周辺を示すブロック図。 第４の実施形態に係るフィルタ回路及びその周辺を示すブロック図。 第５の実施形態に係るフィルタ回路及びその周辺を示すブロック図。 図８のフィルタ及びデシメータの一例を示す回路図。 図９Ａのスイッチの動作を示すグラフ図。 第６の実施形態に係る受信機を示すブロック図。

符号の説明

１０・・・周波数変換器
２０・・・アナログ−デジタル変換器
１００・・・フィルタ回路
１１０・・・サンプラ
１２１・・・アナログ−デジタル変換器
１２２・・・デジタル・フィルタ
１３０・・・デジタル−アナログ変換器
１４０・・・遅延器
１５０・・・減算器
２００・・・フィルタ回路
２３０・・・デジタル−アナログ変換器
２４０・・・遅延器
２６１・・・ΔΣ変調器
２６２・・・フィルタ
３００・・・フィルタ回路
３３０・・・デジタル−アナログ変換器
３４０・・・遅延器
３７１・・・アナログ−デジタル変換器
３７２・・・遅延器
３７３・・・減算器
４００・・・フィルタ回路
４１０・・・サンプラ
４２１・・・アナログ−デジタル変換器
４４０・・・遅延器
５００・・・フィルタ回路
５１０・・・サンプラ
５８１・・・フィルタ
５８２・・・デシメータ
６０１・・・アンテナ
６０２・・・低雑音増幅器
６０３・・・周波数変換器
６０４・・・フィルタ
６０５・・・フィルタ回路
６０６・・・アナログ−デジタル変換器

Claims (10)

1. 入力信号をサンプリングして第１のアナログ信号を生成するサンプラと、
   前記第１のアナログ信号を第１のデジタル信号に変換するアナログ−デジタル変換器と、
   前記第１のデジタル信号から所望帯域外の信号成分を抽出して第２のデジタル信号を生成するデジタル・フィルタと、
   前記第２のデジタル信号を第２のアナログ信号に変換するデジタル−アナログ変換器と、
   前記第１のアナログ信号に対する前記第２のアナログ信号の遅延時間に等しい信号遅延を前記第１のアナログ信号に与え、第３のアナログ信号を出力する遅延器と、
   前記第３のアナログ信号から前記第２のアナログ信号を減算し、出力信号を生成する減算器と
   を具備することを特徴とするフィルタ回路。
2. 前記アナログ−デジタル変換器は、前記所望帯域外における前記入力信号に対する前記出力信号の減衰量の６デシベルにつき少なくとも１ビットの分解能を有することを特徴とする請求項１記載のフィルタ回路。
3. 前記デジタル・フィルタ及び前記デジタル−アナログ変換器は、前記所望帯域外における前記入力信号に対する前記所望帯域内における前記入力信号の比及び前記所望帯域内における前記出力信号の信号雑音比の和の６デシベルにつき少なくとも１ビットの分解能を有することを特徴とする請求項１記載のフィルタ回路。
4. 前記遅延器は、前記第１アナログ信号を一時的に蓄積し、前記遅延時間経過時に当該第１アナログ信号を前記第３アナログ信号として出力することを特徴とする請求項１記載のフィルタ回路。
5. 入力信号をサンプリングして第１のアナログ信号を生成するサンプラと、
   前記第１のアナログ信号を第１のデジタル信号に変換するアナログ−デジタル変換器と、
   前記第１のデジタル信号から所望帯域外の信号成分を抽出して第２のデジタル信号を生成するデジタル・フィルタと、
   前記第２のデジタル信号にΔΣ変調を行って第３のデジタル信号を出力するΔΣ変調器と、
   前記第３のデジタル信号を第２のアナログ信号に変換するデジタル−アナログ変換器と、
   前記第１のアナログ信号に対する前記第２のアナログ信号の遅延時間に等しい信号遅延を前記第１のアナログ信号に与え、第３のアナログ信号を出力する遅延器と、
   前記第３のアナログ信号から前記第２のアナログ信号を減算し、第４のアナログ信号を生成する減算器と、
   前記第４のアナログ信号から前記アナログ−デジタル変換器で発生する量子化雑音を除去して出力信号を生成するフィルタと
   を具備することを特徴とするフィルタ回路。
6. 入力信号をサンプリングして第１のアナログ信号を生成するサンプラと、
   前記第１のアナログ信号を第１のデジタル信号に変換する第１のアナログ−デジタル変換器と、
   前記第１のデジタル信号から所望帯域外の信号成分を抽出して第２のデジタル信号を生成するデジタル・フィルタと、
   前記第２のデジタル信号の上位ビットで構成される第３のデジタル信号を第２のアナログ信号に変換するデジタル−アナログ変換器と、
   前記第１のアナログ信号に対する前記第２のアナログ信号の遅延時間に等しい信号遅延を前記第１のアナログ信号に与え、第３のアナログ信号を出力する第１の遅延器と、
   前記第３のアナログ信号から前記第２のアナログ信号を減算し、第４のアナログ信号を生成する第１の減算器と、
   前記第４のアナログ信号を第４のデジタル信号に変換する第２のアナログ−デジタル変換器と、
   前記第２のデジタル信号に対する前記第４のデジタル信号の遅延時間に等しい信号遅延を前記第２のデジタル信号の下位ビットで構成される第５のデジタル信号に与え、第６のデジタル信号を出力する第２の遅延器と、
   前記第４のデジタル信号から前記第６のデジタル信号を減算し、出力信号を生成する減算器と
   を具備することを特徴とするフィルタ回路。
7. 入力信号をサンプリングして第１のアナログ信号を生成する第１のサンプラと、
   第２のサンプラを持ち、前記入力信号を当該第２のサンプラでサンプリングして生成した第２のアナログ信号を第１のデジタル信号に変換するアナログ−デジタル変換器と、
   前記第１のデジタル信号から所望帯域外の信号成分を抽出して第２のデジタル信号を生成するデジタル・フィルタと、
   前記第２のデジタル信号を第３のアナログ信号に変換するデジタル−アナログ変換器と、
   前記第２のアナログ信号に対する前記第３のアナログ信号の遅延時間に等しい信号遅延を前記第１のアナログ信号に与え、第４のアナログ信号を出力する遅延器と、
   前記第４のアナログ信号から前記第２のアナログ信号を減算し、出力信号を生成する減算器と
   を具備することを特徴とするフィルタ回路。
8. 入力信号をサンプリングして第１のアナログ信号を生成するサンプラと、
   前記第１のアナログ信号から低周波成分を抽出して第２のアナログ信号を出力するフィルタと、
   前記第２のアナログ信号をダウンサンプリングし、第３のアナログ信号を出力するデシメータと、
   前記第３のアナログ信号を第１のデジタル信号に変換するアナログ−デジタル変換器と、
   前記第１のデジタル信号から所望帯域外の信号成分を抽出して第２のデジタル信号を生成するデジタル・フィルタと、
   前記第２のデジタル信号を第４のアナログ信号に変換するデジタル−アナログ変換器と、
   前記第３のアナログ信号に対する前記第４のアナログ信号の遅延時間に等しい信号遅延を前記第３のアナログ信号に与え、第５のアナログ信号を出力する遅延器と、
   前記第５のアナログ信号から前記第４のアナログ信号を減算し、出力信号を生成する減算器と
   を具備することを特徴とするフィルタ回路。
9. 無線信号を受信して受信信号を得るアンテナと、
   前記受信信号を増幅し、増幅信号を出力する低雑音増幅器と、
   前記増幅信号をダウンコンバートし、ベースバンド信号を生成する周波数変換器と、
   前記ベースバンド信号を前記入力信号として受け、フィルタリング信号を前記出力信号として得る請求項１記載のフィルタ回路と、
   前記フィルタリング信号をデジタル信号に変換するアナログ−デジタル変換器と
   前記デジタル信号を復調する復調部と、
   を具備することを特徴とする受信機。
10. 入力信号をサンプリングして第１のアナログ信号を生成し、
    前記第１のアナログ信号を第１のデジタル信号に変換し、
    前記第１のデジタル信号から所望帯域外の信号成分を抽出して第２のデジタル信号を生成し、
    前記第２のデジタル信号を第２のアナログ信号に変換し、
    前記第１のアナログ信号に対する前記第２のアナログ信号の遅延時間に等しい信号遅延を前記第１のアナログ信号に与え、第３のアナログ信号を出力し、
    前記第３のアナログ信号から前記第２のアナログ信号を減算し、出力信号を生成する
    ことを特徴とするフィルタリング方法。

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