JP2016131366A - インクリメンタル型デルタシグマad変調器及びad変換器 - Google Patents
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図1は、特許文献1のインクリメンタル型デルタシグマAD変換器を示すブロック図である。このインクリメンタル型デルタシグマAD変換器は、サンプルホールド(SH)回路1とリセット信号発生器2とデルタシグマ変調器3とデジタル演算部4とを備えている。デルタシグマ変調器3はL(>=1)段のアナログ積分器12と量子化器13とDAコンバータ(DAC)14と加算器11とで構成されている。リセット信号発生器2は、アナログ信号をデジタル信号に変換する前にアナログ積分器12とデジタル演算部4内のデジタル積分器(図示せず)とをリセットする。インクリメンタル型デルタシグマAD変換器は、通常のデルタシグマAD変換器と異なり、リセット信号発生器2を備える点を特徴としている。
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、低ノイズ且つ低消費電力のインクリメンタル型デルタシグマAD変調器及びAD変換器を提供することにある。
なお、上述した態様は、本発明の必要な特徴的な構成のすべてを記載したものではなく、その他の構成を組み合わせることにより本発明を構成することも可能である。
<実施形態1>
図2は、本発明に係るAD変換器の実施形態1を説明するための回路構成図である。
実施形態1のAD変換器は、インクリメンタル型デルタシグマAD変調器40と、インクリメンタル型デルタシグマAD変調器40からの信号が入力されるデジタル演算部43と、を備える。インクリメンタル型デルタシグマAD変調器40は、入力信号を積分するアナログ積分器41と、アナログ積分器41の出力信号を量子化する量子化器42と、量子化器42の出力をDA変換するDA変換器414と、アナログ積分器41とデジタル演算部43をリセットするためのリセット信号を出力するリセット信号出力器44と、を備える。
第3のアナログ積分器413は、スイッチトキャパシタCs3p,Cs3nに接続する演算増幅器411cと、演算増幅器411cの入力と出力を接続する帰還キャパシタCi3p及びCi3nを備える。
DA変換器414は、例えば、スイッチトキャパシタ型のDA変換器であり、キャパシタCfbp及びCfbnを備える。DA変換器414は、基準電圧REFPとキャパシタCfbpを接続し、基準電圧REFPに相当する電荷をキャパシタCfbpに蓄積する。また、DA変換器414は、基準電圧REFNとキャパシタCfbnを接続し、基準電圧REFNに相当する電荷をキャパシタCfbnに蓄積する。尚、基準電圧REFNは基準電圧REFPと逆極性の基準電圧である。
また、インクリメンタル型デルタシグマAD変調器40は、演算増幅器411aの出力を量子化器42に入力するための第2の複数のフィードフォワードスイッチトキャパシタ422と、演算増幅器411bの出力を量子化器42に入力するための第3の複数のフィードフォワードスイッチトキャパシタ423と、演算増幅器411cの出力を量子化器42に入力するための第4の複数のフィードフォワードスイッチトキャパシタ424を備える。
第2の複数のフィードフォワードスイッチトキャパシタ422は、演算増幅器411aの正転出力が入力されるキャパシタC1ffpと演算増幅器411aの反転出力が入力されるキャパシタC1ffnを含む。
第4の複数のフィードフォワードスイッチトキャパシタ424は、演算増幅器411cの正転出力が入力されるキャパシタC3ffpと演算増幅器411cの反転出力が入力されるキャパシタC3ffnを含む。
図3は、本発明に係るAD変換器の第1の複数のスイッチトキャパシタを説明するための図である。
第1の複数のスイッチトキャパシタ410は、キャパシタCs1p1〜Cs1pmに蓄積された全ての電荷を帰還キャパシタCi1pに転送する。キャパシタCs1p1〜Cs1pmに蓄積された電荷は、一度に帰還キャパシタCi1pに転送されてもよい。
図4は、図2の信号波形図である。
入力信号をトラッキングするフェーズでは、第1の複数のスイッチトキャパシタは、φtがHのタイミングでキャパシタCs1p1〜Cs1pm,Cs1n1〜Cs1nmに一度に電荷を蓄積する。
同様に、第1の複数のスイッチトキャパシタは、φijがHのタイミングで、j番目のキャパシタCs1pj,Cs1njの電荷を帰還キャパシタCi1p,Ci1nに転送する。
第1の複数のフィードフォワードスイッチトキャパシタ421はφiのタイミングで、キャパシタC0ffp,C0ffnに蓄積されたAINP信号とAINN信号に相当する電荷を量子化器42に転送する。
第3の複数のフィードフォワードスイッチトキャパシタ423はφiのタイミングで、C2ffp,C2ffnに蓄積された第2のアナログ積分器412の出力に応じた電荷を量子化器42に転送する。
第1から第4のフィードフォワードスイッチトキャパシタは、φsのタイミングでC0ffp、C0ffn、C1ffp、C1ffn、C2ffp、C2ffn、C3ffp、C3ffnに蓄積された電荷をリセットする。
尚、第1の複数のスイッチトキャパシタがキャパシタCs1p1〜Cs1pm,Cs1n1〜Cs1nmに蓄積された電荷を帰還キャパシタに転送した後に、第1の複数のスイッチトキャパシタを演算増幅器411aのサミングノードSP,SNから切り離してもよい。
即ち、キャパシタCs1pj+1〜Cs1pm,Cs1nj+1〜Cs1nmに蓄積された電荷を帰還キャパシタに転送する前にキャパシタCs1p1〜Cs1pj,Cs1n1〜Cs1njを演算増幅器411aのサミングノードSP,SNから切り離してもよい。また、複数回にわけて切り離してもよい。
ところで、入力容量をAMP1のサミングノードSP,SNから切り離すタイミングでノイズが発生する場合がある。インクリメンタルデルタシグマAD変換器ではコンバージョン回数が少ないほど(jが小さいほど)重みが大きくノイズも大きく見えるが、より後にアンプのサミングノードSP,SNから切り離した方が重みが小さくなり出力に現れるノイズは小さくなるため、すぐに切り離すのではなく任意のタイミングで切り離すことで、ノイズの低減が可能である。
図5は、本発明に係るAD変換器の実施形態2を説明するための回路構成図である。
本実施形態2のAD変換器は、本実施形態1のAD変換器と比較して、第1の複数のスイッチトキャパシタ410に含まれるスイッチトキャパシタの数が異なる。それ以外の構成は本実施形態1のAD変換器と同じである。
第1の複数のスイッチトキャパシタ410は、AINPが入力されるキャパシタをj個備える。即ち、第1の複数のスイッチトキャパシタ410は、AINPが入力されるキャパシタCs1p1〜Cs1pjを備える。また、第1の複数のスイッチトキャパシタ部410は、AINNが入力されるキャパシタをj個備える。即ち、第1の複数のスイッチトキャパシタ410はAINNが入力されるキャパシタCs1n1〜Cs1njを備える。
次に、第1の複数のスイッチトキャパシタの動作タイミングを説明する。
図6は、図5における信号波形図である。
入力信号をトラッキングするフェーズでは、第1の複数のスイッチトキャパシタは、φtがHのタイミングでキャパシタCs1p1〜Cs1pj,Cs1n1〜Cs1njに一度に電荷を蓄積する。
同様に、第1の複数のスイッチトキャパシタは、φijがHのタイミングで、j番目のキャパシタCs1pj,Cs1njの電荷を帰還キャパシタCi1p,Ci1nに転送する。
図7は、本発明に係るAD変換器の実施形態3を説明するための回路構成図である。
実施形態3のAD変換器は、実施形態2のAD変換器と比較して、第1の複数のスイッチトキャパシタ410が、複数のダミースイッチトキャパシタ500を備える点が異なる。それ以外の構成は実施形態2のAD変換器と同じである。
複数のダミースイッチトキャパシタ500は、キャパシタCs1pxを有するスイッチトキャパシタと、キャパシタCs1nxを有するスイッチトキャパシタから構成される。キャパシタCs1pxとキャパシタCs1nxには、同一の入力信号BINが入力される。
図8は、図7における信号波形図である。
第1の複数のスイッチトキャパシタは、コンバージョンフェーズにおいて、1〜j回まではφi1からφijの立ち上がりのタイミングでキャパシタCs1p1〜Cs1pj,Cs1n1〜Cs1njに蓄積された電荷を帰還キャパシタに転送する。しかし、第1の複数のスイッチトキャパシタは、(j+1)〜m回まではキャパシタCs1p1〜Cs1pj,Cs1n1〜Cs1njに蓄積された電荷を帰還キャパシタに転送しない。
実施形態2においては、演算増幅器411aの負荷が1〜j回までと(j+1)〜m回までで異なるため、演算増幅器411aのフィードバック帯域やフィードバックゲインが変動する。
図9は、本発明に係るAD変換器の実施形態4を説明するための回路構成図である。
実施形態4のAD変換器は、実施形態1のAD変換器と異なり、第1の複数のスイッチトキャパシタに含まれるキャパシタがAINPとAINNの他、REFPとREFNにも接続している。
即ち、実施形態4のAD変換器は、第1の複数のスイッチトキャパシタ410とDA変換器414がキャパシタを共有している点が実施形態1のAD変換器と異なる。それ以外の構成は実施形態1のAD変換器と同じである。
図10は、本発明に係るAD変換器の実施形態5を説明するための回路構成図である。
実施形態5のAD変換器は実施形態1のAD変換器と比較して、入力信号AINPとAINNが入力されるサンプルホールド回路50を備え、第1の複数のフィードフォワードスイッチトキャパシタ421がサンプルホールド回路50の出力を量子化器に転送する点が実施形態1と異なる。
ところで、インクリメンタル型デルタシグマAD変調器をマルチビットにすると量子化器が複数必要となる。量子化レベルがQのとき、第1の複数のフィードフォワードスイッチトキャパシタは、正極の信号が入力されるQ×m個のキャパシタと、負極の信号が入力されるQ×m個のキャパシタが必要となり、第1の複数のフィードフォワードスイッチトキャパシタの容量が増大する。
サンプルホールド回路50は、入力信号AINPとAINNに接続するスイッチトキャパシタ51と、入力がスイッチトキャパシタ51に接続する演算増幅器52と、演算増幅器52の入力と出力に接続する帰還キャパシタChffpとChffnを備える。スイッチトキャパシタ51は、入力信号AINPが入力されるキャパシタCsffpと、入力信号AINNが入力されるCsffnを含む。
このような構成により、インクリメンタル型デルタシグマAD変調器の入力容量の合計値が小さくなるので、この入力容量を駆動するために用いるインクリメンタル型デルタシグマAD変調器前段のドライバーに対する要求性能(帯域や消費電力)を緩和することができる。また、面積の削減が可能である。
2 リセット信号発生器
3 デルタシグマ変調器
4 デジタル演算部
11 加算器
12 アナログ積分器
13 量子化器
14 DAコンバータ(DAC)
40 インクリメンタル型デルタシグマAD変調器
41 アナログ積分器
42 量子化器
43 デジタル演算部
44 リセット信号出力器
50 サンプルホールド回路
410 第1の複数のスイッチトキャパシタ
411 第1のアナログ積分器
411a 第1の演算増幅器
412 第2のアナログ積分器
412a 第2の演算増幅器
413 第3のアナログ積分器
413a 第3の演算増幅器
414 スイッチトキャパシタDAC部
421 第1の複数のフィードフォワードスイッチトキャパシタ
422 第2の複数のフィードフォワードスイッチトキャパシタ
423 第3の複数のフィードフォワードスイッチトキャパシタ
424 第4の複数のフィードフォワードスイッチトキャパシタ
500 複数のダミースイッチトキャパシタ
Claims (11)
- 入力信号を積分するアナログ積分器と、
前記アナログ積分器の出力信号を量子化する量子化器と、
前記量子化器の出力に基づいてDA変換するDA変換器と、
前記アナログ積分器をリセットするためのリセット信号を出力するリセット信号出力器と、
を備え、
所定のオーバーサンプリング比で動作するインクリメンタル型デルタシグマAD変調器であって、
前記アナログ積分器は、
第1の複数のスイッチトキャパシタと、
前記第1の複数のスイッチトキャパシタと接続する演算増幅器と、
前記演算増幅器の入力と出力を接続する帰還キャパシタと、
を含み、
前記第1の複数のスイッチトキャパシタの各スイッチトキャパシタは同一の信号が入力される
インクリメンタル型デルタシグマAD変調器。 - 前記第1の複数のスイッチトキャパシタは、前記各スイッチトキャパシタに蓄積した電荷を前記インクリメンタル型デルタシグマAD変調器の1オーバーサンプリング毎に、順次、前記帰還キャパシタに転送する請求項1に記載のインクリメンタル型デルタシグマAD変調器。
- 前記第1の複数のスイッチトキャパシタに含まれるスイッチトキャパシタの個数は、
前記インクリメンタル型デルタシグマAD変調器のオーバーサンプリング比の数よりも小さい数である請求項1又は2に記載のインクリメンタル型デルタシグマAD変調器。 - 複数のダミースイッチトキャパシタを備え、
前記複数のダミースイッチトキャパシタは同一の信号が入力される複数のダミーキャパシタを含み、
前記複数のダミースイッチトキャパシタは、前記第1の複数のスイッチトキャパシタの各スイッチトキャパシタに蓄積された電荷が前記帰還キャパシタに転送された後に、前記複数のダミーキャパシタを前記演算増幅器の反転入力と非反転入力に接続する請求項3に記載のインクリメンタル型デルタシグマAD変調器。 - 前記複数のダミースイッチトキャパシタは、前記インクリメンタル型デルタシグマAD変調器が複数のオーバーサンプリングを行う期間に渡って、前記複数のダミーキャパシタを前記演算増幅器の反転入力と非反転入力に接続する請求項4に記載のインクリメンタル型デルタシグマAD変調器。
- 前記第1の複数のスイッチトキャパシタに含まれるスイッチトキャパシタの個数は、
前記インクリメンタル型デルタシグマAD変調器のオーバーサンプリング比の数と同じである請求項1又は2に記載のインクリメンタル型デルタシグマAD変調器。 - 前記第1の複数のスイッチトキャパシタに入力される信号と同一の信号が入力される第1の複数のフィードフォワードスイッチトキャパシタを備える請求項1から6の何れか1項に記載のインクリメンタル型デルタシグマAD変調器。
- 前記第1の複数のスイッチトキャパシタに入力される信号と同一の信号が入力されるサンプルホールド回路と、
前記サンプルホールド回路の出力が入力される第1の複数のフィードフォワードスイッチトキャパシタと、
を備える請求項1から7の何れか1項に記載のインクリメンタル型デルタシグマAD変調器。 - 前記第1の複数のフィードフォワードスイッチトキャパシタの出力が前記量子化器に入力される請求項8に記載のインクリメンタル型デルタシグマAD変調器。
- 請求項1から9の何れか1項に記載のインクリメンタル型デルタシグマAD変調器と、
前記インクリメンタル型デルタシグマAD変調器の出力信号が入力されるデジタル演算部と、
を備え、
前記デジタル演算部は、入力信号を増幅するデジタル増幅器を備えるAD変換器。 - 前記デジタル演算部は、入力信号を積分するデジタル積分器を備える請求項10に記載のAD変換器。
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