WO2018150920A1 - Δς変調器、δσａ／ｄ変換器およびインクリメンタルδσａ／ｄ変換器 - Google Patents

Δς変調器、δσａ／ｄ変換器およびインクリメンタルδσａ／ｄ変換器 Download PDF

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WO2018150920A1
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switch
capacitor
dac
operational amplifier
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智裕 根塚
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株式会社デンソー
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    • H03M3/464—Details of the digital/analogue conversion in the feedback path

Definitions

  • the disclosure of this specification relates to a ⁇ modulator and a ⁇ A / D converter used for A / D conversion.
  • an input signal to be converted by the A / D converter is input to the A / D converter via a driver circuit provided in the preceding stage of the A / D converter.
  • a ⁇ A / D converter widely known as a high-accuracy A / D converter uses oversampling that repeats sampling of an input signal to be converted at high speed, and thus requires a high-speed driver circuit.
  • Patent Document 1 discloses a ⁇ modulator that feeds back a result of quantization by a multi-bit quantizer via a 1-bit D / A converter.
  • the driver circuit of the A / D converter has a high input impedance in order to avoid affecting the input signal to be converted due to the operation of the driver circuit itself.
  • a driver circuit having a high input impedance is generally composed of a single-ended amplifier (including a pseudo-differential amplifier using two single-ended amplifiers). Single-ended amplifiers are more likely to rotate in phase than full differential amplifiers due to their internal circuit configuration. For this reason, the driver circuit is difficult to operate at high speed as compared with an A / D converter that is often composed of fully differential amplifiers. Therefore, the driver circuit is subject to conversion to an A / D converter via the driver circuit. The input of a certain input signal often determines the speed of the A / D converter.
  • the delta-sigma modulator described in Patent Document 1 is a delta-sigma modulator that performs feedback multiple times by a 1-bit D / A converter in response to one-time quantization by a multi-bit quantizer. . Similar to a general ⁇ modulator, the feedback period of the D / A converter and the sampling period of the input signal are the same, that is, high-speed oversampling is required. Therefore, the processing speed of ⁇ modulation is limited by the driver circuit in the previous stage of the ⁇ modulator.
  • the disclosure of this specification provides a ⁇ modulator capable of realizing high-speed ⁇ modulation while suppressing the sampling frequency of oversampling, a ⁇ A / D converter using the ⁇ modulator, and an incremental ⁇ A / D converter.
  • the purpose is to do.
  • a ⁇ modulator includes an integrator having an operational amplifier, an integration capacitor inserted between a first input terminal and an output terminal of the operational amplifier, and a quantum quantized output signal of the operational amplifier.
  • a quantizer for outputting the quantization result and a first input terminal of the operational amplifier via the first control switch, subtracting the charge based on the quantization result from the charge accumulated in the integration capacitor, and quantizing in ⁇ modulation
  • a DAC for performing feedback to the integrator of the result, and a control circuit for outputting a digital output value based on the quantization result are provided.
  • the ⁇ modulator further includes a sampling capacitor that is connected to the first input terminal of the operational amplifier via the second control switch and accumulates charges based on an analog signal as an input signal.
  • the second control switch is interposed between the sampling capacitor and the intermediate point between the integration capacitor and the first input terminal so that the electrical connection between them can be turned on and off, and the second control switch is turned off.
  • a plurality of quantization results are fed back per sampling cycle including a period and an on-state period.
  • the cycle of the feedback of the quantization result and the cycle of sampling of the analog signal are the same.
  • the electrical connection between the sampling capacitor and the operational amplifier, the integrating capacitor, and the DAC can be disconnected by turning off the second control switch. Therefore, it is possible to independently control the feedback of the quantization result by the DAC and the sampling of the analog signal by the sampling capacity.
  • the feedback period by the DAC can be set regardless of the sampling period, the feedback can be executed at a period shorter than the sampling period without being limited by the operation speed of the driver circuit. Therefore, it is possible to increase the resolution of A / D conversion obtained corresponding to one sampling, and high-speed or high-resolution A / D conversion at the same sampling frequency as compared with the conventional ⁇ modulator. Can be executed.
  • FIG. 1 is a circuit diagram showing a schematic configuration of the ⁇ modulator according to the first embodiment.
  • FIG. 2 is a timing chart showing the operation of the ⁇ modulator according to the first embodiment.
  • FIG. 3 is a timing chart showing the operation of the ⁇ modulator according to Modification Example 1.
  • FIG. 4 is a timing chart showing the operation of the ⁇ modulator according to Modification Example 1.
  • FIG. 5 is a timing chart showing the operation of the ⁇ modulator according to the modification 2.
  • FIG. 6 is a timing chart showing the operation of the ⁇ modulator according to the modification 4.
  • FIG. 1 is a circuit diagram showing a schematic configuration of the ⁇ modulator according to the first embodiment.
  • FIG. 2 is a timing chart showing the operation of the ⁇ modulator according to the first embodiment.
  • FIG. 3 is a timing chart showing the operation of the ⁇ modulator according to Modification Example 1.
  • FIG. 4 is a timing chart showing the operation of the ⁇ modulator according to Modification Example 1.
  • FIG. 7 is a timing chart showing the operation of the ⁇ modulator according to the modification 4.
  • FIG. 8 is a circuit diagram showing a schematic configuration of the ⁇ modulator according to the second embodiment.
  • FIG. 9 is a timing chart showing the operation of the ⁇ modulator according to the second embodiment.
  • FIG. 10 is a circuit diagram showing a schematic configuration of the ⁇ modulator according to the third embodiment, and
  • FIG. 11 is a timing chart showing the operation of the ⁇ modulator according to the third embodiment.
  • the ⁇ modulator 100 is a ⁇ modulator that can be used for a ⁇ A / D converter.
  • the ⁇ modulator 100 receives an analog signal Vin via a driver circuit and converts the analog signal Vin into a digital signal Dout.
  • the ⁇ modulator 100 includes an integrator 10, a quantizer 20 (for example, Q in FIG. 1), a D / A converter 30 (hereinafter referred to as DAC 30), and a control circuit 40 ( For example, C) in FIG. 1 and a sampling capacitor Cs are provided.
  • the integrator 10 has an operational amplifier OP and an integration capacitor Cf.
  • the integration capacitor Cf is inserted between the inverting input terminal and the output terminal of the operational amplifier OP. That is, the output terminal of the operational amplifier OP is connected to the inverting input terminal of the operational amplifier OP through the integration capacitor Cf.
  • the non-inverting input terminal of the operational amplifier OP is connected to the analog ground level (AGND).
  • AGND is a reference potential of the entire ⁇ modulator 100, and AGND is not necessarily 0V.
  • the inverting input terminal of the operational amplifier OP corresponds to the first input terminal.
  • the quantizer 20 receives the output of the integrator 10, that is, the output voltage Vout of the operational amplifier OP, and outputs a quantization result Qout as a result of quantizing the output voltage Vout. That is, the quantizer 20 quantizes the output voltage Vout, which is an analog value, and converts it into a quantization result Qout, which is a digital value. The quantization result corresponds to Qout.
  • the quantizer 20 includes a comparator (not shown).
  • the comparator is connected to the output terminal of the operational amplifier OP, and the output voltage Vout of the operational amplifier OP is input to the input terminal of the comparator.
  • the comparator outputs a result of comparing Vout with a predetermined reference value (for example, Vth + and Vth ⁇ ), that is, a quantization result Qout to the control circuit 40 described later.
  • the quantizer 20 when Vout ⁇ Vth +, the quantizer 20 outputs 1 as the quantization result Qout. On the other hand, when Vout ⁇ Vth ⁇ , ⁇ 1 is output as Qout. When Vth ⁇ ⁇ Vout ⁇ Vth +, 0 is output as Qout.
  • the quantizer 20 in this case is a quantizer having a resolution of 1.5 bits.
  • the control circuit 40 outputs a control signal corresponding to the quantization result Qout to a D / A converter 30 (DAC 30), which will be described later, and integrates the quantization result Qout of quantization corresponding to one sampling.
  • the ⁇ modulation result Dout is output.
  • the ⁇ modulation result Dout is obtained as a result of sequentially integrating the quantization result Qout each time the quantization is executed. Generate. Further, in a configuration in which the quantization is performed only once in response to one sampling, the ⁇ modulation result Dout may be generated based on the one quantization result Qout.
  • the resolution of the quantizer 20 is not limited to 1.5 bits, and may be 1 bit or 2 bits or more.
  • the DAC 30 is a D / A converter connected to the integrator 10, and the DAC 30 subtracts from the integration capacitor Cf based on the quantization result Qout output from the quantizer 20 and, in turn, the control signal output from the control circuit 40. The amount of charge is determined.
  • the connection between the DAC 30 and the integrator 10 will be described.
  • the DAC 30 has a DAC capacitor Cd.
  • a voltage source that generates reference voltages Vrefp, Vcm, and Vrefm is connected to one end of the DAC capacitor Cd via switches SDT, SDM, and SDB.
  • one end of the DAC capacitor Cd is connected to Vcm via the switch SDM, connected to Vrefp via the switch SDT, and connected to Vrefm via the switch SDB.
  • the potential at one end of the DAC capacitor Cd becomes equal to any one of Vrefp, Vrefm, and Vcm selected exclusively by the switches SDT, SDM, and SDB. The voltage thus selected and determined corresponds to the DAC voltage.
  • One end of the DAC capacitor Cd connected to the reference voltage is connected to an intermediate point between the inverting input terminal of the operational amplifier OP and the integration capacitor Cf via the switch SD3 and is connected to the AGND via the switch SD2. Can be connected to. That is, the DAC 30 is connected to the integrator 10 via the switch SD3, and one end of the DAC capacitor Cd can be connected to AGND via the switch SD2.
  • the switch SD3 in the present embodiment corresponds to a first control switch.
  • the DAC capacitor Cd sets the voltage at both ends to AGND by turning off the switch SD3 and turning on the switch SD2 and the switch SDM, and zeros the charge accumulated in the DAC capacitor Cd. That is, it is possible to reset.
  • the DAC capacitor Cd is connected to the integrator 10 by turning off the switch SD2 and turning on the switch SD3, and further turning on any of the switches SDT, SDB, and SDM.
  • the accumulated charge is extracted according to the selected reference voltage. That is, feedback according to the quantization result Qout in ⁇ modulation is performed by charge subtraction. Note that when the switch SDM is turned on, the electric charge accumulated in the DAC capacitor Cd is not changed from the reset at the potential of one end of the DAC capacitor Cd. Is not subtracted.
  • the sampling capacitor Cs is inserted between the input terminal of the analog signal Vin and the integrator 10. Specifically, one end of the sampling capacitor Cs is connected to the input terminal of the analog signal Vin via the switch SS1, and the other end is connected to an intermediate point between the inverting input terminal of the operational amplifier OP and the integration capacitor Cf via the switch SS3.
  • the switch SS3 is on, one end of the sampling capacitor Cs on the operational amplifier OP side and the integration capacitor Cf are electrically connected.
  • the intermediate point between the sampling capacitor Cs and the switch SS1 is connectable to AGND via the switch SS4, and the intermediate point between the sampling capacitor Cs and the switch SS3 is connected to AGND via the switch SS2. Can be connected to.
  • the switch SS1 and the switch SS2 operate in synchronization with each other in the same phase. Further, the switch SS3 and the switch SS4 operate in synchronization with each other in the same phase, and the switch SS1 and the switch SS2 operate in an inverted state of on and off.
  • the switch SS1 and the switch SS2 are turned on and the switch SS3 and the switch SS4 are turned off, the sampling capacitor Cs is electrically disconnected from the integrator 10 and one end thereof is connected to AGND, and the analog signal Vin Is stored in the sampling capacitor Cs.
  • the switches SS1 and SS2 are turned off and the switches SS3 and SS4 are turned on, the charge accumulated in the sampling capacitor Cs is transferred to the integration capacitor Cf.
  • the switch SS3 in the present embodiment corresponds to a second control switch.
  • the switch SS1 and the switch SS2 operate in synchronization with each other in the same phase, but the ON and OFF timings are not completely the same phase, and a time difference may be provided as appropriate. The same applies to the ON and OFF timings of the switches SS3 and SS4. Further, the switch SS1 and the switch SS2, and the switch SS3 and the switch SS4 operate in a state where the on and off are inverted. In the process of switching on and off of the switches, for example, the same end of the sampling capacitor Cs is used. A period may be provided in which the switches SS1 and SS4 or the switches SS2 and SS3 connected to are simultaneously turned off.
  • the delta-sigma modulator 100 performs sampling by the same sampling capacitor Cs as compared with the conventional delta-sigma modulator by executing charge subtraction by the DAC 30 a plurality of times in one sampling cycle in the delta-sigma modulation. In contrast, charge subtraction can be performed with substantially higher resolution.
  • a driver circuit for driving the sampling capacitor Cs is present in the preceding stage of the ⁇ modulator 100
  • sampling is performed in accordance with the operating speed of the driver circuit even when the operating speed of the driver circuit determines the sampling frequency.
  • the feedback by the DAC 30 in the ⁇ modulator 100 can be executed while maintaining a short period while setting the frequency. In other words, even when the driver circuit is composed of a single-ended or pseudo-differential circuit whose operating speed limit is relatively low, high-speed or high-resolution ⁇ modulation is performed without being limited by the operating speed of the driver circuit. it can.
  • the timing chart shown in FIG. 2 shows the on / off state of each switch, with the horizontal axis being time.
  • the high period indicates an on state of the switch, and the low period indicates an off state of the switch.
  • the values of Qout and Dout shown in this embodiment and the embodiments described below are examples, and the values of Qout and Dout can take different values depending on the input analog signal Vin.
  • the switch SS3 and the switch SS4 are turned off and the switch SS1 and the switch SS2 are turned on, and sampling of the analog signal Vin by the sampling capacitor Cs is started.
  • the switch SD3 is turned off simultaneously with the start of sampling.
  • the DAC 30 is electrically disconnected from the integrator 10.
  • the switch SD2 is turned on, the switches SDT and SDB of the DAC 30 are turned off, and the both ends of the DAC capacitor Cd are connected to AGND by turning on the switch SDM. That is, the DAC capacitor Cd is in a reset state.
  • Vout of the operational amplifier OP is quantized by the quantizer 20, and the quantization result Qout is output to the control circuit 40. Since Vout at time t10 is Vout ⁇ Vth +, 1 is output to Qout.
  • the amount of change in Vout is determined by the capacitance ratio between the DAC capacitor Cd and the feedback capacitor Cf.
  • the description of the capacitance ratio is omitted for simplicity of description, and the amount of change in Vout is described as ⁇ Vrefp. ing. The same applies to timing charts of other embodiments described later.
  • the feedback that is, the subtraction of the quantization result Qout is performed in synchronization with a clock that is a reference for the timing of controlling the operation of the ⁇ modulator 100.
  • a feedback cycle that is, a half cycle of an operation cycle of a switch related to the operation of the DAC 30 such as the switch SD2 or the switch SD3 is referred to as a unit time based on a clock frequency.
  • the sampling capacitor Cs is electrically disconnected from the integrator 10 and the DAC 30, and the operation of the integrator 10 and the DAC 30 is performed. Therefore, the sampling of the analog signal Vin can be continued after time t11 without ending sampling in accordance with the operation of the DAC 30 at time t11.
  • the driving of the switch at time t12 after the subtraction by the DAC 30 is the same as that at time t10 except that sampling by the sampling capacitor Cs is continued.
  • the DAC 30 is electrically disconnected from the integrator 10 by turning off the switch SD3.
  • the switch SD2 is turned on, the switches SDT and SDB of the DAC 30 are turned off, and both ends of the DAC capacitor Cd are connected to AGND by turning on the switch SDM. That is, the DAC capacitor Cd is in a reset state.
  • the quantizer 20 quantizes the output voltage Vout of the operational amplifier OP after performing the first subtraction from time t11 to time t12. That is, the second quantization in one sampling cycle of ⁇ modulation from time t10 to time t14 is executed. Since Vout at time t12 is Vth ⁇ ⁇ Vout ⁇ Vth +, 0 is output to Qout.
  • the switch SS1 and the switch SS2 are turned off simultaneously with the subtraction operation, and the switch SS3 and the switch SS4 are turned on. That is, the electrical connection between the input signal Vin and the sampling capacitor Cs is disconnected, and the sampling capacitor Cs and the integrator 10 are connected. That is, a shift is made to a hold period in which charges based on the input signal Vin accumulated in the sampling capacitor Cs are transferred to the integration capacitor Cf.
  • the second subtraction and the transfer of charge from the sampling capacitor Cs are performed at time t13, AGND is subtracted from the output voltage Vout of the operational amplifier OP, and sampling is performed between time t10 and time t13.
  • the input signal Vin (denoted as Vin (1) in FIG. 2) is added.
  • the period from time t10 to time t13 shown in FIG. 2 is a sampling period in which charges based on the input signal Vin are accumulated in the sampling capacitor Cs in this embodiment.
  • the sampling period in this embodiment corresponds to three times the unit time based on the clock frequency.
  • the period from time t10 to time t14 corresponds to one sampling cycle of ⁇ modulation in the present embodiment, and the quantization result Qout is fed back twice in the one sampling cycle. That is, in this embodiment, one sampling and two feedbacks are executed per one sampling cycle of ⁇ modulation.
  • the operation of the second sampling cycle from time t14 to time t18 is the same as the operation of the first sampling cycle from time t10 to time t14.
  • the feedback performed from time t14 to time t18 is a result of transferring the charge accumulated in the sampling capacitor Cs based on the input signal Vin sampled from time t10 to time t13 to the integrator 10 from time t13 to time t14. Based on. By repeating the same operation after time t18, the ⁇ modulation operation can be continuously executed.
  • the ⁇ modulator 100 in the present embodiment includes the switch SS3 that is the second control switch, the sampling of the analog signal Vin and the feedback operation by the DAC 30 are performed independently by turning off the switch SS3. be able to.
  • feedback can be performed multiple times for one sampling, and compared with a conventional ⁇ modulator that performs one feedback for one sampling, at the same sampling period. More feedback can be implemented. That is, the resolution of quantization by the ⁇ modulator can be increased.
  • the frequency related to the sampling of the analog signal Vin is limited by the operating speed of the driver circuit that is arranged in the previous stage of the ⁇ modulator and drives the sampling capacitor.
  • the ⁇ modulator 100 in this embodiment is employed. Since multiple feedbacks can be executed for one sampling, even if the operation speed of the driver circuit is relatively low, the quantization result feedback is maintained at a high speed and the resolution of the ⁇ modulator is increased. be able to.
  • the DAC 30 in the present embodiment is configured with a single DAC capacitor Cd, and the resolution of ⁇ modulation can be improved by multiple feedbacks while eliminating the error of ⁇ modulation caused by variations in DAC capacitance. it can. This makes it possible to realize high-resolution ⁇ modulation feedback without being affected by variations in capacitive elements, as compared to a DAC composed of a plurality of DAC capacitors used in a general multi-bit ⁇ modulator.
  • the phase relating to the driving of the switches SS1, SS2, SS3, SS4 may be delayed as compared with the above-described embodiment.
  • the phase relating to the driving of the switches SS1, SS2, SS3, and SS4 is delayed by unit time compared to the example shown in FIG.
  • the phase relating to the driving of the switches SS1, SS2, SS3, SS4 may be advanced as compared with the above-described embodiment.
  • the phase related to the driving of the switches SS1, SS2, SS3, and SS4 is advanced by unit time compared to the example shown in FIG.
  • the influence of the switch charge injection can be reduced as in the example of delaying the phase related to the driving of the switches SS1, SS2, SS3, SS4 shown in FIG. 3, and compared with the example shown in FIG.
  • the timing at which the output voltage Vout is obtained after the feedback is completed can be advanced. Therefore, the timing at which the quantizer 20 quantizes the output voltage Vout can be advanced, and it is easy to ensure the time from when the quantization is performed until the DAC 30 performs the feedback.
  • the demand for the speed of quantization can be relaxed.
  • sampling period is three times the unit time based on the clock frequency (from time t10 to time t13) and the hold period is the same as the unit time. Since Cs, integrator 10 and DAC 30 can be controlled independently, the sampling period can be set arbitrarily. For example, as shown in FIG. 5, the sampling period and the hold period can both be set to twice the unit time.
  • the previous stage circuit of the ⁇ modulator 100 is composed of, for example, a switched capacitor circuit and its operation is low speed
  • the sampling period of the ⁇ modulator 100 in addition to the sampling period of the ⁇ modulator 100 in accordance with the low speed operation of the previous stage switched capacitor circuit. It is necessary to secure a sufficient length of the hold period to prevent the operation of the ⁇ modulator 100 from affecting the output of the switched capacitor circuit in the previous stage as the sampling period and the hold period are switched.
  • the sampling period and the hold period By setting the sampling period and the hold period to twice the unit time as in this modification, high-speed ⁇ modulation feedback can be realized even when the operation of the switched capacitor circuit in the previous stage is low. .
  • the inverted signal Vin ⁇ of Vin + is used when transferring the charge from the sampling capacitor Cs to the integration capacitor Cf, when the value of the sampling capacitor Cs is the same as that of the modification 2, the analog signal Vin + is substantially 2 Charge equivalent to double can be transferred to the integration capacitor Cf.
  • the capacitance value of the sampling capacitor Cs is half that of the modified example 2, the same charge can be transferred, so that the load on the previous circuit for driving the sampling capacitor Cs is reduced.
  • the influence of thermal noise due to sampling by the sampling capacitor Cs can be reduced.
  • a quantizer having a resolution of 2 bits or more is adopted as the quantizer 20, and one quantization by the quantizer 20 for one sampling and a plurality of feedbacks by the DAC 30 Will be described with reference to FIG.
  • the configuration of the ⁇ modulator 100 in this modification is the same as that of the ⁇ modulator 100 described in the first embodiment except for the quantizer 20.
  • the quantizer 20 which is a different element, a known quantizer having a resolution of 2 bits or more may be adopted.
  • sampling period is three times the unit time as in the first embodiment
  • quantization is performed on the output voltage Vout at time t10 and sampling is started. Sampling is continued until time t13, and feedback is executed twice in total at time t11 and time t13. After time t10, quantization is not executed until time t14 when the next sampling period starts, and second feedback is executed based on the result of one quantization at time t10.
  • the quantizer 20 is a quantizer having a resolution of 2.5 bits (5 levels), and has Vth1 +, Vth1-, Vth2 +, and Vth2- as quantization reference values.
  • the quantizer 20 sets Qout as 2 when Vout ⁇ Vth2 +, 1 as Qout when Vth1 + ⁇ Vout ⁇ Vth2 +, 0 as Qout when Vth1 ⁇ ⁇ Vout ⁇ Vth1 +, and Vth2 ⁇ Vout ⁇ Vth1.
  • -1 is output as Qout
  • Vout ⁇ Vth2- -2 is output as Qout.
  • the quantization result Qout by the quantization at time t10 is 1, and the subtraction based on the reference voltage Vrefp and the subtraction based on the reference voltage Vcm are performed once by the DAC 30 in two feedbacks between time t10 and time t14.
  • the quantization result Qout by quantization at time t14 is 2, and subtraction based on the reference voltage Vrefp is executed twice in two foodbacks between time t14 and time t18.
  • This example is an example in which the sampling period is set to three times the unit time when one quantization is performed for one sampling by a quantizer having a resolution of 2 bits or more.
  • This example is an example in which the sampling period is set to twice the unit time when one quantization is performed for one sampling by a quantizer having a resolution of 2 bits or more. As in the case of 2, it is possible to realize a higher resolution than the conventional ⁇ modulator.
  • the ⁇ modulator 100 includes only one sampling capacitor Cs has been described.
  • the ⁇ modulator 110 may be configured to include two sampling capacitors Csa and Csb as shown in FIG. According to this, the analog signal Vin input from the driver circuit can be sampled by using the two sampling capacitors alternately by shifting the sampling period of the two sampling capacitors.
  • the ⁇ modulator 110 in this embodiment includes sampling capacitors Csa and Csb connected in parallel to each other between the input terminal of the analog signal Vin and the integrator 10.
  • the sampling capacitors Csa and Csb have the same configuration as that of the sampling capacitor Cs and the four switches (SS1, SS2, SS3, SS4) connected to the capacitors in the first embodiment, and are connected in parallel to each other. Is.
  • the sampling capacitor Csa is inserted between the integration capacitor Cf and the intermediate point of the inverting input terminal of the operational amplifier OP and the input terminal of the analog signal Vin.
  • a switch SS1a is inserted between the input terminal of the analog signal Vin and the sampling capacitor Csa
  • a switch SS3a is inserted between the sampling capacitor Csa and the integrator 10.
  • An intermediate point between the switch SS1a and the sampling capacitor Csa can be connected to the reference potential AGND via the switch SS4a.
  • An intermediate point between the switch SS3a and the sampling capacitor Csa can be connected to AGND via the switch SS2a.
  • the sampling capacitor Csb is inserted between the intermediate point of the inverting input terminal of the integrating capacitor Cf and the operational amplifier OP and the input terminal of the analog signal Vin.
  • a switch SS1b is inserted between the input terminal of the analog signal Vin and the sampling capacitor Csb
  • a switch SS3b is inserted between the sampling capacitor Csb and the integrator 10.
  • An intermediate point between the switch SS1b and the sampling capacitor Csb can be connected to AGND via the switch SS4b.
  • An intermediate point between the switch SS3b and the sampling capacitor Csb can be connected to AGND via the switch SS2b.
  • the capacitance values of the two sampling capacitors Csa and Csb can be set arbitrarily, but in this embodiment, they are set to the same capacitance value.
  • the configurations of the integrator 10, the quantizer 20, and the DAC 30 are the same as those in the first embodiment and the modified example 1 except for the above-described configuration differences such as the configurations of the sampling capacitors Csa and Csb and the switches connected to these capacitors. It is the same as that of ⁇ 4.
  • the operation of the ⁇ modulator 110 in this embodiment will be described with reference to FIG.
  • the timing chart shown in FIG. 9 shows the on / off state of each switch with time on the horizontal axis.
  • the operation from time t20 to t28 corresponds to the operation from time t10 to t18 in the first embodiment.
  • a part of the analog signal Vin is sampled in the sampling capacitor Csa.
  • the switch SS3a and the switch SS4a are turned off, the switch SS1a and the switch SS2a are turned on, and sampling of the analog signal Vin is started.
  • the switch SS1b which is a control switch on the sampling capacitor Csb side, is turned off, and sampling is not performed in the sampling capacitor Csb.
  • the switch SD3 is turned off simultaneously with the start of sampling.
  • the DAC 30 is electrically disconnected from the integrator 10.
  • the switch SD2 is turned on, the switches SDT and SDB of the DAC 30 are turned off, the switch SDM is turned on, and both ends of the DAC capacitor Cd are connected to AGND. That is, the DAC capacitor Cd is in a reset state.
  • the output voltage Vout of the operational amplifier OP immediately before time t20 is quantized to generate a quantization result Qout.
  • the driving of the switch at time t22 after executing the subtraction by the DAC 30 is the same as that at time t20 except that sampling by the sampling capacitor Csa is continued.
  • the DAC 30 is electrically disconnected from the integrator 10 by turning off the switch SD3.
  • the switch SD2 is turned on, the switches SDT and SDB of the DAC 30 are turned off, and the switch SDM is turned on, whereby both ends of the DAC capacitor Cd are connected to AGND. That is, the DAC capacitor Cd is in a reset state.
  • the quantizer 20 quantizes the output voltage Vout of the operational amplifier OP after performing the first subtraction from time t21 to time t22. That is, the second quantization in the ⁇ modulation 1 sampling cycle from time t20 to time t24 is executed. Since Vout at time t22 is Vth ⁇ ⁇ Vout ⁇ Vth +, 0 is output to Qout.
  • sampling by the sampling capacitor Csa is completed, and sampling by the sampling capacitor Csb is started.
  • the switch SS1a and the switch SS2a are turned off, the switch SS3a and the switch SS4a are turned on, and the charge accumulated in the sampling capacitor Csa is transferred to the integration capacitor Cf.
  • the sampling capacitor Csa is electrically disconnected from the input terminal for the analog signal Vin.
  • the switch SS1b and the switch SS2b are turned on, and the switch SS3b and the switch SS4b are turned off, so that the input terminal of the analog signal Vin and the sampling capacitor Csb are electrically connected. That is, sampling by the sampling capacitor Csb is started.
  • one analog signal Vin can be alternately sampled using two sampling capacitors Csa and Csb while shifting the sampling period, so that the operation speed of the driver circuit in the previous stage is lower. Even in such a case, the feedback by the DAC 30 can be executed at high speed while extending the sampling period in accordance with the operation speed of the driver circuit.
  • ⁇ modulators 100 and 110 in the first and second embodiments are first-order ⁇ modulators.
  • a secondary ⁇ modulator is configured will be described in the present embodiment.
  • the second modulation circuit 122 is inserted between the output terminal of the operational amplifier OP and the quantizer 20 in the ⁇ modulator 100 described in the first embodiment. It has a configuration. For the sake of convenience, the portion corresponding to the preceding stage of the quantizer 20 in the ⁇ modulator 100 of the first embodiment is arranged between the input terminal of the analog signal Vin and the second modulation circuit 122. It is called.
  • the first modulation circuit 121 includes a first integrator 11, a first D / A converter 31 (hereinafter referred to as a first DAC 31), and a first sampling capacitor Cs1.
  • the first integrator 11, the first DAC 31, and the first sampling capacitor Cs1 correspond to the integrator 10, the DAC 30, and the sampling capacitor Cs in the first embodiment, respectively, and the mutual connection is also the same.
  • the first integrator 11 has a first operational amplifier OP1 and a first integration capacitor Cf1.
  • the first DAC 31 has a first DAC capacitor Cd1.
  • a voltage source that generates reference voltages Vrefp, Vcm, and Vrefm is connected to one end of the first DAC capacitor Cd1 via switches SD1T, SD1M, and SD1B.
  • Vcm (for example, AGND) is connected to one end of the first DAC capacitor Cd1 via the switch SD1M
  • Vrefp is connected via the switch SD1T
  • Vrefm is connected via the switch SD1B.
  • the potential at one end of the first DAC capacitor Cd1 is equal to any one of Vrefp, Vcm, and Vrefm selected exclusively by the switches SDT, SDM, and SDB.
  • One end of the first DAC capacitor Cd1 opposite to the one connected to the reference voltage is connected to an intermediate point between the inverting input terminal of the first operational amplifier OP1 and the first integration capacitor Cf1 via the switch SD13, and the switch SD12. It is possible to connect to AGND via That is, the first DAC 31 is connected to the first integrator 11 via the switch SD13, and one end of the first DAC capacitor Cd1 can be connected to AGND via the switch SD12.
  • the switch SD13 in the present embodiment corresponds to a first control switch.
  • the first sampling capacitor Cs1 is inserted between the input terminal of the analog signal Vin and the first integrator 11. Specifically, one end of the first sampling capacitor Cs1 is connected to the input terminal of the analog signal Vin via the switch SS11, and the other end is at an intermediate point between the inverting input terminal of the first operational amplifier OP1 and the first integration capacitor Cf1. It is connected via the switch SS13. In other words, if the switch SS13 is on, the one end of the first sampling capacitor Cs1 on the first operational amplifier OP1 side and the first integration capacitor Cf1 are electrically connected.
  • an intermediate point between the first sampling capacitor Cs1 and the switch SS11 can be connected to AGND via the switch SS14, and an intermediate point between the first sampling capacitor Cs1 and the switch SS13 is connected to the switch SS12. It is possible to connect to AGND via
  • the second modulation circuit 122 includes the same components and connections as the first modulation circuit 121. That is, as shown in FIG. 10, the second modulation circuit 122 includes a second integrator 12, a second D / A converter 32 (hereinafter referred to as a second DAC 32), and a second sampling capacitor Cs2.
  • the second integrator 12, the second DAC 32, and the second sampling capacitor Cs2 correspond to the first integrator 11, the first DAC 31, and the first sampling capacitor Cs1 in the first modulation circuit 121, respectively, and are connected in the same manner.
  • the second integrator 12 has a second operational amplifier OP2 and a second integration capacitor Cf2
  • the second DAC 32 has a second DAC capacitor Cd2.
  • switches corresponding to the switches SS11, SS12, SS13, and SS14 are referred to as switches SS21, SS22, SS23, and SS24, respectively
  • switches corresponding to the switches SD12 and SD13 are referred to as switches SD22 and SD23, respectively.
  • Switches corresponding to the switches SD1T, SD1M, and SD1B are referred to as switches SD2T, SD2M, and SD2B, respectively.
  • the output terminal of the second operational amplifier OP2 in the second modulator circuit 122 corresponds to the second output terminal, and the inverting input terminal corresponds to the third input terminal.
  • the switch SD23 corresponds to a third control switch
  • the switch SS23 corresponds to a fourth control switch.
  • the output voltage Vout1 of the first operational amplifier OP1 in the first modulation circuit 121 is input to the second sampling capacitor Cs2 via the switch SS21.
  • the output voltage Vout2 of the second operational amplifier OP2 in the second modulation circuit 122 is input to the quantizer 20.
  • the feedback of the quantization result Qout is executed using both the first DAC 31 and the second DAC 32.
  • the operation from time t30 to t38 corresponds to the operation from time t10 to t18 in the first embodiment.
  • the first DAC 31 of the first modulation circuit 121 and the second DAC 32 of the second modulation circuit 122 operate in synchronization. Specifically, switches SD12 and SD22, switches SD13 and SD23, switches SD1T and SD2T, switches SD1M and SD2M, and switches SD1B and SD2B perform the same movement. On the other hand, the operation of the switch for sampling differs between the first modulation circuit 121 and the second modulation circuit 122.
  • the switch SS11 and the switch SS12 are turned on, and the switch SS13 and the switch SS14 are turned off. Thereby, sampling is performed in a state where the first sampling capacitor Cs1 is electrically disconnected from the first integrator 11.
  • the switch SS21 and the switch SS22 are turned on, and the switch SS23 and the switch SS24 are turned off.
  • the second sampling capacitor Cs2 is electrically disconnected from the second integrator 12. Since the switch SS21 is turned on, the second sampling capacitor Cs2 and the output terminal of the first operational amplifier OP1 are connected. That is, charges corresponding to the output voltage Vout1 output from the first operational amplifier OP1 are stored in the second sampling capacitor Cs2 corresponding to the analog signal Vin sampled before time t30.
  • the output voltage Vout2 of the second operational amplifier OP2 at time t30 is quantized by the quantizer 20.
  • the quantizer 20 of the present embodiment employs a quantizer having a resolution of 2 bits or more similar to that of the fourth modification, and executes quantization once per sampling cycle.
  • the quantization result Qout is -1.
  • 11 depends on the DAC corresponding to the second DAC 32 when the gain of each integrator is 1 in a general feedback type second-order ⁇ modulator.
  • 2 which is a weighting coefficient applied to feedback, it is described as ⁇ 2Vrefm, ⁇ 2AGND, and ⁇ 2Vrefp.
  • the second subtraction is started. Further, the electric charge accumulated in the first sampling capacitor Cs1 is transferred to the first integration capacitor Cf1. Also in this embodiment, two feedbacks are executed during the sampling cycle from time t30 to time t34.
  • each switch operates in the same manner as the sampling cycle from time t30 to time t34.
  • the sampling period from time t34 to time t38 corresponds to the second sampling period.
  • the ⁇ modulator 120 including the first sampling capacitor Cs1 and the second sampling capacitor Cs2 has been described.
  • the sampling period of the first sampling capacitor Cs1 is three times the unit time, and even when the circuit that drives the first sampling capacitor Cs1 is low speed, feedback of ⁇ modulation can be executed at high speed. Further, the example in which the sampling period of the second sampling capacitor Cs2 is one unit time has been described.
  • the second sampling capacitor Cs2 samples the output voltage Vout1 of the first operational amplifier OP1
  • the first operational amplifier OP1 For example, in the case where it is configured by a fully differential amplifier and can operate at high speed, the sampling by the second sampling capacitor Cs2 does not limit the operating speed of the ⁇ modulator 120, and ⁇ modulation feedback is executed at high speed. be able to.
  • the ⁇ modulator 120 is a second-order ⁇ modulator.
  • the sampling period of the sampling capacitor corresponding to the first sampling capacitor Cs is set. It is also possible to set it longer than the unit time.
  • sampling period is twice or three times the unit time
  • the sampling period is limited to three times or less the unit time. It may be set larger than three times the unit time.
  • the hold period is equal to or twice the unit time is shown, it may be set to be larger than twice the unit time.
  • the configuration in which the phase of the sampling period is advanced and the configuration in which the phase of the sampling period is delayed by one unit time with respect to the first embodiment has been described. May be.
  • the phase of the sampling period may be appropriately changed.
  • the feedback of the quantization result Qout has been described with respect to the method of determining the DAC voltage and transferring the charge to the integration capacitor after resetting the DAC capacitor Cd.
  • Another method may be used to transfer the charge from to the integrating capacitor. For example, after the DAC voltage is determined first, a method of transferring the charge to the integration capacitor by setting the DAC voltage to AGND may be selected. Alternatively, a method of transferring charges may be selected by determining the first DAC voltage first and then determining the second DAC voltage later.
  • Vrefp, Vm, and Vrefm are exclusively selected as reference voltages (DAC voltages) of the DACs 30, 31, and 32 determined in the feedback of the quantization result Qout depending on the analog signal Vin. That is, the reference voltage is appropriately selected based on the quantization result Qout.
  • the quantizer has been described with the resolution of the quantizer 20 set to 1.5 bits or 2.5 bits.
  • a quantum having a resolution of 1 bit or 2 bits or more. Can be employed.
  • the number of quantizations is determined by the resolution of the quantizer 20, the resolution of the DAC, What is necessary is just to determine suitably according to the frequency
  • the timing for executing the quantization depends on the operation state of the DAC and the sampling capacitor. And may be determined as appropriate.
  • a ⁇ modulator such as a feedforward type or a cascade type may be used. It may be adopted.
  • the delta-sigma modulation result (generally called a bit stream) that is the output of the delta-sigma modulator is the same as that of a general delta-sigma modulator. It is possible to configure an A / D converter by performing processing using a digital filter disposed after the ⁇ modulator.
  • an integrator constituted by a digital circuit having a number of stages corresponding to the order of the ⁇ modulator is arranged instead of the digital filter at the subsequent stage of the ⁇ modulator, and the integrator constituted by the integrator of the ⁇ modulator and the digital circuit is arranged.
  • a ⁇ modulator may be used as a so-called incremental ⁇ A / D converter that operates as an A / D converter by resetting and operating for a predetermined period.

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Abstract

ΔΣ変調器は、オペアンプ（ＯＰ，ＯＰ１）と、積分容量（Ｃｆ，Ｃｆ１）と、を有する積分器（１０，１１）と、前記オペアンプの出力信号を量子化した量子化結果（Ｑｏｕｔ）を出力する量子化器（２０）と、第１制御スイッチ（ＳＤ３，ＳＤ１３）を介して接続され、前記量子化結果に基づく電荷を減算し、前記量子化結果の前記積分器へのフィードバックを行うためのＤＡＣ（３０，３１）と、前記量子化結果に基づいてデジタル出力値を出力する制御回路（４０）と、備え、第２制御スイッチ（ＳＳ３，ＳＳ１３）を介して接続され、アナログ信号（Ｖｉｎ）に基づく電荷が蓄積されるサンプリング容量（Ｃｓ，Ｃｓ１）をさらに備える。前記第２制御スイッチは、前記サンプリング容量と、前記積分容量と前記第１入力端子との中間点との電気的接続をオンオフ可能にし、１サンプリングサイクル当たり、複数回の前記量子化結果のフィードバックが行われる。

Description

ΔΣ変調器、ΔΣＡ／Ｄ変換器およびインクリメンタルΔΣＡ／Ｄ変換器 関連出願の相互参照
　本出願は、２０１７年２月１５日に出願された日本特許出願番号２０１７－２６２７５号に基づくもので、ここにその記載内容を援用する。
　この明細書の開示は、Ａ／Ｄ変換に用いられるΔΣ変調器およびΔΣＡ／Ｄ変換器に関する。
　通常、Ａ／Ｄ変換器の変換対象である入力信号は、Ａ／Ｄ変換器の前段に設けられたドライバ回路を介してＡ／Ｄ変換器に入力される。高精度なＡ／Ｄ変換器として広く知られているΔΣＡ／Ｄ変換器では、変換対象である入力信号のサンプリングを高速に繰り返すオーバーサンプリングを用いるため、高速なドライバ回路が必要となる。特許文献１には、多ビット量子化器による量子化結果を１ビットのＤ／Ａ変換器を介してフィードバックするΔΣ変調器が開示されている。
特開２０１４－１４６８９３号公報
　ところで、Ａ／Ｄ変換器のドライバ回路は、そのドライバ回路自身の動作に起因して変換対象の入力信号に影響を与えることを避けるために、入力インピーダンスが高いことが望ましい。入力インピーダンスが高いドライバ回路は、一般的にシングルエンドのアンプ（シングルエンドのアンプを２個用いる疑似差動のアンプを含む）で構成される。シングルエンドのアンプは、その内部の回路構成に起因して、全差動のアンプと較べて位相の回転が発生しやすい。そのため、全差動のアンプで構成されることが多いＡ／Ｄ変換器と較べて、ドライバ回路は高速な動作が困難であることから、ドライバ回路を介するＡ／Ｄ変換器への変換対象である入力信号の入力が、Ａ／Ｄ変換器の速度を律速することが多い。
　一方、特許文献１に記載のΔΣ変調器は、多ビットの量子化器による１回の量子化に対応して、１ビットのＤ／Ａ変換器により複数回のフィードバックを行うΔΣ変調器である。一般的なΔΣ変調器と同様に、Ｄ／Ａ変換器によるフィードバックの周期と入力信号のサンプリングの周期は同一であり、すなわち、高速なオーバーサンプリングが必要となる。そのため、ΔΣ変調の処理速度は、ΔΣ変調器の前段のドライバ回路に律速される。
　そこで、この明細書の開示は、オーバーサンプリングのサンプリング周波数を抑制しつつ高速なΔΣ変調を実現可能なΔΣ変調器およびそのΔΣ変調器を用いるΔΣＡ／Ｄ変換器およびインクリメンタルΔΣＡ／Ｄ変換器を提供することを目的とする。
　本開示の一態様に係るΔΣ変調器は、オペアンプと、オペアンプの第１入力端子と出力端子との間に挿入された積分容量と、を有する積分器と、オペアンプの出力信号を量子化した量子化結果を出力する量子化器と、オペアンプの第１入力端子に第１制御スイッチを介して接続され、積分容量に蓄積された電荷から量子化結果に基づく電荷を減算し、ΔΣ変調における量子化結果の積分器へのフィードバックを行うためのＤＡＣと、量子化結果に基づいてデジタル出力値を出力する制御回路と、を備える。
また、ΔΣ変調器は、オペアンプの第１入力端子に第２制御スイッチを介して接続され、入力信号としてのアナログ信号に基づく電荷が蓄積されるサンプリング容量をさらに備える。第２制御スイッチは、サンプリング容量と、積分容量と第１入力端子との中間点と、の間に介在して両者の電気的接続をオンオフ可能にし、第２制御スイッチがオフ状態とされたサンプリング期間とオン状態とされた期間とを含む１サンプリングサイクル当たり、複数回の量子化結果のフィードバックが行われる。
　従来のΔΣ変調器では、量子化結果のフィードバックの周期と、アナログ信号のサンプリングの周期とが同一である。これに対して、本開示では、第２制御スイッチをオフ状態とすることによって、サンプリング容量と、オペアンプ、積分容量およびＤＡＣとの電気的接続を切断した状態にできる。このため、ＤＡＣによる量子化結果のフィードバックと、サンプリング容量によるアナログ信号のサンプリングとを独立に制御することができる。
　これにより、サンプリングの周期によらずＤＡＣによるフィードバックの周期を設定することができるから、ドライバ回路の動作速度に律速されることなく、サンプリングの周期よりも短い周期でフィードバックを実行することができる。そのため、１回のサンプリングに対応して得られるＡ／Ｄ変換の分解能を高めることが可能であり、従来のΔΣ変調器と較べて、同一のサンプリング周波数において、高速もしくは高分解能のＡ／Ｄ変換を実行することができる。
　本開示についての上記目的およびその他の目的、特徴や利点は、添付の図面を参照しながら下記の詳細な記述により、より明確になる。図面において、
図１は、第１実施形態に係るΔΣ変調器の概略構成を示す回路図であり、 図２は、第１実施形態に係るΔΣ変調器の動作を示すタイミングチャートであり、 図３は、変形例１に係るΔΣ変調器の動作を示すタイミングチャートであり、 図４は、変形例１に係るΔΣ変調器の動作を示すタイミングチャートであり、 図５は、変形例２に係るΔΣ変調器の動作を示すタイミングチャートであり、 図６は、変形例４に係るΔΣ変調器の動作を示すタイミングチャートであり、 図７は、変形例４に係るΔΣ変調器の動作を示すタイミングチャートであり、 図８は、第２実施形態に係るΔΣ変調器の概略構成を示す回路図であり、 図９は、第２実施形態に係るΔΣ変調器の動作を示すタイミングチャートであり、 図１０は、第３実施形態に係るΔΣ変調器の概略構成を示す回路図であり、及び、 図１１は、第３実施形態に係るΔΣ変調器の動作を示すタイミングチャートである。
　以下、本開示の実施の形態を図面に基づいて説明する。なお、以下の各図相互において、互いに同一もしくは均等である部分に、同一符号を付与する。
　（第１実施形態）
　最初に、図１を参照して、本実施形態に係るΔΣ変調器の概略構成について説明する。
　ΔΣ変調器１００は、ΔΣＡ／Ｄ変換器に用いることが可能なΔΣ変調器である。このΔΣ変調器１００は、ドライバ回路を介してアナログ信号Ｖｉｎが入力され、このアナログ信号Ｖｉｎをデジタル信号Ｄｏｕｔに変換する。
　図１に示すように、ΔΣ変調器１００は、積分器１０と、量子化器２０（例えば、図１中のQ）と、Ｄ／Ａ変換器３０（以下、ＤＡＣ３０）と、制御回路４０（例えば、図１中のC）と、サンプリング容量Ｃｓとを備えている。
　積分器１０は、オペアンプＯＰと積分容量Ｃｆとを有している。積分容量ＣｆはオペアンプＯＰの反転入力端子と出力端子との間に挿入されている。つまり、オペアンプＯＰの出力端子は、積分容量Ｃｆを介してオペアンプＯＰの反転入力端子に接続されている。オペアンプＯＰの非反転入力端子はアナロググランドレベル（ＡＧＮＤ）に接続されている。ＡＧＮＤはΔΣ変調器１００全体の基準電位であり、ＡＧＮＤは必ずしも０Ｖとは限らない。オペアンプＯＰにおける反転入力端子は第１入力端子に相当する。
　量子化器２０は、積分器１０の出力、すなわちオペアンプＯＰの出力電圧Ｖｏｕｔが入力され、その出力電圧Ｖｏｕｔを量子化した結果として量子化結果Ｑｏｕｔを出力している。すなわち、量子化器２０は、アナログ値である出力電圧Ｖｏｕｔを量子化し、デジタル値である量子化結果Ｑｏｕｔに変換している。量子化結果はＱｏｕｔに相当する。
　この量子化器２０は図示しないコンパレータを含む。コンパレータはオペアンプＯＰの出力端子に接続されており、コンパレータの入力端子にはオペアンプＯＰの出力電圧Ｖｏｕｔが入力される。コンパレータはＶｏｕｔと所定の基準値（例えばＶｔｈ＋およびＶｔｈ－）とを比較した結果、すなわち量子化結果Ｑｏｕｔを後述の制御回路４０へと出力する。
　量子化器２０は、例えばＶｏｕｔ≧Ｖｔｈ＋の場合は量子化結果Ｑｏｕｔとして１を出力する。一方、Ｖｏｕｔ＜Ｖｔｈ－の場合はＱｏｕｔとして－１を出力する。そして、Ｖｔｈ－≦Ｖｏｕｔ＜Ｖｔｈ＋の場合にはＱｏｕｔとして０を出力する。この場合の量子化器２０は、１．５ビットの分解能を有する量子化器となる。
　制御回路４０は、量子化結果Ｑｏｕｔに対応した制御信号を後述するＤ／Ａ変換器３０（ＤＡＣ３０）に出力するとともに、１回のサンプリングに対応する量子化の量子化結果Ｑｏｕｔを積分した結果に応じてΔΣ変調結果Ｄｏｕｔを出力する。具体的には、１回のサンプリングに対応して、量子化器２０によって量子化を複数回行う場合、量子化が実行される度に量子化結果Ｑｏｕｔを順次積分した結果としてΔΣ変調結果Ｄｏｕｔを生成する。また、１回のサンプリングに対応して、量子化を１回のみ行うような構成においては、１回の量子化結果Ｑｏｕｔに基づいてΔΣ変調結果Ｄｏｕｔを生成すれば良い。量子化器２０の分解能は１．５ビットに限るものではなく、１ビットや２ビット以上であっても良い。
　ＤＡＣ３０は積分器１０に接続されるＤ／Ａ変換器であり、量子化器２０が出力する量子化結果Ｑｏｕｔ、ひいては制御回路４０が出力する制御信号に基づいて、ＤＡＣ３０が積分容量Ｃｆから減算する電荷の量を決定している。このＤＡＣ３０は、参照電圧としてＶｃｍとＶｒｅｆｐとＶｒｅｆｍとを有している。例えば、ＶｃｍはＡＧＮＤに設定され、ＶｒｅｆｐはＡＧＮＤよりも高い電位に設定され、ＶｒｅｆｍはＡＧＮＤよりも低い電位に設定される。なお、ＶｒｅｆｐとＶｒｅｆｍは、ＡＧＮＤが０Ｖの場合には、互いに絶対値が同一で正負が逆の関係にあり、Ｖｒｅｆｐ＝－Ｖｒｅｆｍを満たすように設定される。
　ＤＡＣ３０と積分器１０との接続について説明する。ＤＡＣ３０はＤＡＣ容量Ｃｄを有している。ＤＡＣ容量Ｃｄの一端には、スイッチＳＤＴ、ＳＤＭおよびＳＤＢを介して参照電圧Ｖｒｅｆｐ，Ｖｃｍ，Ｖｒｅｆｍを発生する電圧源が接続されている。具体的には、ＤＡＣ容量Ｃｄの一端には、スイッチＳＤＭを介してＶｃｍが接続され、スイッチＳＤＴを介してＶｒｅｆｐが接続され、スイッチＳＤＢを介してＶｒｅｆｍが接続されている。ＤＡＣ容量Ｃｄの一端の電位は、スイッチＳＤＴ、ＳＤＭおよびＳＤＢによって排他的に選択されるＶｒｅｆｐ、ＶｒｅｆｍもしくはＶｃｍのうちいずれかと等しくなる。このように選択され決定された電圧がＤＡＣ電圧に相当する。
　ＤＡＣ容量Ｃｄにおける参照電圧と接続する側の一端と反対側の一端は、スイッチＳＤ３を介してオペアンプＯＰの反転入力端子と積分容量Ｃｆとの中間点に接続されるとともに、スイッチＳＤ２を介してＡＧＮＤに接続可能になっている。すなわち、ＤＡＣ３０は積分器１０とスイッチＳＤ３を介して接続されるとともに、ＤＡＣ容量Ｃｄの一端を、スイッチＳＤ２を介してＡＧＮＤに接続可能になっている。本実施形態におけるスイッチＳＤ３は第１制御スイッチに相当する。
　ＤＡＣ容量Ｃｄは、スイッチＳＤ３をオフするとともにスイッチＳＤ２およびスイッチＳＤＭをオンにすることによって、両端の電圧をＡＧＮＤに設定し、ＤＡＣ容量Ｃｄに蓄積される電荷をゼロにする。すなわち、リセット（Reset）することが可能になっている。
また、ＤＡＣ容量Ｃｄは、スイッチＳＤ２をオフするとともにスイッチＳＤ３をオンにすることによって積分器１０に接続され、さらに、スイッチＳＤＴ、ＳＤＢ、およびＳＤＭのいずれかをオンすることによって、積分容量Ｃｆに蓄積された電荷が選択された参照電圧に応じて引き抜かれる。すなわち、電荷の減算（Subtraction）によってΔΣ変調における量子化結果Ｑｏｕｔに応じたフィードバックが行われる。なお、スイッチＳＤＭをオンにする場合には、ＤＡＣ容量Ｃｄの一端の電位がＤＡＣ容量Ｃｄに蓄積される電荷がリセット時から変化しないため、電荷の減算の動作は実行されるものの、実質的には減算が行われない。
　本実施形態では、ＤＡＣ容量Ｃｄによって電荷の減算を実行する際に、量子化器２０による量子化結果がＱｏｕｔ＝１の場合にはスイッチＳＤＴがオンし、Ｑｏｕｔ＝０の場合にはスイッチＳＤＭがオンし、Ｑｏｕｔ＝－１の場合にはスイッチＳＤＢがオンするようにＤＡＣ３０および制御回路４０が構成されている。すなわち、本実施形態のＤＡＣ３０は１．５ビット（３レベル）の分解能を持つＤ／Ａ変換器として機能する。なお、ＤＡＣ３０の分解能は１．５ビットに限るものではなく、１ビットや２ビット以上の分解能であっても良い。
　サンプリング容量Ｃｓは、アナログ信号Ｖｉｎの入力端子と積分器１０との間に挿入されている。具体的には、サンプリング容量Ｃｓの一端はスイッチＳＳ１を介してアナログ信号Ｖｉｎの入力端子に接続され、他端はオペアンプＯＰの反転入力端子と積分容量Ｃｆとの中間点にスイッチＳＳ３を介して接続されている。つまり、スイッチＳＳ３がオンであれば、サンプリング容量ＣｓのオペアンプＯＰ側の一端と積分容量Ｃｆとが電気的に接続される。また、サンプリング容量ＣｓとスイッチＳＳ１との間の中間点は、スイッチＳＳ４を介してＡＧＮＤに接続可能にされるとともに、サンプリング容量ＣｓとスイッチＳＳ３との間の中間点は、スイッチＳＳ２を介してＡＧＮＤに接続可能にされている。
　スイッチＳＳ１とスイッチＳＳ２とは、互いに同じ位相で同期して動作する。また、スイッチＳＳ３とスイッチＳＳ４とも、互いに同じ位相で同期して動作した上で、スイッチＳＳ１およびスイッチＳＳ２とはオンとオフとが反転した状態で動作する。スイッチＳＳ１およびスイッチＳＳ２がオンされて、スイッチＳＳ３およびスイッチＳＳ４がオフされた状態では、サンプリング容量Ｃｓは積分器１０から電気的に切断されて一端がＡＧＮＤに接続された状態にあり、アナログ信号Ｖｉｎに対応した電荷がサンプリング容量Ｃｓに蓄積される。スイッチＳＳ１およびスイッチＳＳ２がオフされて、スイッチＳＳ３およびスイッチＳＳ４がオンされることにより、サンプリング容量Ｃｓに蓄積された電荷が積分容量Ｃｆに転送される。本実施形態におけるスイッチＳＳ３は、第２制御スイッチに相当する。
　なお、スイッチＳＳ１とスイッチＳＳ２とは、互いに同じ位相で同期して動作するが、そのオンとオフのタイミングは完全に同じ位相ではなく適宜時間差を設けてもよい。スイッチＳＳ３とスイッチＳＳ４のオンとオフのタイミングについても同様である。また、スイッチＳＳ１およびスイッチＳＳ２と、スイッチＳＳ３およびスイッチＳＳ４とは、オンとオフが反転した状態で動作するが、それらのスイッチのオンとオフの切り替わりの過程において、例えば、サンプリング容量Ｃｓの同じ一端に接続されるスイッチＳＳ１とスイッチＳＳ４、もしくは、スイッチＳＳ２とスイッチＳＳ３が、同時にオフ状態になる期間を設けてもよい。
　本実施形態におけるΔΣ変調器１００は、ΔΣ変調における１サンプリングサイクルにおいて、ＤＡＣ３０による電荷の減算を複数回実行することにより、従来のΔΣ変調器と較べて、同じ１回のサンプリング容量Ｃｓによるサンプリングに対して、実質的により高い分解能で電荷の減算を実行できる。これにより、サンプリング容量Ｃｓを駆動するためのドライバ回路がΔΣ変調器１００の前段に存在する場合に、ドライバ回路の動作速度がサンプリング周波数を律速する場合においても、ドライバ回路の動作速度に合わせてサンプリング周波数を設定しつつ、ΔΣ変調器１００におけるＤＡＣ３０によるフィードバックは短い周期を維持して実行することが可能となる。すなわち、ドライバ回路が動作速度の限界が比較的低いシングルエンドもしくは疑似差動の回路で構成される場合においても、ドライバ回路の動作速度に律速されることなく、高速もしくは高分解能のΔΣ変調を実行できる。
　ΔΣ変調器１００の具体的な動作について、図２を参照して説明する。図２に示すタイミングチャートは、横軸を時間とし、各スイッチのオンオフの状態を示したものである。Ｈｉｇｈ期間はスイッチのオン状態を示し、Ｌｏｗ期間はスイッチのオフ状態を示す。なお、本実施形態および以降に説明する実施形態において示すＱｏｕｔおよびＤｏｕｔの値は一例であり、ＱｏｕｔおよびＤｏｕｔの値は入力されるアナログ信号Ｖｉｎに依存して異なる値を取り得る。
　図２に示すように、時刻ｔ１０においてスイッチＳＳ３およびスイッチＳＳ４がオフされるとともにスイッチＳＳ１およびスイッチＳＳ２がオンされて、サンプリング容量Ｃｓによるアナログ信号Ｖｉｎのサンプリングが開始される。
　時刻ｔ１０では、サンプリングの開始と同時にスイッチＳＤ３がオフされる。これにより、ＤＡＣ３０は積分器１０から電気的に切断される。また、スイッチＳＤ２がオンされて、ＤＡＣ３０のスイッチＳＤＴおよびＳＤＢはオフ状態となり、スイッチＳＤＭがオンすることでＤＡＣ容量Ｃｄの両端はＡＧＮＤに接続された状態となる。すなわち、ＤＡＣ容量Ｃｄはリセットされた状態になる。
　時刻ｔ１０においては、オペアンプＯＰの出力電圧Ｖｏｕｔが量子化器２０により量子化され、量子化結果Ｑｏｕｔが制御回路４０に出力される。時刻ｔ１０におけるＶｏｕｔは、Ｖｏｕｔ≧Ｖｔｈ＋であることから、Ｑｏｕｔには１が出力される。
　その後、時刻ｔ１１において、量子化結果Ｑｏｕｔに基づいたＤＡＣ３０による積分器１０へのフィードバックが実行される。具体的には、量子化結果Ｑｏｕｔに基づき、制御回路４０によってスイッチＳＤ２がオフされるとともにスイッチＳＤ３がオンされることにより、ＤＡＣ３０と積分器１０が電気的に接続される。さらに、スイッチＳＤＭがオフされると同時にスイッチＳＤＴがオンすることにより、ＤＡＣ３０によって量子化結果Ｑｏｕｔ＝１に対応する電荷の減算が実行される。図２に示すように、時刻ｔ１１における電荷の減算の結果、オペアンプＯＰの出力電圧ＶｏｕｔがＶｒｅｆｐだけ減少する。なお、Ｖｏｕｔの変化量はＤＡＣ容量Ｃｄと帰還容量Ｃｆの容量比で決定されるが、図２では表記の簡略化のため容量比の記載は省略し、Ｖｏｕｔの変化量を－Ｖｒｅｆｐと記載している。後述する他の実施形態のタイミングチャートにおいても同様に省略する。
　なお、量子化結果Ｑｏｕｔのフィードバック、すなわち減算は、ΔΣ変調器１００の動作の制御のタイミングの基準となるクロックに同期して行われる。フィードバックの周期、すなわち、スイッチＳＤ２やスイッチＳＤ３などのＤＡＣ３０の動作に係るスイッチの動作周期の半周期を、クロックの周波数に基づいた単位時間と呼称している。
　従来の構成では、１回のサンプリングに係る時間はクロックの周波数に基づいた単位時間であるため、時刻ｔ１１においてサンプリングを終えてホールド状態になる。これに対して、本実施形態におけるΔΣ変調器１００はスイッチＳＳ３およびスイッチＳＳ４を有しているため、サンプリング容量Ｃｓを積分器１０およびＤＡＣ３０と電気的に切断して、積分器１０およびＤＡＣ３０の動作とは独立して制御することにより、時刻ｔ１１でＤＡＣ３０の動作に合わせてサンプリングを終了することなく、時刻ｔ１１以降もアナログ信号Ｖｉｎのサンプリングを継続することができる。
　ＤＡＣ３０による減算を実行した後の時刻ｔ１２におけるスイッチの駆動は、サンプリング容量Ｃｓによるサンプリングが継続していることを除いて、時刻ｔ１０と同様である。具体的には、スイッチＳＤ３がオフされることにより、ＤＡＣ３０が積分器１０から電気的に切断される。この状態で、スイッチＳＤ２がオンされて、ＤＡＣ３０のスイッチＳＤＴおよびＳＤＢはオフ状態となり、スイッチＳＤＭがオンされることによりＤＡＣ容量Ｃｄの両端はＡＧＮＤに接続される。すなわち、ＤＡＣ容量Ｃｄはリセットされた状態になる。
　時刻ｔ１２においては、時刻ｔ１１から時刻ｔ１２における１回目の減算を実行した後のオペアンプＯＰの出力電圧Ｖｏｕｔを量子化器２０により量子化する。すなわち、時刻ｔ１０から時刻ｔ１４のΔΣ変調の１サンプリングサイクルにおける２回目の量子化を実行する。時刻ｔ１２におけるＶｏｕｔは、Ｖｔｈ－≦Ｖｏｕｔ＜Ｖｔｈ＋であることから、Ｑｏｕｔには０が出力される。
　その後、時刻ｔ１３において、２回目の量子化に係る量子化結果Ｑｏｕｔに基づいたフィードバックが実行される。具体的には、時刻ｔ１１における各スイッチの動作と同様に、スイッチＳＤ２がオフされるとともにスイッチＳＤ３がオンされることにより、ＤＡＣ３０と積分器１０が電気的に接続され、スイッチＳＤＭがオンされた状態を維持することにより量子化結果Ｑｏｕｔ＝０に対応する減算が実行される。なお、量子化結果がＱｏｕｔ＝０の場合には、減算の動作は行われるものの、ＤＡＣ電圧としてＡＧＮＤが選択されることから実質的には減算は行われない。
　時刻ｔ１３では、減算の動作と同時にスイッチＳＳ１およびスイッチＳＳ２がオフするとともに、スイッチＳＳ３およびスイッチＳＳ４がオンする。すなわち、入力信号Ｖｉｎとサンプリング容量Ｃｓとの電気的接続が切断されて、サンプリング容量Ｃｓと積分器１０とが接続される。つまり、サンプリング容量Ｃｓに蓄積された入力信号Ｖｉｎにもとづく電荷を、積分容量Ｃｆに転送するホールド期間に移行する。
　図２に示すように、時刻ｔ１３において２回目の減算とサンプリング容量Ｃｓからの電荷の転送が実行され、オペアンプＯＰの出力電圧ＶｏｕｔからＡＧＮＤが減算されるとともに、時刻ｔ１０から時刻ｔ１３の間にサンプリングされた入力信号Ｖｉｎ（図２ではＶｉｎ（１）と記載）が加算される。
　図２に示す時刻ｔ１０から時刻ｔ１３に至る期間は、本実施形態において入力信号Ｖｉｎにもとづく電荷をサンプリング容量Ｃｓに蓄積するサンプリング期間である。本実施形態におけるサンプリング期間は、クロックの周波数に基づいた単位時間の３倍に相当する。また、時刻ｔ１０から時刻ｔ１４に至る期間は、本実施形態におけるΔΣ変調の１サンプリングサイクルに相当し、その１サンプリングサイクルにおいて２回の量子化結果Ｑｏｕｔのフィードバックが行われる。つまり、本実施形態ではΔΣ変調の１サンプリングサイクル当たり、１回のサンプリングと２回のフィードバックが実行される。
　時刻ｔ１４から時刻ｔ１８の２回目のサンプリングサイクルの動作は、時刻ｔ１０から時刻ｔ１４の１回目のサンプリングサイクルの動作と同様である。時刻ｔ１４から時刻ｔ１８において行われるフィードバックは、時刻ｔ１０から時刻ｔ１３にサンプリングされた入力信号Ｖｉｎに基づきサンプリング容量Ｃｓに蓄積された電荷を、時刻ｔ１３から時刻ｔ１４の間に積分器１０に転送した結果に基づいて行われる。時刻ｔ１８以降も同様の動作を繰り返すことにより、ΔΣ変調の動作を継続的に実行することができる。
　本実施形態におけるΔΣ変調器１００を採用することによる作用効果について説明する。
　本実施形態におけるΔΣ変調器１００は、第２制御スイッチたるスイッチＳＳ３を備えているので、スイッチＳＳ３をオフ状態にすることによりアナログ信号ＶｉｎのサンプリングとＤＡＣ３０によるフィードバックの動作とを独立して実行することができる。これにより、本実施形態では１回のサンプリングに対して複数回のフィードバックが可能になり、１回のサンプリングに対して１回のフィードバックを行う従来のΔΣ変調器と較べて、同じサンプリングの周期でより多くのフィードバックを実行できる。すなわち、ΔΣ変調器による量子化の分解能を高めることができる。
　アナログ信号Ｖｉｎのサンプリングに係る周波数、すなわちサンプリング周波数は、ΔΣ変調器の前段に配置されサンプリング容量を駆動するドライバ回路の動作速度により律速されるが、本実施形態におけるΔΣ変調器１００を採用すれば、１回のサンプリングに対して、複数回のフィードバックを実行できるため、ドライバ回路の動作速度が比較的低速であっても、量子化結果のフィードバックを高速に維持し、ΔΣ変調器の分解能を高めることができる。
　さらに、本実施形態におけるＤＡＣ３０を、単一のＤＡＣ容量Ｃｄで構成して、ＤＡＣ容量のばらつきに起因するΔΣ変調の誤差を排除しつつも、複数回のフィードバックによってΔΣ変調の分解能を高めることができる。これにより、一般的なマルチビットのΔΣ変調器に用いられる複数のＤＡＣ容量で構成されるＤＡＣと較べて、容量素子のばらつきに影響されずに高分解能のΔΣ変調のフィードバックを実現できる。
　（変形例１）
　なお、図３に示すように、スイッチＳＳ１，ＳＳ２，ＳＳ３，ＳＳ４の駆動に係る位相を、上記した実施形態に較べて、遅らせるようにしても良い。図３に示す例では、スイッチＳＳ１，ＳＳ２，ＳＳ３，ＳＳ４の駆動に係る位相が、図２に示す例と較べて、単位時間だけ遅れている。このような例では、スイッチＳＳ３とスイッチＳＤ３がオフされるタイミング、およびスイッチＳＳ２とスイッチＳＤ２がオフされるタイミングが重ならないため、スイッチのオンオフに伴って発生するチャージインジェクションの影響を低減できる。
　また、図４に示すように、スイッチＳＳ１，ＳＳ２，ＳＳ３，ＳＳ４の駆動に係る位相を、上記した実施形態に較べて、進めるようにしても良い。図４に示す例では、スイッチＳＳ１，ＳＳ２，ＳＳ３，ＳＳ４の駆動に係る位相が、図２に示す例と較べて、単位時間だけ進んでいる。このような形態では、図３に示したスイッチＳＳ１，ＳＳ２，ＳＳ３，ＳＳ４の駆動に係る位相を遅らせる例と同様にスイッチのチャージインジェクションの影響を低減できるとともに、図３に示した例と較べて、フィードバック完了後に出力電圧Ｖｏｕｔが得られるタイミングを早くできる。そのため、量子化器２０が出力電圧Ｖｏｕｔを量子化するタイミングを早くすることができ、量子化を実行してからＤＡＣ３０によってフィードバックを実行するまでの時間を確保しやすくできることから、量子化器２０による量子化の速度への要求を緩和できる。
　（変形例２）
　上記した第１実施形態ではサンプリング期間をクロックの周波数に基づいた単位時間の３倍（時刻ｔ１０から時刻ｔ１３）とし、ホールド期間を単位時間と同一とする例について説明したが、スイッチＳＳ３によりサンプリング容量Ｃｓと積分器１０およびＤＡＣ３０とは独立して制御可能なことから、サンプリング期間は任意に設定可能である。例えば図５に示すようにサンプリング期間とホールド期間とをともに単位時間の２倍とすることができる。
　ΔΣ変調器１００の前段の回路が例えばスイッチトキャパシタ回路で構成され、かつ、その動作が低速の場合に、前段のスイッチトキャパシタ回路の低速な動作に合わせて、ΔΣ変調器１００のサンプリング期間に加えてホールド期間の長さを十分に確保して、サンプリング期間とホールド期間の切り替わりに伴い、ΔΣ変調器１００の動作が前段のスイッチトキャパシタ回路の出力に影響を与えることを防ぐ必要がある。本変形例のように、サンプリング期間とホールド期間とをそれぞれ単位時間の２倍とすることにより、前段のスイッチトキャパシタ回路の動作が低速な場合でも、高速なΔΣ変調のフィードバックを実現することができる。
　（変形例３）
　また、上記した変形例２においては、入力信号が差動のアナログ信号Ｖｉｎ＋，Ｖｉｎ－の場合に、サンプリング容量Ｃｓに蓄積されたＶｉｎ＋に基づく電荷を積分容量Ｃｆに転送する際に、サンプリング容量ＣｓにスイッチＳＳ４を介して接続される電位について、ＡＧＮＤに替えてＶｉｎ＋の反転信号であるＶｉｎ－を入力するように構成されても良い。
　本変形例では、サンプリング容量Ｃｓから積分容量Ｃｆへの電荷の転送時にＶｉｎ＋の反転信号Ｖｉｎ－を用いるため、変形例２とサンプリング容量Ｃｓの値が同じ場合に、実質的にアナログ信号Ｖｉｎ＋の２倍に相当する電荷を積分容量Ｃｆに転送できる。換言すれば、本変形例では、サンプリング容量Ｃｓの容量値を変形例２の半分にしても、同等の電荷を転送できることから、サンプリング容量Ｃｓを駆動するための前段の回路の負荷を低減することや、サンプリング容量Ｃｓによるサンプリングによる熱雑音の影響を低減することができる。
　（変形例４）
　上記した第１実施形態および変形例１，２においては量子化器２０が１．５ビットで動作する例について示した。上記例では、図２～図５に示すように、１回のサンプリングサイクルでサンプリングされた電荷は、複数回の量子化と、量子化の回数に対応した複数回のフィードバックとが実行されている。
　本変形例では、量子化器２０に２ビット以上の分解能を持つ量子化器を採用し、１回のサンプリングに対して量子化器２０による１回の量子化と、ＤＡＣ３０による複数回のフィードバックとを実行して、ΔΣ変調を行う動作について説明する。
　本変形例におけるΔΣ変調器１００の構成は、量子化器２０を除き第１実施形態にて説明したΔΣ変調器１００と同様である。また、相違する要素である量子化器２０についても、２ビット以上の分解能を持つ既知の量子化器を採用すれば良い。
　例えば、第１実施形態のように、サンプリング期間が単位時間の３倍とされる形態について、図６を参照して説明する。第１実施形態と同様に、時刻ｔ１０において、時刻ｔ１０時点の出力電圧Ｖｏｕｔに対して量子化が実行されるとともにサンプリングが開始される。サンプリングは時刻ｔ１３まで継続されるが、その間の時刻ｔ１１と時刻ｔ１３において、計２回のフィードバックが実行される。なお、時刻ｔ１０以降、次のサンプリング期間が始まる時刻ｔ１４までは量子化は実行されず、時刻ｔ１０における１回の量子化の結果に基づいて２回目のフィードバックが実行される。
　図６の例では、量子化器２０は２．５ビット（５レベル）の分解能を持つ量子化器であり、量子化の基準値としてＶｔｈ１＋，Ｖｔｈ１－，Ｖｔｈ２＋，Ｖｔｈ２－を持つ。量子化器２０は、Ｖｏｕｔ≧Ｖｔｈ２＋の場合はＱｏｕｔとして２を、Ｖｔｈ１＋≦Ｖｏｕｔ＜Ｖｔｈ２＋の場合はＱｏｕｔとして１を、Ｖｔｈ１―≦Ｖｏｕｔ＜Ｖｔｈ１＋の場合はＱｏｕｔとして０を、Ｖｔｈ２－≦Ｖｏｕｔ＜Ｖｔｈ１－の場合はＱｏｕｔとして－１を、Ｖｏｕｔ＜Ｖｔｈ２－の場合はＱｏｕｔとして－２を出力する。
　時刻ｔ１０における量子化による量子化結果Ｑｏｕｔは１であり、時刻ｔ１０から時刻ｔ１４の間における２回のフィードバックにおいて、ＤＡＣ３０によって参照電圧Ｖｒｅｆｐに基づく減算と参照電圧Ｖｃｍに基づく減算が１回ずつ実行される。同様に、時刻ｔ１４における量子化による量子化結果Ｑｏｕｔは２であり、時刻ｔ１４から時刻ｔ１８の間における２回のフードバックにおいて、参照電圧Ｖｒｅｆｐに基づく減算が２回実行される。
　この例は、２ビット以上の分解能を持つ量子化器によって、１回のサンプリングに対して１回の量子化を行う場合に、サンプリング期間を単位時間の３倍に設定した例である。１回のサンプリングに対して、２ビット以上の分解能を持つ量子化器を用いて１回の量子化を行い、その１回の量子化結果Ｑｏｕｔを用いて複数回のフィードバックを実行することにより、第１実施形態や変形例１と同様に、従来のΔΣ変調器と較べて高い分解能を実現することができる。
　また別の例であって、変形例２と同様に、サンプリング時間が単位時間の２倍とされる形態について、図７を参照して説明する。変形例２と同様に、時刻ｔ１０において、時刻ｔ１０時点の出力電圧Ｖｏｕｔに対して量子化が実行されるとともにサンプリングが開始される。サンプリングは時刻ｔ１２まで継続され、時刻ｔ１２から時刻ｔ１４までがホールド期間である。その間の時刻ｔ１１、および時刻ｔ１３において、計２回のフィードバックが実行される。なお、時刻ｔ１０以降、次のサンプリング期間が始まる時刻ｔ１４までは量子化は実行されず、時刻ｔ１０における１回の量子化の結果に基づいて、該２回のフィードバックが実行される。時刻ｔ１４から時刻ｔ１８は、時刻ｔ１０から時刻ｔ１４までと同様の動作が繰り返される。
　この例は、２ビット以上の分解能を持つ量子化器によって、１回のサンプリングに対して１回の量子化を行う場合に、サンプリング期間を単位時間の２倍に設定した例であり、変形例２と同様に、従来のΔΣ変調器と較べて高い分解能を実現することができる。
　（第２実施形態）
　第１実施形態および変形例１～４では、ΔΣ変調器１００がサンプリング容量Ｃｓを唯一つ備える例について説明した。これに対して、例えば前段のドライバ回路がより低速な場合には、図８に示すように、２つのサンプリング容量ＣｓａおよびＣｓｂを備えるようにΔΣ変調器１１０を構成しても良い。これによれば、ドライバ回路から入力されるアナログ信号Ｖｉｎを、２つのサンプリング容量のサンプリング期間をずらすことにより、２つのサンプリング容量を交互に用いてサンプリングすることができる。
　本実施形態におけるΔΣ変調器１１０は、アナログ信号Ｖｉｎの入力端子と積分器１０との間に、互いに並列に接続されたサンプリング容量ＣｓａおよびＣｓｂを備えている。サンプリング容量ＣｓａおよびＣｓｂは、それぞれ第１実施形態におけるサンプリング容量Ｃｓおよびその容量に接続される４つのスイッチ（ＳＳ１，ＳＳ２，ＳＳ３，ＳＳ４）の構成と同一の構成を成し、互いに並列に接続されるものである。
　具体的には、サンプリング容量Ｃｓａは、積分容量ＣｆとオペアンプＯＰの反転入力端子の中間点と、アナログ信号Ｖｉｎの入力端子との間に挿入されている。そして、アナログ信号Ｖｉｎの入力端子とサンプリング容量Ｃｓａとの間にスイッチＳＳ１ａが挿入され、サンプリング容量Ｃｓａと積分器１０との間にスイッチＳＳ３ａが挿入されている。スイッチＳＳ１ａとサンプリング容量Ｃｓａとの中間点はスイッチＳＳ４ａを介して基準電位であるＡＧＮＤに接続可能になっている。スイッチＳＳ３ａとサンプリング容量Ｃｓａとの中間点はスイッチＳＳ２ａを介してＡＧＮＤに接続可能になっている。
　サンプリング容量Ｃｓｂも同様に、積分容量ＣｆとオペアンプＯＰとの反転入力端子の中間点と、アナログ信号Ｖｉｎの入力端子との間に挿入されている。そして、アナログ信号Ｖｉｎの入力端子とサンプリング容量Ｃｓｂとの間にスイッチＳＳ１ｂが挿入され、サンプリング容量Ｃｓｂと積分器１０との間にスイッチＳＳ３ｂが挿入されている。スイッチＳＳ１ｂとサンプリング容量Ｃｓｂとの中間点はスイッチＳＳ４ｂを介してＡＧＮＤに接続可能になっている。スイッチＳＳ３ｂとサンプリング容量Ｃｓｂとの中間点はスイッチＳＳ２ｂを介してＡＧＮＤに接続可能になっている。
　なお、２つのサンプリング容量ＣｓａおよびＣｓｂの容量値は任意に設定できるが、本実施形態では互いに同一の容量値に設定されている。また、サンプリング容量Ｃｓａ，Ｃｓｂおよびそれらの容量に接続されるスイッチの構成などの上記した構成の差異を除き、積分器１０、量子化器２０、ＤＡＣ３０の構成は、第１実施形態および変形例１～４と同様である。
　図９を参照して、本実施形態におけるΔΣ変調器１１０の動作について説明する。図９に示すタイミングチャートは、横軸を時間とし、各スイッチのオンオフの状態を示したものである。なお、時刻ｔ２０～ｔ２８の動作は、第１実施形態における時刻ｔ１０～ｔ１８の動作に対応している。
　本実施形態では、まずサンプリング容量Ｃｓａにアナログ信号Ｖｉｎの一部がサンプリングされる。図９に示すように、時刻ｔ２０において、スイッチＳＳ３ａおよびスイッチＳＳ４ａがオフされるとともにスイッチＳＳ１ａおよびスイッチＳＳ２ａがオンされて、アナログ信号Ｖｉｎのサンプリングが開始される。このとき、サンプリング容量Ｃｓｂ側の制御スイッチであるスイッチＳＳ１ｂはオフされており、サンプリング容量Ｃｓｂではサンプリングが行われない。
　時刻ｔ２０では、サンプリングの開始と同時にスイッチＳＤ３がオフされる。これにより、ＤＡＣ３０は積分器１０から電気的に切断される。また、スイッチＳＤ２がオンされて、ＤＡＣ３０のスイッチＳＤＴおよびＳＤＢはオフ状態となり、スイッチＳＤＭがオンされてＤＡＣ容量Ｃｄの両端はＡＧＮＤに接続されている。すなわち、ＤＡＣ容量Ｃｄはリセットされた状態になる。
　また、時刻ｔ２０においては、時刻ｔ２０以前にサンプリングされた信号にもとづきΔΣ変調を実行した結果として、時刻ｔ２０の直前のオペアンプＯＰの出力電圧Ｖｏｕｔを量子化して量子化結果Ｑｏｕｔを生成する。
　その後、時刻ｔ２１において、量子化結果Ｑｏｕｔに基づいたＤＡＣ３０による積分器１０へのフィードバックが実行される。具体的には、量子化結果Ｑｏｕｔに基づき制御回路４０によって、スイッチＳＤ２がオフされるとともにスイッチＳＤ３がオンされることにより、ＤＡＣ３０と積分器１０が電気的に接続される。さらに、スイッチＳＤＭがオフされると同時にスイッチＳＤＴがオンすることにより、ＤＡＣ３０によって量子化結果Ｑｏｕｔ＝１に対応する電荷の減算が実行される。
　ＤＡＣ３０による減算を実行した後の時刻ｔ２２におけるスイッチの駆動は、サンプリング容量Ｃｓａによるサンプリングが継続していることを除いて、時刻ｔ２０と同様である。具体的には、スイッチＳＤ３がオフされることにより、ＤＡＣ３０が積分器１０から電気的に切断される。この状態で、スイッチＳＤ２がオンされて、ＤＡＣ３０のスイッチＳＤＴおよびＳＤＢはオフ状態となり、スイッチＳＤＭがオンされることにより、ＤＡＣ容量Ｃｄの両端はＡＧＮＤに接続される。すなわち、ＤＡＣ容量Ｃｄはリセットされた状態になる。
　時刻ｔ２２においては、時刻ｔ２１から時刻ｔ２２における１回目の減算を実行した後のオペアンプＯＰの出力電圧Ｖｏｕｔを量子化器２０により量子化する。すなわち、時刻ｔ２０から時刻ｔ２４のΔΣ変調１サンプリングサイクルにおける２回目の量子化を実行する。時刻ｔ２２におけるＶｏｕｔは、Ｖｔｈ－≦Ｖｏｕｔ＜Ｖｔｈ＋であることから、Ｑｏｕｔには０が出力される。
　本実施形態では、時刻ｔ２４において、サンプリング容量Ｃｓａによるサンプリングが終了し、サンプリング容量Ｃｓｂによるサンプリングが開始される。図９に示すように、スイッチＳＳ１ａおよびスイッチＳＳ２ａがオフされるとともにスイッチＳＳ３ａおよびスイッチＳＳ４ａがオンされ、サンプリング容量Ｃｓａに蓄積された電荷が積分容量Ｃｆに転送される。また、サンプリング容量Ｃｓａはアナログ信号Ｖｉｎの入力端子から電気的に切断される。同時に、スイッチＳＳ１ｂおよびスイッチＳＳ２ｂがオンされるとともにスイッチＳＳ３ｂおよびスイッチＳＳ４ｂがオフされてアナログ信号Ｖｉｎの入力端子とサンプリング容量Ｃｓｂとが電気的に接続される。つまり、サンプリング容量Ｃｓｂによるサンプリングが開始される。
　なお、時刻ｔ２４から時刻ｔ２８の動作は、アナログ信号Ｖｉｎをサンプリングするサンプリング容量がＣｓａからＣｓｂに切り替わることを除き、時刻ｔ２０から時刻ｔ２４の動作と同様であるため、詳しい説明は省略する。上記したように、スイッチＳＤＴ，ＳＤＭ，ＳＤＢのいずれをオンあるいはオフするかは、量子化結果Ｑｏｕｔに応じて決定されるのであり、スイッチＳＤＴ，ＳＤＭ，ＳＤＢの動作は図９に示す例に限定されるものではない。
　本実施形態におけるΔΣ変調器１１０を採用すれば、ひとつのアナログ信号Ｖｉｎを２つのサンプリング容量Ｃｓａ，Ｃｓｂを用いてサンプリング期間をずらして交互にサンプリングできるため、前段のドライバ回路の動作速度がより低速な場合であっても、サンプリング期間をドライバ回路の動作速度に合わせて長くしつつ、ＤＡＣ３０によるフィードバックを高速に実行することができる。
　（第３実施形態）
　第１実施形態および第２実施形態では、１つの積分器１０を用いてΔΣ変調器を構成する例を示した。すなわち、第１実施形態および第２実施形態におけるΔΣ変調器１００，１１０は１次のΔΣ変調器である。これに対して、２次のΔΣ変調器を構成する例を本実施形態にて説明する。
　まず、図１０を参照して本実施形態におけるΔΣ変調器１２０の構成について説明する。
　図１０に示すように、ΔΣ変調器１２０は、第１実施形態において説明したΔΣ変調器１００におけるオペアンプＯＰの出力端子と量子化器２０との間に、第２の変調回路１２２が挿入された構成となっている。アナログ信号Ｖｉｎの入力端子と第２の変調回路１２２の間に配置され、第１実施形態のΔΣ変調器１００における量子化器２０の前段に相当する部分を、便宜的に第１の変調回路１２１と呼称する。
　第１の変調回路１２１は、第１積分器１１と、第１Ｄ／Ａ変換器３１（以下、第１ＤＡＣ３１）と、第１サンプリング容量Ｃｓ１とを備えている。第１積分器１１、第１ＤＡＣ３１、第１サンプリング容量Ｃｓ１は、それぞれ第１実施形態における積分器１０、ＤＡＣ３０、サンプリング容量Ｃｓに相当し、互いの接続も同様である。
　すなわち、第１積分器１１は、第１オペアンプＯＰ１と第１積分容量Ｃｆ１とを有している。第１オペアンプＯＰ１の出力端子は第１積分容量Ｃｆ１を介して第１入力端子（＝反転入力端子）に接続され、第２入力端子（＝非反転入力端子）は基準電位であるＡＧＮＤに接続されている。
　第１ＤＡＣ３１は、第１ＤＡＣ容量Ｃｄ１を有している。第１ＤＡＣ容量Ｃｄ１の一端にはスイッチＳＤ１Ｔ、ＳＤ１ＭおよびＳＤ１Ｂを介して参照電圧Ｖｒｅｆｐ，Ｖｃｍ，Ｖｒｅｆｍを発生する電圧源が接続されている。具体的には、第１ＤＡＣ容量Ｃｄ１の一端には、スイッチＳＤ１Ｍを介してＶｃｍ（例えばＡＧＮＤ）が接続され、スイッチＳＤ１Ｔを介してＶｒｅｆｐが接続され、スイッチＳＤ１Ｂを介してＶｒｅｆｍが接続されている。第１ＤＡＣ容量Ｃｄ１の一端の電位は、スイッチＳＤＴ、ＳＤＭおよびＳＤＢによって排他的に選択されるＶｒｅｆｐ、ＶｃｍもしくはＶｒｅｆｍのうちいずれかと等しくなる。
　第１ＤＡＣ容量Ｃｄ１における参照電圧と接続する側の一端と反対の一端は、スイッチＳＤ１３を介して第１オペアンプＯＰ１の反転入力端子と第１積分容量Ｃｆ１との中間点に接続されるとともに、スイッチＳＤ１２を介してＡＧＮＤに接続可能になっている。すなわち、第１ＤＡＣ３１は第１積分器１１とスイッチＳＤ１３を介して接続されるとともに、第１ＤＡＣ容量Ｃｄ１の一端を、スイッチＳＤ１２を介してＡＧＮＤに接続可能になっている。本実施形態におけるスイッチＳＤ１３は第１制御スイッチに相当する。
　第１サンプリング容量Ｃｓ１は、アナログ信号Ｖｉｎの入力端子と第１積分器１１との間に挿入されている。具体的には、第１サンプリング容量Ｃｓ１の一端はスイッチＳＳ１１を介してアナログ信号Ｖｉｎの入力端子に接続され、他端は第１オペアンプＯＰ１の反転入力端子と第１積分容量Ｃｆ１との中間点にスイッチＳＳ１３を介して接続されている。つまり、スイッチＳＳ１３がオンであれば、第１サンプリング容量Ｃｓ１の第１オペアンプＯＰ１側一端と第１積分容量Ｃｆ１とが電気的に接続される。また、第１サンプリング容量Ｃｓ１とスイッチＳＳ１１との間の中間点は、スイッチＳＳ１４を介してＡＧＮＤに接続可能にされるとともに、第１サンプリング容量Ｃｓ１とスイッチＳＳ１３との間の中間点は、スイッチＳＳ１２を介してＡＧＮＤに接続可能にされている。
　第２の変調回路１２２は、第１の変調回路１２１と同様の構成要素および接続を備えている。すなわち、第２の変調回路１２２は、図１０に示すように、第２積分器１２と、第２Ｄ／Ａ変換器３２（以下、第２ＤＡＣ３２）と、第２サンプリング容量Ｃｓ２とを備えている。第２積分器１２、第２ＤＡＣ３２、第２サンプリング容量Ｃｓ２は、それぞれ第１の変調回路１２１における第１積分器１１、第１ＤＡＣ３１、第１サンプリング容量Ｃｓ１に相当し、互いの接続も同様である。
　つまり、上記した第１の変調回路１２１の構成に関する記載について、第１積分器１１、第１ＤＡＣ３１、第１サンプリング容量Ｃｓ１の記載を第２積分器１２、第２ＤＡＣ３２、第２サンプリング容量Ｃｓ２に置き換えれば良い。第２積分器１２は第２オペアンプＯＰ２と第２積分容量Ｃｆ２を有し、第２ＤＡＣ３２は第２ＤＡＣ容量Ｃｄ２を有している。各スイッチは、スイッチＳＳ１１、ＳＳ１２、ＳＳ１３、ＳＳ１４に相当するスイッチを、それぞれスイッチＳＳ２１、ＳＳ２２、ＳＳ２３、ＳＳ２４と呼称し、スイッチＳＤ１２、ＳＤ１３に相当するスイッチを、それぞれスイッチＳＤ２２、ＳＤ２３と呼称し、スイッチＳＤ１Ｔ、ＳＤ１Ｍ、ＳＤ１Ｂに相当するスイッチを、それぞれスイッチＳＤ２Ｔ、ＳＤ２Ｍ、ＳＤ２Ｂと呼称する。
　なお、第２の変調器回路１２２における第２オペアンプＯＰ２の出力端子が第２出力端子に相当し、反転入力端子が第３入力端子に相当する。また、スイッチＳＤ２３が第３制御スイッチに相当し、スイッチＳＳ２３が第４制御スイッチに相当する。
　第１の変調回路１２１における第１オペアンプＯＰ１の出力電圧Ｖｏｕｔ１は、スイッチＳＳ２１を介して第２サンプリング容量Ｃｓ２に入力される。一方、第２の変調回路１２２における第２オペアンプＯＰ２の出力電圧Ｖｏｕｔ２は量子化器２０に入力される。量子化結果Ｑｏｕｔのフィードバックは、第１ＤＡＣ３１と第２ＤＡＣ３２の両方を用いて実行される。
　次に、図１１を参照して、ΔΣ変調器１２０の動作について説明する。時刻ｔ３０～ｔ３８の動作は、第１実施形態における時刻ｔ１０～ｔ１８の動作に対応している。
　第１の変調回路１２１の第１ＤＡＣ３１と、第２の変調回路１２２の第２ＤＡＣ３２とは、同期して動作する。具体的には、スイッチＳＤ１２とＳＤ２２、スイッチＳＤ１３とＳＤ２３、スイッチＳＤ１ＴとＳＤ２Ｔ、スイッチＳＤ１ＭとＳＤ２Ｍ、スイッチＳＤ１ＢとＳＤ２Ｂは、それぞれ同一の動きをする。一方、サンプリングにかかるスイッチの動作は、第１の変調回路１２１と第２の変調回路１２２との間で互いに異なる。
　時刻ｔ３０において、スイッチＳＳ１１およびスイッチＳＳ１２がオンするとともにスイッチＳＳ１３とスイッチＳＳ１４がオフする。これにより、第１サンプリング容量Ｃｓ１が第１積分器１１から電気的に切断された状態でサンプリングが実行される。
　このとき、第２の変調回路１２２においては、スイッチＳＳ２１およびスイッチＳＳ２２がオンするとともにスイッチＳＳ２３とスイッチＳＳ２４がオフする。これにより、第２サンプリング容量Ｃｓ２は第２積分器１２から電気的に切断される。スイッチＳＳ２１がオンされるため、第２サンプリング容量Ｃｓ２と第１オペアンプＯＰ１の出力端子とが接続されることになる。つまり、第２サンプリング容量Ｃｓ２には、時刻ｔ３０以前にサンプリングされたアナログ信号Ｖｉｎに対応して、第１オペアンプＯＰ１から出力される出力電圧Ｖｏｕｔ１に対応する電荷が蓄積される。
　なお、時刻ｔ３０においては、時刻ｔ３０における第２オペアンプＯＰ２の出力電圧Ｖｏｕｔ２が量子化器２０によって量子化される。本実施形態の量子化器２０は、変形例４と同様の２ビット以上の分解能を持つ量子化器を採用しており、１サンプリングサイクル当たりに１回の量子化を実行する。時刻ｔ３０においては、Ｖｔｈ２－≦Ｖｏｕｔ２＜Ｖｔｈ１－であるため、量子化結果Ｑｏｕｔは－１となる。
　時刻ｔ３１においては、第１サンプリング容量Ｃｓ１によるアナログ信号Ｖｉｎのサンプリングは継続され、後段の第２の変調器１２２における第２サンプリング容量Ｃｓ２による、第１オペアンプＯＰ１の出力電圧Ｖｏｕｔ１のサンプリングは終了する。これにより、第２サンプリング容量Ｃｓ２に電荷が蓄積される。すなわち、スイッチＳＳ２１およびＳＳ２２がオンされるとともに、スイッチＳＳ２３およびスイッチＳＳ２４がオフする。なお、時刻ｔ３０から時刻ｔ３１の間の第１オペアンプの出力電圧Ｖｏｕｔ１を図１１に示すＶｏｕｔ１（０）とすると、Ｖｏｕｔ１（０）に基づく電荷が時刻ｔ３０から時刻ｔ３１の間に第２サンプリング容量Ｃｓ２に蓄積され、その電荷が時刻ｔ３１以降に第２積分容量Ｃｆ２に転送される。
　第１実施形態および第２実施形態と同様に、時刻ｔ３１から時刻ｔ３２の間、および、時刻ｔ３３から時刻ｔ３４の間において、第１ＤＡＣ３１と第２ＤＡＣ３２とによる量子化結果Ｑｏｕｔに基づくフィードバックが実行され、第１積分容量Ｃｆ１および第２積分容量Ｃｆ２にそれぞれ蓄積された電荷から減算が行われる。なお、各時刻におけるＶｏｕｔ１、Ｖｏｕｔ２の変化量は、ΔΣ変調器１２０を構成する容量の比によって決定されるが、一般的なスイッチトキャパシタ回路の増幅率と同様であることから、他のタイミングチャートと同様に図１１においても簡略化のために省略する。また、図１１における第２ＤＡＣ３２を用いたフィードバックによるＶｏｕｔ２の変化量については、一般的なフィードバック型２次ΔΣ変調器において各積分器の増幅率を１とした場合に、第２ＤＡＣ３２に相当するＤＡＣによるフィードバックに適用される重み係数である２を採用して－２Ｖｒｅｆｍ，－２ＡＧＮＤ，－２Ｖｒｅｆｐと記載している。
　時刻ｔ３３においては、２回目の減算が開始される。また、第１サンプリング容量Ｃｓ１に蓄積された電荷が第１積分容量Ｃｆ１に転送される。本実施形態においても、時刻ｔ３０から時刻ｔ３４に至るサンプリングサイクルの間に、２回のフィードバックが実行される。
　以降、時刻ｔ３４から時刻ｔ３８に至るサンプリングサイクルでも、各スイッチは時刻ｔ３０から時刻ｔ３４の間のサンプリングサイクルと同様の動作をする。時刻ｔ３４から時刻ｔ３８におけるサンプリング期間は、第２のサンプリング期間に相当する。
　本実施形態では、第１サンプリング容量Ｃｓ１と第２サンプリング容量Ｃｓ２とを備えるΔΣ変調器１２０について説明した。第１サンプリング容量Ｃｓ１のサンプリング期間は単位時間の３倍であり、第１サンプリング容量Ｃｓ１を駆動する回路が低速な場合においても、ΔΣ変調のフィードバックを高速に実行することができる。また、第２のサンプリング容量Ｃｓ２のサンプリング期間が１単位時間である例を説明したが、第２のサンプリング容量Ｃｓ２は、第１オペアンプＯＰ１の出力電圧Ｖｏｕｔ１をサンプリングすることから、第１オペアンプＯＰ１が例えば全差動のアンプで構成され高速に動作可能な場合には、第２のサンプリング容量Ｃｓ２によるサンプリングがΔΣ変調器１２０の動作速度を律速することはなく、ΔΣ変調のフィードバックを高速に実行することができる。
　また、本実施形態では、ΔΣ変調器１２０が２次ΔΣ変調器の場合について説明したが、３次以上の次数を持つΔΣ変調器において、第１サンプリング容量Ｃｓに相当するサンプリング容量のサンプリング期間を単位時間より長く設定する構成とすることも可能である。
　（その他の実施形態）
　以上、本開示の各実施形態について開示したが、上記した実施形態になんら制限されることなく、本開示の主旨を逸脱しない範囲において、種々変形して実施することが可能である。
　上記した各実施形態および変形例において、動作の説明を簡単にするため、サンプリング期間が単位時間の２倍もしくは３倍の例を示したが、サンプリング期間は単位時間の３倍以下に限定されるものではなく、単位時間の３倍より大きく設定してもよい。同様に、ホールド期間についても単位時間と同等もしくは２倍の例を示したが、単位時間の２倍より大きく設定してもよい。
　また、変形例２において、サンプリング期間の位相を第１実施形態に対して、１単位時間ずつ遅らせる構成と進める構成について説明したが、サンプリング期間の位相を、１単位時間を超える範囲で適宜変更してもよい。同様に、第１実施形態および変形例２以外の各実施形態および変形例において、サンプリング期間の位相を適宜変更してもよい。
　また、上記した各実施形態および変形例において、１サンプリングサイクルあたりに行う複数回の量子化結果Ｑｏｕｔのフィードバックを、２単位時間に１回ずつ行う例について説明したが、３単位時間以上の間に１回もしくは１単位時間に１回のフィードバックを実行してもよい。また、量子化結果Ｑｏｕｔのフィードバックは時間的に等間隔に実行する必要はなく、サンプリング容量の動作状態や、サンプリング容量を駆動する前段の回路の動作状態、所望の分解能などに応じて、フィードバックを実行するタイミングを決定すればよい。
　また、上記した各実施形態および変形例において、量子化結果Ｑｏｕｔのフィードバックは、ＤＡＣ容量Ｃｄをリセットした後に、ＤＡＣ電圧を決定して積分容量に電荷を転送する方法について説明したが、ＤＡＣ容量Ｃｄからの積分容量への電荷の転送に別の方法を用いてもよい。例えば、先にＤＡＣ電圧を決定した後に、ＤＡＣ電圧をＡＧＮＤに設定して積分容量に電荷を転送する方法を選択してもよい。また、先に第１のＤＡＣ電圧を決定し、後に第２のＤＡＣ電圧を決定することで電荷を転送する方法を選択してもよい。
　また、上記した各実施形態および変形例において、動作の説明を簡単にするため、量子化結果Ｑｏｕｔとして所定のアナログ信号Ｖｉｎが入力されることに対する一例を示した。しかしながら、量子化結果Ｑｏｕｔは、入力されるアナログ信号Ｖｉｎや量子化器２０の動作ビット数に依存するものであるから、Ｑｏｕｔが必ずしも上記例と同一であるとは限らない。よって、量子化結果Ｑｏｕｔのフィードバックにおいて決定されるＤＡＣ３０，３１，３２の参照電圧（ＤＡＣ電圧）はアナログ信号Ｖｉｎに依存して、Ｖｒｅｆｐ、Ｖｍ、Ｖｒｅｆｍが排他的に選択される。つまり、参照電圧は量子化結果Ｑｏｕｔに基づいて適宜選択される。
　また、上記した各実施形態および変形例においては、量子化器２０の分解能を１．５ビットあるいは２．５ビットとして量子化器について説明したが、１ビットや、２ビット以上の分解能を持つ量子化器を採用することができる。
　また、上記した各実施形態および変形例においては、１サンプリングサイクルあたり１回もしくは２回の量子化を実行する例について説明したが、量子化の回数は量子化器２０の分解能、ＤＡＣの分解能、１サンプリングサイクルあたりの量子化結果Ｑｏｕｔのフィードバックの回数等に応じて、適宜決定すればよい。また、量子化を実行するタイミングは、対応する量子化結果Ｑｏｕｔのフィードバックを実行する前にその量子化結果Ｑｏｕｔが得られていればよいことから、ＤＡＣの動作状態やサンプリング容量の動作状態に応じて、適宜決定すればよい。
　また、上記した各実施形態および変形例では１次もしくは２次のフィードバック型のΔΣ変調器の構成について説明したが、より高い次数の変調器や、フィードフォワード型やカスケード型などのΔΣ変調器を採用してもよい。
　また、上記した各実施形態および変形例で説明したΔΣ変調器を用いて、ΔΣ変調器の出力であるΔΣ変調結果（一般的にはビットストリームとも呼ばれる）を、一般的なΔΣ変調器と同様にΔΣ変調器の後段に配置したデジタルフィルタにより処理することにより、Ａ／Ｄ変換器を構成することが可能である。また、ΔΣ変調器の後段にデジタルフィルタの代わりにΔΣ変調器の次数に応じた段数のデジタル回路で構成する積分器を配置して、ΔΣ変調器の積分器とデジタル回路で構成する積分器を一旦リセットしてから所定の期間動作させることでＡ／Ｄ変換器として動作させる、いわゆるインクリメンタルΔΣＡ／Ｄ変換器としてΔΣ変調器を用いてもよい。
　また、上記した各実施形態および変形例においては、説明を簡単にするために、シングルエンドの回路構成を用いて説明したが、差動の回路構成も採用することができる。

Claims (11)

  1. 　オペアンプ（ＯＰ，ＯＰ１）と、前記オペアンプの第１入力端子と出力端子との間に挿入された積分容量（Ｃｆ，Ｃｆ１）と、を有する積分器（１０，１１）と、
    　前記オペアンプの出力信号を量子化した量子化結果（Ｑｏｕｔ）を出力する量子化器（２０）と、
    　前記オペアンプの前記第１入力端子に第１制御スイッチ（ＳＤ３，ＳＤ１３）を介して接続され、前記積分容量に蓄積された電荷から前記量子化結果に基づく電荷を減算し、ΔΣ変調における前記量子化結果の前記積分器へのフィードバックを行うためのＤＡＣ（３０，３１）と、
    　前記量子化結果に基づいてデジタル出力値を出力する制御回路（４０）と、
    　前記オペアンプの前記第１入力端子に第２制御スイッチ（ＳＳ３，ＳＳ１３）を介して接続され、入力信号としてのアナログ信号（Ｖｉｎ）に基づく電荷が蓄積されるサンプリング容量（Ｃｓ，Ｃｓ１）と、を備え、
    　前記第２制御スイッチは、前記サンプリング容量と、前記積分容量と前記第１入力端子との中間点と、の間に介在して、前記サンプリング容量と前記中間点との電気的接続をオンオフ可能にし、
    　前記第２制御スイッチがオフ状態とされたサンプリング期間とオン状態とされたサンプリング期間とを含む１サンプリングサイクル当たり、複数回の前記量子化結果のフィードバックが行われるΔΣ変調器。
  2. 　前記量子化器は１ビットまたは１．５ビットの分解能を有し、
    　前記量子化器による量子化は、１サンプリングサイクルにおける前記量子化結果のフィードバックの回数と同一の回数だけ実行される請求項１に記載のΔΣ変調器。
  3. 　１サンプリングサイクル当たりに出力される複数の量子化結果に基づいて、各サンプリングサイクルに対応する前記デジタル出力値が決定される請求項１または請求項２に記載のΔΣ変調器。
  4. 　前記量子化器は２ビット以上の分解能を有し、
    　前記量子化結果が前記ＤＡＣを介して順次フィードバックされることにより、前記量子化器による量子化が１サンプリングサイクル当たり１回だけ実行される請求項１に記載のΔΣ変調器。
  5. 　前記サンプリング期間は、前記量子化器による量子化結果のフィードバックに係る周期の半周期に対して、３倍の時間に設定される請求項１～４のいずれか１項に記載のΔΣ変調器。
  6. 　前記サンプリング期間は、前記量子化器による量子化結果のフィードバックに係る周期の半周期に対して、２倍の時間に設定される請求項１～４のいずれか１項に記載のΔΣ変調器。
  7. 　前記オペアンプの出力端子は、第２の変調回路（１２２）を介して前記量子化器に接続されるものであり、
    　前記第２の変調回路は、
    　第２オペアンプ（ＯＰ２）と、前記第２オペアンプにおける第３入力端子と第２出力端子との間に挿入された第２積分容量（Ｃｆ２）と、を有する第２積分器（１２）と、
    　前記第２オペアンプにおける前記第３入力端子に第３制御スイッチ（ＳＤ２３）を介して接続され、前記第２積分容量に蓄積された電荷の減算を行うためのＤＡＣ電圧を前記量子化結果のフィードバックにより決定する第２ＤＡＣ（３２）と、
    　前記第２オペアンプにおける前記第３入力端子に第４制御スイッチ（ＳＳ２３）を介して接続され、前記オペアンプの出力信号に基づく電荷が蓄積される第２サンプリング容量（Ｃｓ２）と、を備え、
    　前記第４制御スイッチは、前記第２サンプリング容量と、前記第２積分容量と前記第３入力端子との中間点と、の間に介在して、前記第２サンプリング容量と前記中間点との電気的接続をオンオフ可能にし、
    　前記第２制御スイッチがオフ状態とされた第１のサンプリング期間とオン状態とされた期間とを含む１サンプリングサイクル当たり、複数回の前記量子化結果のフィードバックが行われ、
    　前記第４制御スイッチがオフ状態とされた第２のサンプリング期間とオン状態とされた期間とを含む１サンプリングサイクル当たり、複数回の前記量子化結果のフィードバックが行われ、
    　入力されるアナログ信号に対して２次以上の次数のΔΣ変調を行う請求項１～６のいずれか１項に記載のΔΣ変調器。
  8. 　前記第１制御スイッチと前記第３制御スイッチとが互いに同期して駆動する請求項７に記載のΔΣ変調器。
  9. 　前記第１のサンプリング期間と、前記第２のサンプリング期間の位相、もしくは期間の長さが互いに異なる請求項７または請求項８に記載のΔΣ変調器。
  10. 　請求項１～９のいずれか１項に記載のΔΣ変調器を備えるΔΣＡ／Ｄ変換器。
  11. 　請求項１～９のいずれか１項に記載のΔΣ変調器を備えるインクリメンタルΔΣＡ／Ｄ変換器。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020155466A1 (zh) * 2019-01-29 2020-08-06 江苏润石科技有限公司 一种∑-δ调制器及降低非线性和增益误差的方法

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10735016B2 (en) * 2018-10-04 2020-08-04 Denso Corporation D/A conversion circuit, quantization circuit, and A/D conversion circuit
JP7183724B2 (ja) * 2018-10-04 2022-12-06 株式会社デンソー Ｄ／ａ変換回路およびａ／ｄ変換回路
JP7124653B2 (ja) * 2018-11-13 2022-08-24 株式会社デンソー Δς変調器、δς変調型ａ／ｄ変換器およびインクリメンタルδς変調型ａ／ｄ変換器
JP7176369B2 (ja) * 2018-11-20 2022-11-22 株式会社デンソー Ａ／ｄ変換器
US20210091778A1 (en) * 2019-09-19 2021-03-25 Texas Instruments Incorporated Switched Capacitor Slew Boost Technique
JP7338422B2 (ja) * 2019-11-21 2023-09-05 株式会社デンソー Ａ／ｄ変換器
JP7427985B2 (ja) * 2020-02-03 2024-02-06 株式会社デンソー Ａ／ｄ変換器
US10868564B1 (en) * 2020-02-12 2020-12-15 Semiconductor Components Industries, Llc Methods and apparatus for a delta-sigma analog-to-digital converter
US11444635B2 (en) 2020-10-02 2022-09-13 Texas Instruments Incorporated Delta sigma modulator
CN113114251B (zh) * 2021-04-22 2024-02-20 锐迪科创微电子（北京）有限公司 模数转换器、积分三角调制器及其控制电路
CN115882864A (zh) * 2021-09-29 2023-03-31 圣邦微电子（北京）股份有限公司 一种防止过冲和负冲的开关电容积分器电路
JP2023063869A (ja) 2021-10-25 2023-05-10 株式会社デンソー クロック信号生成回路

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5134401A (en) * 1991-03-12 1992-07-28 Analog Device, Inc. Delta sigma modulator having programmable gain/attenuation
US20090195423A1 (en) * 2008-02-06 2009-08-06 O2Micro, Inc. Analog to digital converters
JP2016039490A (ja) * 2014-08-07 2016-03-22 株式会社デンソー Ａ／ｄ変換器
JP2016213599A (ja) * 2015-05-01 2016-12-15 旭化成エレクトロニクス株式会社 データ加重平均化回路、インクリメンタルデルタシグマａｄ変換器、及びデータ加重平均化方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0797748B2 (ja) * 1986-06-30 1995-10-18 日本電信電話株式会社 Ａ／ｄ変換器
US4876543A (en) 1988-05-31 1989-10-24 Motorola, Inc. Multi-rate cascaded noise shaping modulator
JPH0574030U (ja) 1992-03-04 1993-10-08 横河電機株式会社 Σδ変調器
JPH0574040U (ja) 1992-03-10 1993-10-08 三菱電機株式会社 Ｌａｎ間相互接続装置
US5351050A (en) * 1992-11-03 1994-09-27 Crystal Semiconductor Corporation Detent switching of summing node capacitors of a delta-sigma modulator
US5729232A (en) * 1996-04-10 1998-03-17 Asahi Kasei Microsystems Ltd. Combination shared capacitor integrator and digital-to-analog converter circuit with data dependency cancellation
JP3628463B2 (ja) * 1996-12-26 2005-03-09 松下電器産業株式会社 デルタシグマ型ａ／ｄ変換器
KR100256251B1 (ko) * 1997-06-30 2000-05-15 김영환 이중 샘플링 아날로그 저역 통과 필터
DE60113442T2 (de) * 2001-10-31 2006-01-26 Freescale Semiconductors, Inc., Austin Inkrementaler Delta Analog-Digital-Wandler
JP3833548B2 (ja) * 2002-02-27 2006-10-11 旭化成マイクロシステム株式会社 デルタ・シグマ変調器
CA2540146C (en) * 2003-09-26 2012-11-13 Med-El Elektromedizinische Geraete Gmbh Accumulator for adaptive sigma-delta modulation
KR100766073B1 (ko) * 2005-12-06 2007-10-11 한국전자통신연구원 단일 ｄａｃ 캐패시터를 이용한 멀티 비트 시그마 델타변조기 및 디지털 아날로그 변환기
JP2007295197A (ja) * 2006-04-24 2007-11-08 Matsushita Electric Ind Co Ltd Δς変調器及びａ／ｄ変換器
JP4829695B2 (ja) * 2006-06-16 2011-12-07 パナソニック株式会社 Ａ／ｄ変換器
JP4745267B2 (ja) * 2007-02-21 2011-08-10 パナソニック株式会社 デルタシグマ変調器とそれを備えたｄａ変換装置
JP2008263258A (ja) * 2007-04-10 2008-10-30 Matsushita Electric Ind Co Ltd デルタシグマ変調回路とそれを用いたデルタシグマａｄ変換装置
JP5451317B2 (ja) 2009-10-29 2014-03-26 新日本無線株式会社 連続時間型多ビットδσａｄｃ回路
CN102545901B (zh) * 2012-02-21 2015-06-17 北京工业大学 基于逐次比较量化器的二阶前馈Sigma-Delta调制器
JP5754550B2 (ja) * 2012-04-19 2015-07-29 トヨタ自動車株式会社 Δς変調器及びδς型ａ／ｄ変換器
JP2014146893A (ja) 2013-01-28 2014-08-14 Mitsubishi Electric Corp マルチビットδς変調器およびそれを用いたマルチビットａ／ｄ変換器
KR102224924B1 (ko) * 2014-11-24 2021-03-08 삼성전자주식회사 차동 출력을 갖는 델타-시그마 모듈레이터
JP2016213597A (ja) * 2015-05-01 2016-12-15 旭化成エレクトロニクス株式会社 データ加重平均化回路、インクリメンタルデルタシグマａｄ変換器、及びデータ加重平均化方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5134401A (en) * 1991-03-12 1992-07-28 Analog Device, Inc. Delta sigma modulator having programmable gain/attenuation
US20090195423A1 (en) * 2008-02-06 2009-08-06 O2Micro, Inc. Analog to digital converters
JP2016039490A (ja) * 2014-08-07 2016-03-22 株式会社デンソー Ａ／ｄ変換器
JP2016213599A (ja) * 2015-05-01 2016-12-15 旭化成エレクトロニクス株式会社 データ加重平均化回路、インクリメンタルデルタシグマａｄ変換器、及びデータ加重平均化方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020155466A1 (zh) * 2019-01-29 2020-08-06 江苏润石科技有限公司 一种∑-δ调制器及降低非线性和增益误差的方法

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