JPH0574030U - Σδ変調器 - Google Patents

Abstract

(57)【要約】 【目的】 Ａ／Ｄ変換器の多値化及び積分器の高次化を
しても要求素子精度の低い１ビットＤ／Ａ変換器を用い
ることを可能とするΣΔ変調器を実現する。 【構成】 アナログ入力とＤ／Ａ変換器の出力の偏差
をとり、この偏差を積分し、積分結果をＡ／Ｄ変換器に
よりディジタル信号に変換するとともに、このディジタ
ル信号を前記Ｄ／Ａ変換器の入力とするΣΔ変調器にお
いて、積分結果と（ｎ−１）個の基準電圧と比較して、
この比較データに基づいてｎ値のディジタル信号に変換
するｎ値Ａ／Ｄ変換器と、比較データをシリアル信号に
変換するパラレル・シリアル変換器と、シリアル信号を
アナログ信号に変換する１ビットＤ／Ａ変換器とを設け
る。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、ΣΔ型Ａ／Ｄ変換器に用いられるΣΔ変調器に関し、特に特性を改 善したΣΔ変調器に関する。

【０００２】

【従来の技術】

図３はΣΔ型Ａ／Ｄ変換器に用いられる従来のΣΔ変調器の一例を示す構成ブ ロック図である。図３において１は加算器、２はｋ次積分器、３はｎ値Ａ／Ｄ変 換器、４はｎ値Ｄ／Ａ変換器、１００はアナログ入力、１０１は出力ディジタル ・データ、１０２はＡ／Ｄ変換器３のサンプリング用クロックである。

【０００３】 アナログ入力１００及びＤ／Ａ変換器４の出力は加算器１にそれぞれ入力され 、それらの偏差が演算され、この偏差はｋ次積分器２に入力されて積分される。 ｋ次積分器２の出力はＡ／Ｄ変換器３においてサンプリング用クロック１０２に 同期して出力ディジタル・データ１０１に変換される。この出力ディジタル・デ ータ１０１はΣΔ変調器の出力となると共に、Ｄ／Ａ変換器４に入力されてアナ ログ信号に変換されて加算器１に入力される。

【０００４】 ここで、アナログ入力１００を”Ｘ”、サンプリング用クロック周波数を”ｆ _S ” 、ｎ値Ａ／Ｄ変換器３の混入する量子化雑音を”Ｑ_n” 、ｎ値Ａ／Ｄ変換器 ３及びｎ値Ｄ／Ａ変換器４で発生する非線形歪をそれぞれ”Ｄ_AD(ｎ)”及び”Ｄ _DA (ｎ)”、出力ディジタル・データ１０１を”Ｙ”とすると、以下の関係式を満 たす。 Ｙ＝Ｘ＋(Ｑ_n＋Ｄ_AD(ｎ))・(１−Ｚ^-1)^k＋Ｄ_DA(ｎ) (1) 但し、”Ｚ^-1＝exp{−ｊｆ／(２πｆ_S)}”であり、”ｋ”はｋ次積分器２の次数 である。

【０００５】 もし、Ａ／Ｄ変換器３及びＤ／Ａ変換器４が１ビット、即ち”ｎ＝２”の場合 、それぞれの非線形歪は”Ｄ_AD(２)＝Ｄ_DA(２)＝０”となるので、Ａ／Ｄ変換器 等のアナログ素子の精度が低くても理想に近い特性が得られる。但し、通常、ｋ 次積分器２は系の安定性を保つために次数ｋを２以下にする必要がある。また、 Ａ／Ｄ変換器３及びＤ／Ａ変換器４を多値化、即ちｎ＞２とした場合は量子化雑 音”Ｑ_n” が低減され、積分器２の次数ｋも３以上にすることができる。この結 果、式（１）における第２項”Ｑ_n・(１−Ｚ^-1)^k” が低減される。

【０００６】

【考案が解決しようとする課題】

しかし、この場合、非線形歪”Ｄ_AD(ｎ)”及び”Ｄ_DA(ｎ)”は”０”ではなく なる。このうち非線形歪”Ｄ_AD(ｎ)”は式（１）の第２項よりｋ次積分器２によ ってある程度低減されるが、一方、非線形歪”Ｄ_DA(ｎ)”は出力ディジタル・デ ータ１０１にそのまま現われてしまう。もし、高精度を得るためにはＤ／Ａ変換 器４のトリミング等を行い非線形歪”Ｄ_DA(ｎ)”を小さくする必要がある。この 結果、要求素子精度の低いＤ／Ａ変換器を用いることができなくなる。 従って本考案の目的は、Ａ／Ｄ変換器の多値化及び積分器の高次化をしても要 求素子精度の低い１ビットＤ／Ａ変換器を用いることを可能とするΣΔ変調器を 実現することにある。

【０００７】

【課題を解決するための手段】

このような目的を達成するために、本考案では、 アナログ入力とＤ／Ａ変換器の出力の偏差をとり、この偏差を積分し、積分結 果をＡ／Ｄ変換器によりディジタル信号に変換するとともに、このディジタル信 号を前記Ｄ／Ａ変換器の入力とするΣΔ変調器において、 前記積分結果と（ｎ−１）個の基準電圧と比較して、この比較データに基づい てｎ値のディジタル信号に変換するｎ値Ａ／Ｄ変換器と、 （ｎ−１）個の前記比較データをシリアル信号に変換するパラレル・シリアル 変換器と、 前記シリアル信号をアナログ信号に変換する１ビットＤ／Ａ変換器と を備えたことを特徴とするものである。

【０００８】

【作用】

アナログ入力を（ｎ−１）個の基準電圧と比較して、この比較データに基づい てｎ値の出力ディジタル・データに変換するｎ値Ａ／Ｄ変換器における前記（ｎ −１）個の比較データをシリアル・データに変換し、このシリアル・データを１ ビットＤ／Ａ変換することにより、この１ビットＤ／Ａ変換器はｎ値Ｄ／Ａ変換 器として動作する。

【０００９】

【実施例】

以下本考案を図面を用いて詳細に説明する。図１は本考案に係るΣΔ変調器の 一実施例を示す構成ブロック図である。図１において１、２及び１００から１０ ２は図３と同一符号を付してある。４ａは出力が”＋Ｖ_DA”又は”−Ｖ_DA”であ る１ビットＤ／Ａ変換器、５はパラレル・シリアル変換器、６は分周器、７から １１は抵抗、１２から１５は比較器、１６はサンプリング用クロック１０２によ りサンプリングするパラレル・レジスタ、１７はエンコーダ、１０３はクロック １０２の４倍の周波数であるクロック、１０４から１０７はそれぞれパラレル・ レジスタ１６の出力、１０８はパラレル・シリアル変換器５のシリアル出力、１ ０９は１ビットＤ／Ａ変換器４ａの出力である。ここで、抵抗７から１１、比較 器１２から１５、パラレル・レジスタ１６及びエンコーダ１７は５値Ａ／Ｄ変換 器３ａを構成している。

【００１０】 図１に示す実施例の動作を説明する。アナログ入力１００及びＤ／Ａ変換器４ ａの出力はそれぞれ加算器１に入力され、それらの偏差が演算され、この偏差は ｋ次積分器２に入力されて積分される。Ａ／Ｄ変換器３ａにおいて基準電圧源” ＶＲ”及び”−ＶＲ”を抵抗７から１１により分圧した４つの基準電圧値と積分 器２の出力は比較器１２から１５によりそれぞれ比較され、クロック１０２に同 期してパラレル・レジスタ１６に取り込まれる。ここで、クロック１０２はクロ ック１０３を分周器６により１／４にしたものである。

【００１１】 パラレル・レジスタ１６の出力１０４から１０７はエンコーダ１７によって出 力ディジタル・データ１０１に変換される。ここで、出力１０４、１０５、１０ ６及び１０７が”０”、”０”、”０”及び”０”の場合（以下”００００”と 省略する。）、出力ディジタル・データ１０１は”−２”、出力１０４から１０ ７が”１０００”の場合、出力ディジタル・データ１０１は”−１”、出力１０ ４から１０７が”１１００”の場合、出力ディジタル・データ１０１は”０”、 出力１０４から１０７が”１１１０”の場合、出力ディジタル・データ１０１は ”＋１”、出力１０４から１０７が”１１１１”の場合、出力ディジタル・デー タ１０１は”＋２”となる。

【００１２】 また、パラレル・レジスタ１６の出力１０４から１０７は同時にパラレル・シ リアル変換器５に入力され、クロック１０３に同期してシリアル出力１０８に変 換され、Ｄ／Ａ変換器４ａでアナログ信号に変換されて加算器１に入力される。

【００１３】 図２は図１に示す実施例の動作例を示すタイミング図である。図２において” イ”は出力１０４から１０７が”１０００”の場合を、”ロ”は出力１０４から １０７が”００００”の場合を、”ハ”は出力１０４から１０７が”１１１０” の場合を、”ニ”は出力１０４から１０７が”１１００”の場合を、”ホ”は出 力１０４から１０７が”１１１１”の場合をそれぞれ示している。また、出力１ ０４から１０７及び出力ディジタル・データ１０１はクロック１０２に同期して いる。

【００１４】 パラレル・シリアル変換器５のシリアル出力１０８はクロック１０３に同期し ており、図２中”イ”ではクロック１０３の第１クロックで出力１０４のデータ である”１”が出力され、クロック１０３の第２、３、４クロックによって出力 １０５から１０７のデータである”０”が出力されている。このように変換され たシリアル出力１０８はＤ／Ａ変換器４ａでアナログ信号に変換されて出力１０ ９となる。出力１０９では図２中”イ”区間の１／４が”＋Ｖ_DA”、一方、区間 の３／４が”−Ｖ_DA”であるので、出力１０９の時間平均は”−０．５Ｖ_DA”と なる。同様に図２中”ロ”から”ホ”の区間の出力１０９の時間平均はそれぞれ ”−Ｖ_DA”、”＋０．５Ｖ_DA”、”０Ｖ_DA”及び”＋Ｖ_DA”となり、つまり、５ 値のＤ／Ａ変換器をして動作することになる。

【００１５】

【考案の効果】

以上説明したことから明らかなように、本考案によれば次のような効果がある 。 Ａ／Ｄ変換器の多値化及び積分器の高次化が要求素子精度の低い１ビットＤ／ Ａ変換器を用いて行われるΣΔ変調器を実現できる。この結果、量子化雑音を低 減し、積分器の高次化が容易となる。

【図面の簡単な説明】

【図１】本考案に係るΣΔ変調器の一実施例を示す構成
ブロック図である。

【図２】図１のΣΔ変調器の動作例を示すタイミング図
である。

【図３】従来のΣΔ変調器の一例を示す構成ブロック図
である。

【符号の説明】

１ 加算器 ２ 積分器 ３，３ａ Ａ／Ｄ変換器 ４，４ａ Ｄ／Ａ変換器 ５ パラレル・シリアル変換器 ６ 分周器 ７，８，９，１０，１１ 抵抗 １２，１３，１４，１５ 比較器 １６ パラレル・レジスタ １７ エンコーダ １００ アナログ入力 １０１ 出力ディジタル・データ １０２，１０３ クロック １０４，１０５，１０６，１０７，１０９ 出力 １０８ シリアル出力

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】アナログ入力とＤ／Ａ変換器の出力の偏差
   をとり、この偏差を積分し、積分結果をＡ／Ｄ変換器に
   よりディジタル信号に変換するとともに、このディジタ
   ル信号を前記Ｄ／Ａ変換器の入力とするΣΔ変調器にお
   いて、 前記積分結果と（ｎ−１）個の基準電圧を比較して、こ
   の比較データに基づいてｎ値のディジタル信号に変換す
   るｎ値Ａ／Ｄ変換器と、 （ｎ−１）個の前記比較データをシリアル信号に変換す
   るパラレル・シリアル変換器と、 前記シリアル信号をアナログ信号に変換する１ビットＤ
   ／Ａ変換器とを備えたことを特徴とするΣΔ変調器。