JP2016213599A - データ加重平均化回路、インクリメンタルデルタシグマad変換器、及びデータ加重平均化方法 - Google Patents
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Abstract
【解決手段】L個のビット列で表されたサーモメータコードからなるデジタル入力信号の論理値1のビットデータを有するビット位置を、命令信号にしたがって並び替えたL個のビット列からなるデジタル出力信号を生成する。その際、デジタル出力信号が生成される毎に、デジタル出力信号の論理値1のビットデータを有するビット位置に対応する積算値にのみ、デジタル出力信号に対応するデジタル入力信号の重みである対応重みを加算し、L個の積算値のうち、積算値がより小さいビット位置を検出し、検出されたビット位置に対応する、デジタル出力信号のビット位置を優先して論理値1に設定する命令信号を生成する。
【選択図】 図12
Description
図1は、従来のインクリメンタルデルタシグマAD変換器を示すブロック図である。このインクリメンタルデルタシグマAD変換器は、サンプルホールド(SH)回路1とリセット信号発生器2とデルタシグマ変調器3とデジタル演算部4とを備えている(例えば、特許文献1参照)。
サンプルホールド回路1については、図3(b)に示すトラッキングフェーズ(φt=H)にて、図3(i)に示す入力信号AIN=AINP−AINNに応じた電荷をCsp及びCsnにて蓄え、図3(c)に示すφhの立ち上がりにてAMP0を用いてChp及びChnに転送する。トラッキングフェーズ(φt=H)の初期段階では、図3(a)に示すφrsh=HにてChp及びChnの電荷をリセットする。また、トラッキングフェーズ(φt=H)では、図3(d)に示すφr=HにてCi1p,Ci1n,Ci2p,Ci2n及びCi3p,Ci3nの電荷をリセットする。
デルタシグマ変調器3については、第1のアナログ積分器311は、図3(j)に示す信号AIN’に応じた電荷を図3(e)に示すφsの立ち上がりにてCs1p及びCs1nに蓄えるスイッチトキャパシタ部と、図3(l)に示すREFP、図3(m)に示すREFNを用いてフィードバック信号に応じた電荷をφsの立ち上がりにてCfbp及びCfbnに蓄えるSCDAC部(DAコンバータ),AMP1,Ci1p及びCi1nからなり、これらを第1のAMP311aを用いて図3(f)に示すφiの立ち上がりにてCi1p及びCi1nに転送する。
ここで、第1のアナログ積分器311は、加算器も兼ねている。すなわち、AIN’信号とフィードバック信号との加算は、第1のアナログ積分器311の第1のAMP311aのサミングノードにおいて、量子化器32の出力である図3(k)に示すMODOに応じた図3(g)に示す信号φip及び図3(h)に示す信号φinにて信号経路を直接結合することによって実現される。例えば、量子化器32の出力MODOがLのとき信号φipにて信号経路を結合し、量子化器32の出力MODOがHのとき信号φinにて信号経路を結合する。
サンプルホールド回路1がある時刻の入力信号AINに応じた電荷を保持し、デルタシグマ変調器3が一定に保たれた入力AIN’に対し所定のオーバーサンプリング比により動作した後、第1のアナログ積分器311と第2のアナログ積分器312と第3のアナログ積分器313及びデジタル演算部4内のデジタル積分器(図示せず)は、リセット信号発生器2によりφr=Hにてリセットされる。例えば、第1のアナログ積分器311では、φr=Hにてアンプの入出力をショートしCi1p,Ci1nの電荷を0としてリセットを行う。
ところで、このような構成を有するインクリメンタルデルタシグマAD変換器においては、量子化器13の出力信号をフィードバックするためのDAコンバータ14を備えている。このため、DAコンバータ14を構成する複数のDA変換素子間の特性のばらつきによって不具合が生じ、結果的に、インクリメンタルデルタシグマAD変換器におけるAD変換結果に高調波の歪みを発生させてしまう等の可能性がある。これを回避するために、複数のDA変換素子を順番に選択することにより、各DA変換素子の使用回数を平均化する、データ加重平均化回路(以後、DWA(Data Weight Averaging)回路ともいう。)を設けることが知られている(例えば、特許文献2参照)。
図5に示すDWA回路15は、ビットシフタ41とポインタ発生器42とを備える。
ビットシフタ41及びポインタ発生器42に入力される量子化器出力MODOは、図4に示すように、インクリメンタルデルタシグマAD変換器に含まれる、量子化器13のデジタル出力信号であって、サーモメータコードで表現される。
ポインタ発生器42により更新されたポインタDpは、図4に示すインクリメンタルデルタシグマAD変換器のDAコンバータ14と同じ周波数で動作するクロック信号CLKで同期化され、次に入力される量子化器出力MODOにおける初期位置を表すポインタDpとなる。
図6に示すように、データ値Dthをサーモメータコードで表した量子化器出力MODOは、ポインタDpとともにビットシフタ41に入力され、量子化器出力MODOは、ビットシフタ41でソートされて、L個のビット列からなるL値の平均化回路出力DWAOとして出力される。
図7は、DWA回路15のビットシフタ41及びポインタ発生器42における処理手順の一例を示すフローチャートである。
ビットシフタ41には、量子化器出力MODOと、ポインタ発生器42からのポインタDpとが入力される。
Dp+Dth>Lを満足しない場合には、ステップS2に移行し、1〜LまでのL個のビット列からなる平均化回路出力DWAOにおいて、Dp<k≦(Dp+Dth)を満足するk番目のビットについては、ビットデータとして論理値1を設定し(ステップS3)、Dp<k≦(Dp+Dth)を満足しない他のビットについてはビットデータとして論理値0を設定する(ステップS4)。
これにより、L値のサーモメータコードからなる量子化器出力MODOにおいて、論理値1と論理値0の個数を変えずに、ポインタDpで指定されるビット数分だけ、論理値1のビット位置を移動させたデジタル信号を得ることができる。すなわち、量子化器出力MODOにおいて、ポインタDpで指定されるビット数分だけビットシフトされた、平均化回路出力DWAOを得ることができる。
ポインタ発生器42では、まず、量子化器出力MODOを表すサーモメータコードを、2の補数コード(2′s comp.)に変換し、D2cとして出力する(ステップS11)。
この2の補数コード(2′s comp.)で表されるD2cが表す10進数表示の値を「データ値D2c(10進数表示)」と表すものとすると、データ値D2c(10進数表示)と、ポインタDpをクロック信号CLKで1クロックだけ遅延させたDp_Dとの和をとることで、新しいポインタの元となる中間値Dp′を算出する(Dp′=D2c+Dp_D)(ステップS12)。
なお、オーバーサンプリング比mは、図4に示すインクリメンタルデルタシグマAD変換器に含まれるデルタシグマ変調器3におけるオーバーサンプリング比を表す。また、コンバージョンステップjは、量子化器出力MODOの入力サイクルを表す。コンバージョンステップjは、1からm(mはオーバーサンプリング比)までの値をとる。図4のインクリメンタルデルタシグマAD変換器では、サンプルホールド回路1でホールドされたあるタイミングにおける電圧信号AIN′に対して、1からmのコンバージョンステップjを一つの変換サイクルとして、A/D変換を行う。1からmの各コンバージョンステップjにおける各量子化器出力MODOをデジタル積分した値が、サンプルホールドされた電圧信号AIN′のデジタル変換値となる。
なお、ここでいう重みとは、1からmのコンバージョンステップjそれぞれで演算される量子化器出力MODOが、1からmのコンバージョンステップjを含む1つの変換サイクルで得られるデジタル変換値に寄与する度合いを表す。
図8は、オーバーサンプリング比mがm=8、量子化器13での量子化レベルLがL=7である場合に、適当な値の量子化器出力MODOが入力された場合の、DWA回路15における各種信号のデータの一例を示す。なお、各種信号はこれに限るものではなく、それぞれの値は自由に取りうる。
コンバージョンステップj=2では、ポインタDpが更新されてDp=4である。また、量子化器出力MODOはサーモメータコードで「0000111」であり、Dth=3となるため、Dp+Dth=4+3=7となり、Dp+Dth>Lを満足しないことから、Dp<k≦Dp+Dthを満足する、k=5〜7に対応するビットのビットデータが論理値1となり、それ以外のビットは論理値0となる。
コンバージョンステップj=3では、ポインタDpが更新されてDp=0である。また、量子化器出力MODOはサーモメータコードで「0000001」であり、Dth=1となるため、Dp+Dth=0+1=1となり、Dp+Dth>Lを満足しないことから、Dp<k≦Dp+Dthを満足する、k=1に対応するビットのビットデータが論理値1となり、それ以外のビットは論理値0となる。
以下、このシーケンスを繰り返すことにより、図8に示すように各コンバージョンステップにおける平均化回路出力DWAOの各ビットデータが確定する。
ここで、例えば、DWA回路15の出力をスイッチトキャパシタDA変換器の入力として使用した場合、平均化回路出力DWAOにおいて、ビットデータが論理値1であるビットに対応づけられたキャパシタ(CAP)がオンとなり、ビットデータが論理値0であるビットに対応づけられたキャパシタ(CAP)がオフとなるように動作する。
図9は、オーバーサンプリング比mがm=8、量子化器13での量子化レベルLがL=7である場合に、適当な値の量子化器出力MODOが入力された場合の、DWA回路15における各種信号のデータの一例を示す。なお、各種信号はこれに限るものではなく、それぞれの値は自由に取りうる。
ここで、インクリメンタルデルタシグマAD変換器では、前述のように、量子化器出力MODOが最終出力結果である、サンプルホールドされた電圧信号AIN′のデジタル変換値に及ぼす寄与度、すなわち、重みWeightがコンバージョンステップ毎に異なる。
なお、(1)式中のLは量子化器出力MODOの量子化レベル、mはオーバーサンプリング比、jは、各コンバージョンステップを表す。また、(1)式の分子は、(m−j+b)においてbを1からL−1まで変化させたときの総乗の演算結果にLを乗算することを表し、(1)式の分母は、(m+a−1)においてaを1からLまで変化させたときの総乗を演算することを表す。
図9に示すように、各ビットの重みの合計値Totalがビット間で異なるということは、各ビットに対応づけた7個のキャパシタが、均等にオンとならないことと等価であり、すなわち、スイッチトキャパシタDA変換器の出力が、キャパシタの特性のばらつきに依存することを意味しており、その分、WDA処理による効果が低減することになる。
ここでは、本発明に係るDWA回路15を、図4に示すように、インクリメンタルデルタシグマAD変換器に適用した場合について説明する。
まず、本発明の第1実施形態を説明する。
図10は、本発明の一実施形態におけるDWA回路15の一例を示すブロック図である。
出力信号生成部51には、図4に示す、量子化器13からの量子化器出力MODOと、遅延処理部54で遅延された、命令信号生成部53からの命令信号Order_Dとが入力され、L個のビット列からなるL値のデジタル信号である量子化器出力MODOを、命令信号Order_Dにしたがってソートし直して、L個のビット列からなるL値のデジタル信号を生成し、これを平均化回路出力DWAOとして出力する。
図11は、図10に示すDWA回路15の動作を説明するための信号の流れを示す説明図である。
また、出力信号生成部51から出力される平均化回路出力DWAOは、積算部52に入力され、積算部52では、平均化回路出力DWAOのビットデータに応じて重みWeightを積算し、重み積算値Sumを演算する。
図12は、DWA回路15の各部における処理手順の一例を示すフローチャートである。なお、データ値Dthは0≦Dth≦Lを満足する値である。
出力信号生成部51では、命令信号Order_Dに含まれるL個の命令値のそれぞれと量子化器出力MODOのデータ値Dthとを順に比較し(ステップS101)、命令信号Order_Dにおいて、k番目のビット位置に対応する命令値がデータ値Dth以下であるときには、平均化回路出力DWAOのk番目のビット位置を論理値1に設定し(ステップS102)、k番目の命令値がデータ値Dth以下でないときには、平均化回路出力DWAOのk番目のビット位置を論理値0に設定する(ステップS103)。そして、このようにして各ビット位置に、論理値1または論理値0が設定された平均化回路出力DWAOを出力する(ステップS104)。
例えば、量子化器出力MODOが「0001111」であり、命令信号Order_DがL(L=7)個の命令値を含み、k=1番目から順にその数値が「4、2、5、1、3、6、7」であるとする。量子化器出力MODOのデータ値Dthは「4」であるため、データ値Dthと命令信号Order_Dとを比較することにより生成される2値のビット列からなるデジタル信号は、「1、1、0、1、1、0、0」となり、論理値1の個数と論理値0の個数は変わらないまま、論理値1となるビットの位置が並び替えられ、このデジタル信号が、平均化回路出力DWAOとして出力される。
算出された重み積算値Sum(k)は、コンバージョンステップjがオーバーサンプリング比mに達すると(ステップS112)、一旦初期化されてSum(k)=0に更新される(ステップS113)。コンバージョンステップjがオーバーサンプリング比mに達していないときには、ステップS111で演算された重み積算値Sum(k)の値が、そのままコンバージョンステップjにおける重み積算値として出力される。
命令信号生成部53では、各ビット位置に対応する重み積算値Sum(k)を、昇順に並び替え、重み積算値Sum(k)が最小となるものから順に、1番からL番まで昇順に応じた命令値pを割りつける。
命令信号生成部53で生成された命令信号Order_Dは、遅延処理部54に入力される。
遅延処理部54は、命令信号Order_Dに対し、図4のインクリメンタルデルタシグマAD変換器と同じ周波数で動作するCLKで同期化して1CLK遅延させ、これを次のコンバージョンステップにおける命令信号Order_Dとして出力信号生成部51に出力する(ステップS131)。
図13は、オーバーサンプリング比mがm=8、量子化レベルLがL=7である場合に、適当な値の量子化器出力MODOが入力された場合を示したものである。なお、各種信号はこれに限るものではなく、それぞれの値は自由に取りうる。
また、図13(a)において、各コンバージョンステップにおける平均化回路出力DWAOの各ビット位置についてそのビットデータが論理値1であるときの重みWeightをビット位置毎に加算した値、すなわち、1変換サイクルにおける重み積算値Sum(k)を合計値(Total)として表し、そのときのビット位置毎の重み積算値Sum(k)の標準偏差をσとして表す。
また、初期状態及び初期化されたときの重み積算値Sum(k)及び命令信号Order_Dを、コンバージョンステップj=0として表す。
コンバージョンステップj=1におけるサーモメータコードで表される量子化器出力MODOは「0001111」であり、「1」が4つであるため、データ値Dth=4となる。図12のフローチャートにしたがって処理が行われると、出力信号生成部51で、命令信号Order_Dとデータ値Dth(=4)とが比較され、k=1から順に、平均化回路出力DWAOの各ビット位置のビットデータは、「1、1、1、1、0、0、0」となり、「1111000」からなるデジタル信号が平均化回路出力DWAOとして出力される。
そのため、データ値Dth=3と命令信号Order_Dとを比較した結果、平均化回路出力DWAOの各ビットのビットデータは、k=1から順に、「0、0、0、0、1、1、1」となり、「0000111」からなるデジタル信号が平均化回路出力DWAOとして出力される。
各ビット位置に対応する重み積算値Sum(k)に対し、命令値pを対応づけると、重み積算値Sum(k)=0.233である、k=5〜7番目のビット位置に、ビット位置kの昇順に、命令値p=1〜3が対応づけられ、重み積算値Sum(k)=0.300である、k=1〜4番目のビット位置に、ビット位置kの昇順に、命令値p=4〜7が対応付けられる。その結果、命令信号Order_Dは、「4、5、6、7、1、2、3」となる。
各ビット位置の重み積算値Sum(k)に対し、命令値pを対応づけると、重み積算値Sum(k)=0.233である、k=6〜7番目のビット位置が、ビット位置kの昇順に、p=1〜2となり、重み積算値Sum(k)=0.300である、k=1〜4番目のビット位置が、ビット位置kの昇順に、p=3〜6となり、重み積算値Sum(k)=0.408である、k=5番目のビット位置がp=7となる。その結果、命令信号Order_Dは、「3、4、5、6、7、1、2」となる。
各ビット位置に対応する重み積算値Sum(k)に対し、命令値pを対応づけると、重み積算値Sum(k)=0.300である、k=1〜4番目のビット位置が、ビット位置kの昇順に、命令値p=1〜4となり、重み積算値Sum(k)=0.358である、k=6〜7番目のビット位置が、ビット位置kの昇順に、命令値p=5〜6となり、重み積算値Sum(k)=0.408である、k=5番目のビット位置が命令値p=7となる。その結果、命令信号Order_Dは、「1、2、3、4、7、5、6」となる。
また、論理値1が設定されたk=1〜2番目のビット位置に対応する重み積算値Sum(k)に、コンバージョンステップj=5における重み0.083が加算され、各ビット位置に対応する重み積算値Sum(k)は、k=1から順に、「0.383、0.383、0.300、0.300、0.408、0.358、0.358」となる。
また、論理値1が設定されたk=3〜4番目のビット位置に対応する重み積算値Sum(k)に、コンバージョンステップj=6における重み0.050が加算され、各ビット位置に対応する重み積算値Sum(k)は、k=1から順に、「0.383、0.383、0.350、0.350、0.408、0.358、0.358」となる。
また、論理値1が設定されたk=1〜4番目のビット位置、6〜7番目のビット位置に対応する重み積算値Sum(k)に、コンバージョンステップj=7における重み0.025が加算され、各ビット位置に対応する重み積算値Sum(k)は、k=1から順に、「0.408、0.408、0.375、0.375、0.408、0.383、0.383」となる。
また、論理値1が設定されたk=3番目のビット位置に対応する重み積算値Sum(k)に、コンバージョンステップj=8における重み0.008が加算され、各ビット位置に対応する重み積算値Sum(k)は、k=1から順に、「0.408、0.408、0.383、0.375、0.408、0.383、0.383」となる。
この第2実施形態におけるDWA回路15は、第1実施形態におけるDWA回路15において、積算部52の処理手順が異なること以外は同様であるので同一部には同一符号を付与しその詳細な説明は省略する。
第2実施形態におけるDWA回路15は、積算部52では、出力信号生成部51から出力される平均化回路出力DWAOを入力し、ビットデータが論理値1であるビット位置については、重み積算値Sum(k)に、前記(2)式から算出される重みWeightを加算して重み積算値Sum(k)を更新し(ステップS201)、論理値0であるビット位置については重み積算値Sum(k)を更新しない。なお、重みWeightは、予めテーブルとして所定の記憶領域に記憶しておいてもよいし、デジタル演算によりその都度演算するようにしてもよい。
算出された重み積算値Sum(k)は、コンバージョンステップがサンプリングオーバー比mに達したとき初期化され、例えば0にリセットされる(ステップS203、S204)。コンバージョンステップがサンプリングオーバー比mに達しない間は、ステップS202で更新された重み積算値Sum(k)がそのまま出力される。
図15は、オーバーサンプリング比mがm=8、量子化レベルLがL=7である場合に、適当な値の量子化器出力MODOが入力された場合を示す。なお、各種信号はこれに限るものではなく、それぞれの値は自由に取りうる。
また、図15(a)において、各コンバージョンステップにおける平均化回路出力DWAOの各ビット位置についてそのビットデータが論理値1であるときの重みWeightをビット位置毎に加算した値、すなわち、1変換サイクルにおける重み積算値Sum(k)を合計値(Total)として表し、ビット位置毎の重み積算値Sum(k)の標準偏差をσとして表す。
また、初期状態及び初期化されたときの重み積算値Sum(k)及び命令信号Order_Dを、コンバージョンステップj=0として表す。
サーモメータコードで表される量子化器出力MODOは「0001111」であり、データ値Dth=4であるため、k=1から順に、平均化回路出力DWAOの各ビット位置のビットデータは、「1、1、1、1、0、0、0」となり、「1111000」からなるデジタル信号が平均化回路出力DWAOとして出力される。
コンバージョンステップj=2では、量子化器出力MODOは「0000111」であり、データ値Dth=3、命令信号Order_Dは「4、5、6、7、1、2、3」であるため、平均化回路出力DWAOは、「0000111」として出力される。
以後、同様の手順で処理を行い、量子化器出力MODOに対応した平均化回路出力DWAOを生成する。
このため、平均化回路出力DWAOは、コンバージョンステップjが進むと、重みが加味されて均等に論理値1と論理値0とを繰り返すようになるため、各ビット位置に対応する重み積算値Sum(k)は同じような値をとることになるが、全ビット位置に対応する重み積算値Sum(k)の総和は「0」であるため、ビット位置に対応する重み積算値Sum(k)も0に近づいていく。
さらに、一般にソート演算は、大まかに行えば均等になるという性質を利用すると、重み積算値Sum(k)を単純に平均値、すなわち「0」よりも大きいか小さいかでソートを行うという、手法を取ることによって、より簡易的に均等化させることも可能となる。その結果、DWA回路15における処理負荷を軽減することができるという効果も得ることができる。
この第3実施形態におけるDWA回路15は、第2実施形態におけるDWA回路15において、積算部52の処理手順が異なること以外は同様であるので同一部には同一符号を付与しその詳細な説明は省略する。
第3実施形態におけるDWA回路15は、積算部52では、出力信号生成部51から出力される平均化回路出力DWAOを入力し、ビットデータが論理値1であるビット位置については、重み積算値Sum(k)に、次式(4)から算出される重みWeight1を加算して重み積算値Sum(k)を更新し(ステップS301)、論理値0であるビット位置については次式(5)から算出される重みWeight2を加算して重み積算値Sum(k)を更新する。
重みWeight2は、(5)式に示すように、(3)式で表される平均値Averageの負値である。
なお、重みWeight1、重みWeight2は、デジタル演算によりその都度演算するようにしてもよく、量子化器出力MODOに応じて変化する項を変数とする関数を所定の記憶領域に記憶しておき、入力される量子化器出力MODOと、記憶している関数とをもとに、演算するようにしてもよい。
また、本発明の範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本発明が目的とするものと均等な効果をもたらす全ての実施形態をも含む。さらに、本発明の範囲は、全ての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画され得る。
2 リセット信号発生器
3 デルタシグマ変調器
4 デジタル演算部
11 加算器
12 アナログ積分器
13 量子化器
14 DAコンバータ(DAC)
15 DWA(データ加重平均化)回路
51 出力信号生成部
52 積算部
53 命令信号生成部
54 遅延処理部
Claims (13)
- L個(Lは2以上の整数)のビット列で表されたサーモメータコードからなるデジタル入力信号が入力され、命令信号にしたがって前記デジタル入力信号の論理値1のビットデータを有するビット位置を並び替えたL個のビット列からなるデジタル出力信号を生成する出力信号生成部と、
前記デジタル出力信号のビット位置に対応づけられたL個の積算値を演算する積算部と、
前記積算値に基づき前記命令信号を生成する命令信号生成部と、
を備え、
一つの変換信号に変換される複数の前記デジタル入力信号が変換サイクル毎に入力され、且つ前記デジタル入力信号が前記変換信号に寄与する度合いを表す重みが前記複数のデジタル入力信号毎に異なっており、
前記積算部は、前記デジタル出力信号が生成される毎に、当該デジタル出力信号の、前記論理値1のビットデータを有するビット位置に対応する前記積算値にのみ、当該デジタル出力信号に対応する前記デジタル入力信号の重みである対応重みを加算し、
前記命令信号生成部は、前記L個の積算値のうち、前記積算値がより小さいビット位置を検出し、検出された前記ビット位置に対応する前記デジタル出力信号のビット位置を優先して前記論理値1に設定する前記命令信号を生成するデータ加重平均化回路。 - 前記命令信号生成部は、前記L個の積算値の大小関係を表す命令信号を生成し、
前記出力信号生成部は、前記サーモメータコードで表現されるデータ値の大きさと前記命令信号とをもとに、前記論理値1を設定するビット位置を決定する請求項1に記載のデータ加重平均化回路。 - 前記データ値は零以上前記L以下を満足する整数であり、
前記命令信号生成部は、前記積算値を昇順に並べたときの並び順を、当該積算値に対応付けられたビット位置に対する命令値とし、当該命令値を前記ビット位置の並び順に並べたL個の数値列を前記命令信号として生成し、
前記出力信号生成部は、前記命令値が前記データ値以下であるビット位置を前記論理値1に設定し、前記命令値が前記データ値より大きいビット位置を論理値0に設定する請求項2に記載のデータ加重平均化回路。 - 前記積算部は、前記デジタル出力信号において前記論理値1に設定されたビットの個数と前記デジタル出力信号に対応する前記対応重みとの乗算値を前記Lで割り算した商を積算平均値とし、前記デジタル出力信号に基づき前記積算値を更新した後、全ての前記積算値から前記積算平均値を減算し、
前記命令信号生成部は、前記積算平均値を減算した後の前記積算値をもとに前記命令信号を生成する請求項3に記載のデータ加重平均化回路。 - 前記積算部は、前記デジタル出力信号において前記論理値1に設定されたビットの個数と前記デジタル出力信号に対応する前記対応重みとの乗算値を前記Lで割り算した商を積算平均値とし、前記デジタル出力信号が生成される毎に、当該デジタル出力信号の、前記論理値1のビットデータを有するビット位置に対応する前記積算値には、当該デジタル出力信号に対応する前記対応重みから前記積算平均値を減算した減算結果を加算すると共に、他のビット位置に対応する前記積算値から前記積算平均値を減算し、
前記命令信号生成部は、前記積算部での前記加算後の前記積算値及び前記減算後の前記積算値をもとに、前記命令信号を生成する請求項3に記載のデータ加重平均化回路。 - サンプルホールドされたアナログ信号が入力されるアナログ積分器と、
前記アナログ積分器の出力を量子化して出力する量子化器と、
前記量子化器の出力をデータ加重平均化処理したデジタル信号を出力するデータ加重平均化回路と、
前記データ加重平均化回路から出力されるデジタル信号をアナログ信号に変換して前記アナログ積分器にフィードバックするデジタル/アナログ変換器と、
を備えるインクリメンタルデルタシグマAD変換器の前記データ加重平均化回路として用いられる請求項1から請求項5のいずれか1項に記載のデータ加重平均化回路。 - サンプルホールドされたアナログ信号が入力されるアナログ積分器と、
前記アナログ積分器からの出力を量子化して前記デジタル入力信号を出力する量子化器と、
前記デジタル入力信号を入力して前記デジタル/アナログ変換器に前記デジタル出力信号を出力する請求項1から請求項6のいずれか1項に記載のデ―タ加重平均化回路と、
前記デジタル出力信号をアナログ信号に変換し、前記アナログ信号を前記アナログ積分器にフィードバックする前記デジタル/アナログ変換器と、
前記デジタル入力信号を入力し前記アナログ信号に応じたデジタル信号を演算するデジタル演算部と、を備えるインクリメンタルデルタシグマAD変換器。 - L個(Lは2以上の整数)のビット列で表されたサーモメータコードからなるデジタル入力信号の論理値1のビットデータを有するビット位置を、命令信号にしたがって並び替えたL個のビット列からなるデジタル出力信号を生成する出力信号生成ステップと、
前記デジタル出力信号のビット位置に対応づけられたL個の積算値を演算する積算ステップと、
前記積算値に基づき前記命令信号を生成する命令信号生成ステップと、
を備え、
一つの変換信号に変換される複数の前記デジタル入力信号が変換サイクル毎に入力され、且つ前記デジタル入力信号が前記変換信号に寄与する度合いを表す重みが前記複数のデジタル入力信号毎に異なっており、
前記積算ステップでは、前記デジタル出力信号が生成される毎に、当該デジタル出力信号の、前記論理値1のビットデータを有するビット位置に対応する前記積算値にのみ、当該デジタル出力信号に対応する前記デジタル入力信号の重みである対応重みを加算し、
前記命令信号生成ステップでは、前記L個の積算値のうち、前記積算値がより小さいビット位置を検出し、検出された前記ビット位置に対応する前記デジタル出力信号のビット位置を優先して前記論理値1に設定する前記命令信号を生成するデータ加重平均化方法。 - 前記命令信号生成ステップでは、前記L個の積算値の大小関係を表す命令信号を生成し、
前記出力信号生成ステップでは、前記サーモメータコードで表現されるデータ値の大きさと前記命令信号とをもとに、前記論理値1を設定するビット位置を決定する請求項8に記載のデータ加重平均化方法。 - 前記データ値は零以上前記L以下を満足する整数であり、
前記命令信号生成ステップでは、前記積算値を昇順に並べたときの並び順を、当該積算値に対応付けられたビット位置に対する命令値とし、当該命令値を前記ビット位置の並び順に並べたL個の数値列を前記命令信号として生成し、
前記出力信号生成ステップでは、前記命令値が前記データ値以下であるビット位置を前記論理値1に設定し、前記命令値が前記データ値より大きいビット位置を論理値0に設定する請求項9に記載のデータ加重平均化方法。 - 前記積算ステップでは、前記デジタル出力信号において前記論理値1に設定されたビットの個数と前記デジタル出力信号に対応する前記対応重みとの乗算値を前記Lで割り算した商を積算平均値とし、前記デジタル出力信号に基づき前記積算値を更新した後、全ての前記積算値から前記積算平均値を減算し、
前記命令信号生成ステップでは、前記積算平均値を減算した後の前記積算値をもとに前記命令信号を生成する請求項8に記載のデータ加重平均化方法。 - 前記積算ステップでは、前記デジタル出力信号において前記論理値1に設定されたビットの個数と前記デジタル出力信号に対応する前記対応重みとの乗算値を前記Lで割り算した商を積算平均値とし、前記デジタル出力信号が生成される毎に、当該デジタル出力信号の、前記論理値1のビットデータを有するビット位置に対応する前記積算値には、当該デジタル出力信号に対応する前記対応重みから前記積算平均値を減算した減算結果を加算すると共に、他のビット位置に対応する前記積算値から前記積算平均値を減算し、
前記命令信号生成ステップでは、前記積算部での前記加算後の前記積算値及び前記減算後の前記積算値をもとに、前記命令信号を生成する請求項8に記載のデータ加重平均化方法。 - インクリメンタルデルタシグマAD変換器においてデジタル/アナログ変換動作を行う際に行われるデータ加重平均化処理に用いられる請求項8から請求項12のいずれか1項に記載のデータ加重平均化方法。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2018150920A1 (ja) * | 2017-02-15 | 2018-08-23 | 株式会社デンソー | Δς変調器、δσa/d変換器およびインクリメンタルδσa/d変換器 |
WO2021136645A1 (en) * | 2019-12-30 | 2021-07-08 | Ams International Ag | Digital-to-analog converter and method for digital-to-analog conversion |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006050202A (ja) * | 2004-08-04 | 2006-02-16 | Sanyo Electric Co Ltd | Dem処理装置、d/a変換装置、dem処理方法 |
JP2007281845A (ja) * | 2006-04-06 | 2007-10-25 | Texas Instr Japan Ltd | ダイナミック・エレメント・マッチング方法及び装置 |
US20080074303A1 (en) * | 2006-09-22 | 2008-03-27 | Timothy Rueger | Incremental delta-sigma data converters with improved stability over wide input voltage ranges |
WO2009087491A1 (en) * | 2008-01-09 | 2009-07-16 | Freescale Semiconductor, Inc. | Dynamic element matching processor for use in a data converter and a method of operation |
-
2015
- 2015-05-01 JP JP2015094084A patent/JP6512929B2/ja active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006050202A (ja) * | 2004-08-04 | 2006-02-16 | Sanyo Electric Co Ltd | Dem処理装置、d/a変換装置、dem処理方法 |
JP2007281845A (ja) * | 2006-04-06 | 2007-10-25 | Texas Instr Japan Ltd | ダイナミック・エレメント・マッチング方法及び装置 |
US20080074303A1 (en) * | 2006-09-22 | 2008-03-27 | Timothy Rueger | Incremental delta-sigma data converters with improved stability over wide input voltage ranges |
WO2009087491A1 (en) * | 2008-01-09 | 2009-07-16 | Freescale Semiconductor, Inc. | Dynamic element matching processor for use in a data converter and a method of operation |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2018150920A1 (ja) * | 2017-02-15 | 2018-08-23 | 株式会社デンソー | Δς変調器、δσa/d変換器およびインクリメンタルδσa/d変換器 |
JP2018133702A (ja) * | 2017-02-15 | 2018-08-23 | 株式会社デンソー | Δς変調器、δσa/d変換器およびインクリメンタルδσa/d変換器 |
CN110313133A (zh) * | 2017-02-15 | 2019-10-08 | 株式会社电装 | Δς调制器、δσa/d变换器及增量δσa/d变换器 |
US10790851B2 (en) | 2017-02-15 | 2020-09-29 | Denso Corporation | Δ-Σ modulator, Δ-Σ A/D converter, and incremental Δ-Σ A/D converter |
WO2021136645A1 (en) * | 2019-12-30 | 2021-07-08 | Ams International Ag | Digital-to-analog converter and method for digital-to-analog conversion |
US11929759B2 (en) | 2019-12-30 | 2024-03-12 | Ams International Ag | Digital-to-analog converter and method for digital-to-analog conversion |
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