JP5094916B2 - パイプライン・ａｄ変換回路 - Google Patents

Description

本発明は、パイプライン・ＡＤ変換回路に関する。

現状では、高速で高精度のアナログ−デジタル（ＡＤ）変換器の変換方式は、並列型（フラッシュ型）、パイプライン型、ΣΔ型に限定される。その中でも、パイプライン・ＡＤ変換回路は、小型化可能で低消費電力化が可能である。

パイプライン・ＡＤ変換回路は、ＡＤ変換を、複数段のパイプライン・ステージに分けて行い、最上位ビット（ＭＳＢ）から最下位ビット（ＬＳＢ）まで、各段で１ビットずつ順番にＡＤ変換する。各パイプライン・ステージを構成するアナログ／デジタル変換ユニットは、１ビットＡＤ変換器、１ビット・デジタル−アナログ（ＤＡ）変換器と、残差アンプ、サンプルホールド回路と、を有する。アナログ入力信号は、初段のパイプライン・ステージで、１ビットＡＤ変換されてＭＳＢが決定され、その決定されたＭＳＢを１ビットＤＡ変換器で一旦アナログ信号に戻し、残差アンプでアナログ入力信号との差を演算する。ここで得られたアナログ信号はＭＳＢのＡＤ変換で生じた量子化誤差になる。この量子化誤差を次段のパイプライン・ステージで再び１ビットＡＤ変換して２ビット目を決定する。以下、順番にパイプライン・ステージの最終段まで同様の動作を繰り返し、ＬＳＢまでの全ビットを決定する。特定のアナログ信号のサンプルに注目すると、ＬＳＢまでＡＤ変換が完了し、データが決定するまでにパイプライン・ステージ数だけクロック数を必要とするので、最初にアナログ信号が入力されてからデータが確定するまでに時間を要する。言い換えればレイテンシが長い。しかし、一旦データが確定すれば、その後はクロックごとに新たなアナログ信号のサンプルに対応するデジタル変換値が出力されるので、スループットはフラッシュ型ＡＤ変換回路と同様に、１クロックである。

さらに、１パイプライン・ステージのＡＤ変換のビット数を複数ビット以上にして、上記のレイテンシが長いという問題を低減したパイプライン・ＡＤ変換回路も知られている。この場合、すべてのパイプライン・ステージのＡＤ変換のビット数を複数ビットにするのではなく、初段と最終段のパイプライン・ステージのＡＤ変換のみを複数ビットにするのが一般的である。

図１は、初段で３ビットＡＤ変換する１２ビットのパイプライン・ＡＤ変換回路の構成を示す図である。図１に示すように、パイプライン・ＡＤ変換回路は、初段(Frontend)のパイプライン・ステージを構成するアナログ／デジタル変換ユニット１０と、アナログ入力信号Ｖｉｎのサンプルホールド回路１１と、後段のＡＤＣパイプライン・ステージ(backend ADC)１７と、デジタル演算回路１８と、を有する。

初段のアナログ／デジタル変換ユニット１０は、３ビットサブＡＤＣ(3bit sub-ADC)１２と、３ビットＤＡＣ (3bit DAC)１３と、減算器１４と、増幅器(A)１５と、サブＡＤＣ(subADC)エンコーダ１６と、を有する。サンプルホールド回路１１でサンプル＆ホールドされたアナログ入力信号Ｖｉｎは、３ビットサブＡＤＣ１２および減算器１４に入力される。増幅器１５の出力は、後段のＡＤＣパイプライン・ステージ１７に入力される。一般に、３ビットＤＡＣ１３と、減算器１４と、増幅器１５は、増幅ＤＡＣ(MDAC)１９として一体に形成され、増幅した残差信号を保持するサンプルホールド機能を有し、これが次段のパイプライン・ステージのサンプルホールド回路として機能する。

後段のＡＤＣパイプライン・ステージ１７は、９ビットのＡＤ変換を行い、例えば、１ビット×９段で構成される。後段のＡＤＣパイプライン・ステージ１７の各段を構成するアナログ／デジタル変換ユニットは、１ビットであることを除けば、初段のものと同様の構成を有する。最終段のアナログ／デジタル変換ユニットは、サブＡＤＣのみを有すればよい。また、後段のＡＤＣパイプライン・ステージ１７を１ビット×６段＋３ビット×１段のパイプライン・ステージで構成する場合などもある。

デジタル演算回路１８は、初段のパイプライン・ステージ（ＳｕｂＡＤＣエンコーダ１６）の出力する３ビットのＡＤ変換値ＦＡＤＣおよび後段のＡＤＣパイプライン・ステージ１７の出力する９ビットのＡＤ変換値ＢＡＤＣから、１２ビットのＡＤ変換出力Ｄｏｕｔを生成する。

また、２〜６段目の１ビットパイプライン・ステージを、１．５ビットと称するアナログ／デジタル変換ユニットで構成して、前段のＡＤ変換誤差を補正するように構成する場合もある。１．５ビットアナログ／デジタル変換ユニットは、比較器（コンパレータ）を２個有するサブＡＤＣで、アナログ入力信号が３つの範囲（“００”、“０１”、“１０”）のいずれかに入るかを判定する。１．５ビットアナログ／デジタル変換ユニットを使用することにより、前段のＡＤ変換誤差をある程度補正できる。

パイプライン・ＡＤ変換回路においては、増幅器１５の線形性が精度に大きく影響する。増幅器１５の線形性は、出力電圧範囲の中心付近の方が両端部分に比べて良好である。出力電圧の全範囲について良好な成形性を有する増幅器は、高いスルーレートを有し、その分消費電力が大きくなる。現状のパイプライン・ＡＤ変換回路では、増幅器の消費電力が大きな割合を占めており、低消費電力のパイプライン・ＡＤ変換回路を実現する上では、線形性を損なうことなく増幅器の消費電力を低減することが求められている。
非特許文献１は、初段のパイプライン・ステージにおいて、増幅器の増幅率を、ＡＤ変換のビット数に対応した増幅率より小さくして、２段目に出力する残差信号の電圧範囲を制限して、低消費電力の増幅器を使用可能にすることを記載している。非特許文献１に記載された構成を図１のパイプライン・ＡＤ変換回路に適用すると、図２に示すような構成が得られる。なお、図２では、ＳｕｂＡＤＣエンコーダおよびデジタル演算回路の図示を省略している。

例えば、パイプライン・ＡＤ変換回路においては、初段のＡＤ変換のビット数を３ビットとすると、アナログ入力信号の電圧範囲を８個のサブ範囲に分け、７個の比較器を有する３ビットサブＡＤＣでアナログ入力信号がいずれのサブ範囲に入るかを判定し、３ビットＤＡＣで判定したサブ範囲の中心を示す電圧を発生し、減算器でその電圧をアナログ入力信号から減算した後、増幅器で８倍に増幅する。これにより、増幅器の出力電圧の範囲は、入力電圧範囲と同じ大きさになる。

図２に示すパイプライン・ＡＤ変換回路では、初段のパイプライン・ステージのアナログ／デジタル変換ユニットは、４ビットサブＡＤＣ２２と、４ビットＤＡＣ２３と、を有するが、増幅器２５の増幅率は８倍である。このため、アナログ入力信号の電圧範囲を１６個のサブ範囲に分けてアナログ入力信号がいずれのサブ範囲に入るかを判定されるが、増幅率は８倍であるために、増幅器２５の出力電圧の範囲は、アナログ入力信号の電圧範囲の１／２になる。したがって、増幅器の非線形性誤差の大きな周辺部を使用しないため、精度が向上する。

図１および図２で説明したように、初段のＡＤ変換を２ビット以上で行うパイプライン・ＡＤ変換回路が知られている。これらのパイプライン・ＡＤ変換回路では、アナログ入力信号の電圧範囲を複数のサブ範囲に分け、各サブ範囲の境界に対応する閾値レベルを有する複数の比較器を有するサブＡＤＣで、アナログ入力信号がいずれのサブ範囲に入るかを判定する。いずれの場合も、複数の比較器の閾値レベルは、等間隔である。もちろん、製造誤差により閾値レベルはばらつくが、少なくとも等間隔にすることを意図して作られている。

図３は、これまでのパイプライン・ＡＤ変換回路で、３ビットのＡＤ変換を行う初段のパイプライン・ステージにおけるアナログ入力信号Ｖｉｎと出力信号Ｖｏｕｔ、およびサブＡＤＣを構成する複数の比較器の閾値レベルを示す図である。図示のように、入力信号範囲はＶｒｅｆから−Ｖｒｅｆであり、８個のサブ範囲に分けられる。各サブ範囲のアナログ入力信号Ｖｉｎは、同じ出力範囲の出力信号Ｖｏｕｔに変換されて出力される。サブＡＤＣの７個の比較器は、８個のサブ範囲の７個の境界に対応する閾値レベルを有する。８個のサブ範囲は同一の幅を有し、７個の閾値レベルは等間隔である。

Kunihiko Gotoh, Hiroshi Ando, Atsushi Iwata "A 10-b 30-MS/s3.4-mW Pipelined ADC with 2.0-Vpp Full-swing Input at a 1.0-V Supply"IEEE Asian Solid-State Circuits Conference November 3-5, 2008/Fukuoka, Japan

ＡＤ変換回路を使用する応用では、入力信号範囲の全範囲で同じ精度であることが必ずしも必要でない場合がある。例えば、ＡＤ変換値に基づいてフィードバック制御が行われ、広い入力信号範囲の信号を受け付ける必要であるが、フィードバック制御は、ＡＤ変換値が入力信号範囲の中心付近で所定の値になるように精密に制御する場合がある。このような場合、入力信号範囲の周辺（両端付近）の信号に対しては、中心付近に向かうようにフィードバック制御するので高精度のＡＤ変換値を必要としないが、入力信号範囲の中心付近の信号に対しては精密な制御を行うために高精度のＡＤ変換値が必要である。このような場合、これまでは、大きな入力範囲を有する低精度のＡＤ変換回路と、中心付近に相当する狭い入力範囲を有する低精度のＡＤ変換回路と、を組み合わせて、制御を行っていた。

また、逆に入力信号範囲の周辺の信号に対して精密な制御を行うため高精度のＡＤ変換値が必要であるが、中心付近の信号に対しては高精度のＡＤ変換値を必要としない場合もある。このような場合、これまでは、大きな入力範囲を有する低精度のＡＤ変換回路と、周辺に相当する狭い入力範囲を有する低精度のＡＤ変換回路と、を組み合わせて、制御を行っていた。

しかし、複数個のＡＤ変換回路を使用するのは、スペースやコストの点で好ましくなく、このような要求を満たすＡＤ変換値が得られるパイプライン・ＡＤ変換回路が望まれていた。

本発明のパイプライン・ＡＤ変換回路は、初段のアナログ／デジタル変換ユニットのＡＤ変換において、入力アナログ信号の入力範囲を少なくとも４個以上のサブ範囲に分割して、入力アナログ信号がいずれのサブ範囲に入るかを判定し、この４個以上のサブ範囲の大きさが異なることを特徴とする。

すなわち、本発明のパイプライン・ＡＤ変換回路は、直列に接続された複数のアナログ／デジタル変換ユニットと、複数のアナログ／デジタル変換ユニットのサブ変換結果から、入力アナログ信号のデジタル変換値を算出するデジタル演算回路と、を備え、各アナログ／デジタル変換ユニットは、アナログ入力信号をサブＡＤ値に変換するサブＡＤ変換器と、前段から入力されるアナログ入力信号から、サブＡＤ値に応じたアナログ減算信号を減算して残差信号を発生し、残差信号を増幅して出力する増幅ＤＡ変換器と、を備えるパイプライン・ＡＤ変換回路であって、初段のアナログ／デジタル変換ユニットのサブＡＤ変換器は、入力アナログ信号の入力範囲を少なくとも４個以上のサブ範囲に分割して、入力アナログ信号がいずれのサブ範囲に入るかを判定し、４個以上のサブ範囲の大きさが異なることを特徴とする。

図４は、本発明のパイプライン・ＡＤ変換回路の初段のパイプライン・ステージ（アナログ／デジタル変換ユニット）におけるアナログ入力信号Ｖｉｎと出力信号Ｖｏｕｔ、およびサブＡＤ変換器を構成する複数の比較器の閾値レベルを示す図である。

図４の（Ａ）は、入力信号範囲Ｖｒｅｆから−Ｖｒｅｆの範囲を、中心付近が密で、周辺（両端付近）が疎である１１のサブ範囲に分け、入力アナログ信号がいずれのサブ範囲に入るか判定してＡＤ変換を行う。サブＡＤ変換器を構成する１０個の比較器（コンパレータ）は、サブ範囲の境界に対応する閾値をそれぞれ有する。

初段のＡＤ変換により判定されるサブ範囲が、図４の（Ａ）に示すようなパイプライン・ＡＤ変換回路では、入力範囲の中心付近では出力Ｖｏｕｔの範囲が小さく、増幅器の線形性が良好であるため、高精度のＡＤ変換が可能である。これに対して、入力範囲の周辺では出力Ｖｏｕｔの範囲が大きく、増幅器の線形性が劣化するため、ＡＤ変換の精度は中心付近に比べて劣化する。このように、初段のサブ範囲が図４の（Ａ）であるようなパイプライン・ＡＤ変換回路は、大きな入力範囲を有し、入力範囲の中心付近では高精度のＡＤ変換値が得られるので、上記のような入力信号範囲の周辺の信号に対しては高精度のＡＤ変換値を必要としないが、入力信号範囲の中心付近の信号に対しては高精度のＡＤ変換値が必要である応用に適している。

初段のＡＤ変換により判定されるサブ範囲は、図４の（Ａ）に限らず各種の変形例が可能である。例えば、図４の（Ｂ）は、初段のＡＤ変換により判定されるサブ範囲を、中心付近が疎で、周辺が密である１１のサブ範囲に分けた例を示す。

本発明を適用するには、初段のＡＤ変換により判定されるサブ範囲を少なくとも４個以上にする必要がある。図４の（Ｃ）は、４個のサブ範囲で、中心の２個のサブ範囲Ａ２およびＡ３と、周辺の２個のサブ範囲Ａ１とＡ４の幅が異なる例を示す。

本発明によれば、大きな入力範囲を有し、入力範囲内の所望の部分で高精度のＡＤ変換値が得られるパイプライン・ＡＤ変換回路が実現される。

図１は、初段で３ビットＡＤ変換する１２ビットのパイプライン・ＡＤ変換回路の構成を示す図である。 図２は、初段のパイプライン・ステージにおいて、増幅器の増幅率を、ＡＤ変換のビット数に対応した増幅率より小さくした場合のパイプライン・ＡＤ変換回路の構成を示す図である。 図３は、これまでのパイプライン・ＡＤ変換回路で、３ビットのＡＤ変換を行う初段のパイプライン・ステージにおけるアナログ入力信号Ｖｉｎと出力信号Ｖｏｕｔ、およびサブＡＤＣを構成する複数の比較器の閾値レベルを示す図である。 図４は、本発明のパイプライン・ＡＤ変換回路の初段のパイプライン・ステージ（アナログ／デジタル変換ユニット）におけるアナログ入力信号Ｖｉｎと出力信号Ｖｏｕｔ、およびサブＡＤ変換器を構成する複数の比較器の閾値レベルを示す図である。 図５は、本発明の第１実施形態のパイプライン・ＡＤ変換回路の構成を示す図である。 図６は、第１実施形態のパイプライン・ＡＤ変換回路の初段のアナログ／デジタル変換ユニットにおけるアナログ入力信号Ｖｉｎと出力信号Ｖｏｕｔ、およびサブＡＤＣを構成する複数の比較器の閾値レベルを示す図である。 図７は、サブＡＤＣの表記と、変換特性を示す図であり、（Ａ）が表記を、（Ｂ）が変換特性を示す。 図８は、サブＡＤＣを構成する１０個の比較器と、それに供給する１０個の閾値レベルを発生する回路を示す図である。 図９は、サブＡＤＣエンコーダの表記と、エンコード特性を示す図であり、（Ａ）が表記を、（Ｂ）がエンコード特性を示す。 図１０は、サブＤＡＣ(Sub-DAC)の表記と、変換特性を示す図であり、（Ａ）が表記を、（Ｂ）が変換特性を示す。 図１１は、ＭＤＡＣの構成を示す図である。 図１２は、ＭＤＡＣのサンプルフェーズとホールドフェーズの状態を示す図である。 図１３は、第１実施形態のパイプライン・ＡＤ変換回路において、アナログ入力信号Ｖｉｎに対する各部の値、および範囲を示す図である。 図１４は、第２実施形態のパイプライン・ＡＤ変換回路の構成を示す図である。 図１５は、第２実施形態におけるサブＡＤＣの構成、およびサブＡＤＣを構成する２１個の比較器の閾値レベルを示す図である。 図１６は、制御信号発生器で、６個のデジタル出力から制御信号を演算する演算式および制御信号の値を示す図である。 図１７は、マルチプレクサ（ＭＵＸ）の構成および制御信号に応じてＤＡＣに供給されるデジタル出力の組を示す。 図１８は、ＭＤＡＣの構成を示す図である。 図１９は、第２実施形態における、ＭＤＡＣのサンプルフェーズとホールドフェーズの状態を示す図である。 図２０は、初段のアナログ／デジタル変換ユニットにおける動作を示すタイムチャートである。 図２１は、後段のパイプライン・ステージ５７とデジタル演算回路の構成を示す図であり、（Ａ）がパイプライン・ステージを、（Ｂ）がデジタル演算回路の構成を示す。 図２２は、ランプ波形のアナログ信号を入力した時の初段のパイプライン・ステージの出力Ｖｏｕｔの変化を示す図である。 図２３は、アナログ入力信号Ｖｉｎに対するＡＤ変換出力Ｄｏｕｔの変化を示す図である。 図２４は、初段のアナログ／デジタル変換ユニットの増幅器の入出力特性に非線形誤差がある場合の誤差特性を示す図であり、（Ａ）がＤＮＬ（微分非直線性誤差）を、（Ｂ）がＩＮＬ（積分非直線性誤差）を、示す。

図５は、本発明の第１実施形態のパイプライン・ＡＤ変換回路の構成を示す図である。
図５に示すように、第１実施形態のパイプライン・ＡＤ変換回路は、初段のパイプライン・ステージを構成するアナログ／デジタル変換ユニット３０と、アナログ入力信号Ｖｉｎのサンプルホールド回路３１と、後段のＡＤＣパイプライン・ステージ(backend ADC)３７と、デジタル演算回路３８と、を有する。

初段のアナログ／デジタル変換ユニット３０は、サブＡＤＣ(sub-ADC)３２と、増幅ＤＡＣ(MDAC)３９と、サブＡＤＣ(sub-ADC)エンコーダ３６と、を有する。ＭＤＡＣ３９は、一体に形成されたサブＤＡＣ ３３と、減算器３４と、増幅器(A)３５と、を有し、増幅した残差信号を保持するサンプルホールド機能を有する。

サンプルホールド回路３１でサンプル＆ホールドされたアナログ入力信号Ｖｉｎは、サブＡＤＣ３２および減算器３４に入力される。増幅器３５の出力は、後段のＡＤＣパイプライン・ステージ３７に入力される。
デジタル演算回路３８は、初段のアナログ／デジタル変換ユニット３０のＳｕｂＡＤＣエンコーダ３６の出力するＡＤ変換値ＦＡＤＣおよび後段のＡＤＣパイプライン・ステージ３７の出力する９ビットのＡＤ変換値ＢＡＤＣから、１２ビットのＡＤ変換出力Ｄｏｕｔを生成する。

図６は、第１実施形態のパイプライン・ＡＤ変換回路の初段のアナログ／デジタル変換ユニット３０におけるアナログ入力信号Ｖｉｎと出力信号Ｖｏｕｔ、およびサブＡＤＣを構成する複数の比較器の閾値レベルを示す図である。図示のように、入力信号範囲はＶｒｅｆから−Ｖｒｅｆであり、１１個のサブ範囲に分けられる。１１個のサブ範囲は、入力信号範囲Ｖｒｅｆから−Ｖｒｅｆを、４：４：３：２：２：２：２：２：３：４：４の比率で分割した範囲である。入力信号範囲Ｖｒｅｆから−Ｖｒｅｆを３２等分し、Ｖｒｅｆを“１(=16/16)”に、−Ｖｒｅｆを“−１(=-16/16)”に対応させると、１１個のサブ範囲の１０個の境界は、12/16,8/16,5/16,3/16,1/16,-1/16,-3/16,-5/16,-8/16,-12/16にそれぞれ対応し、これらがサブＡＤＣ３２を構成する比較器の閾値レベルに対応する。ここでは、これら１０個の閾値レベルによる比較器の判定結果をサブＡＤＣ３２のデジタル出力Ｃ₁₂、Ｃ₈、Ｃ₅、Ｃ₃、Ｃ₁、Ｃ_-1、Ｃ_-3、Ｃ_-5、Ｃ_-8、Ｃ_-12とする。

アナログ入力信号Ｖｉｎは、サブ範囲ごとに図６に示すように変換されてＶｏｕｔとして出力される。したがって、サブ範囲により、出力Ｖｏｕｔの範囲が異なり、中心付近の５個のサブ範囲の出力範囲はＶｒｅｆ／２から−Ｖｒｅｆ／２であり、その右側と左側の２個のサブ範囲の出力範囲はそれぞれＶｒｅｆから−Ｖｒｅｆ／２とＶｒｅｆ／２から−Ｖｒｅｆであり、周辺の４個のサブ範囲の出力範囲はＶｒｅｆから−Ｖｒｅｆである。

図７は、サブＡＤＣ３２の表記と、変換特性を示す図であり、（Ａ）が表記を、（Ｂ）が変換特性を示す。
図７の（Ａ）に示すように、サブＡＤＣ(Sub-ADC)３２は、サンプルホールド回路３１からのアナログ入力信号Ｖｉｎを受けて、デジタル出力Ｃ₁₂、Ｃ₈、Ｃ₅、Ｃ₃、Ｃ₁、Ｃ_-1、Ｃ_-3、Ｃ_-5、Ｃ_-8、Ｃ_-12を出力する。

入力信号範囲Ｖｒｅｆおよび−Ｖｒｅｆをそれぞれ “１(=16/16)”および “−１(=-16/16)”に対応させると、アナログ入力信号Ｖｉｎがサブ範囲のいずれかに入るかに応じて、図７の（Ｂ）に示すデジタル出力Ｃ₁₂、Ｃ₈、Ｃ₅、Ｃ₃、Ｃ₁、Ｃ_-1、Ｃ_-3、Ｃ_-5、Ｃ_-8、Ｃ_-12が出力される。

図８は、サブＡＤＣ３２を構成する１０個の比較器４２と、それに供給する１０個の閾値レベルを発生する回路を示す図である。図８に示すように、アナログ入力信号の入力範囲に対応する参照電源Ｖｒｅｆと−Ｖｒｅｆの間に３２個の同一抵抗値の抵抗４１を直列に接続し、図示の接続ノードから閾値レベルに対応する電圧信号を取り出し、比較器４２の一方の入力に供給する。比較器４２の他方の入力には、アナログ入力信号Ｖｉｎが供給される。

図９は、サブＡＤＣエンコーダ３６の表記と、エンコード特性を示す図であり、（Ａ）が表記を、（Ｂ）がエンコード特性を示す。
図９の（Ａ）に示すように、サブＡＤＣエンコーダ３６は、サブＡＤＣ３２からデジタル出力Ｃ₁₂、Ｃ₈、Ｃ₅、Ｃ₃、Ｃ₁、Ｃ_-1、Ｃ_-3、Ｃ_-5、Ｃ_-8、Ｃ_-12を受けて、デジタル出力ＦＡＤＣを出力する。
サブＡＤＣ３２のデジタル出力Ｃ₁₂、Ｃ₈、Ｃ₅、Ｃ₃、Ｃ₁、Ｃ_-1、Ｃ_-3、Ｃ_-5、Ｃ_-8、Ｃ_-12に対して、図９の（Ｂ）に示すデジタル出力ＦＡＤＣが生成される。

図１０は、サブＤＡＣ(Sub-DAC)３３の表記と、変換特性を示す図であり、（Ａ）が表記を、（Ｂ）が変換特性を示す。
図１０の（Ａ）に示すように、サブＤＡＣ３３は、サブＡＤＣ３２からデジタル出力Ｃ₁₂、Ｃ₈、Ｃ₅、Ｃ₃、Ｃ₁、Ｃ_-1、Ｃ_-3、Ｃ_-5、Ｃ_-8、Ｃ_-12を受けて、ＤＡＣアナログ出力ＤＡＣｏｕｔを出力する。

サブＡＤＣ３２のデジタル出力Ｃ₁₂、Ｃ₈、Ｃ₅、Ｃ₃、Ｃ₁、Ｃ_-1、Ｃ_-3、Ｃ_-5、Ｃ_-8、Ｃ_-12に対して、図９の（Ｂ）に示すＤＡＣアナログ出力ＤＡＣｏｕｔが生成される。このＤＡＣアナログ出力ＤＡＣｏｕｔは、アナログ入力信号が入ると判定されたサブ範囲の中心を、ゼロを中心するようにシフトする電圧に対応する。

減算器３４は、サンプルホールド回路３１からのアナログ入力信号Ｖｉｎから、ＤＡＣアナログ出力ＤＡＣｏｕｔを減算した信号を増幅器３５に出力する。増幅器３５は、入力信号を８倍（×８）に増幅して出力信号Ｒｓｄを生成し、後段のパイプライン・ステージ３７に出力する。
前述のように、第１実施形態では、サブＤＡＣ ３３と減算器３４と増幅器３５は、ＭＤＡＣ３９として一体に形成される。

図１１は、ＭＤＡＣ３９の構成を示す図である。
ＭＤＡＣ３９は、非反転入力端子（＋）がグランドに接続されたオペアンプ４３を有する。オペアンプ４３の反転入力端子（−）と非反転入力端子（＋）は、スイッチＳＷ₃₄で接続される。オペアンプ４３の反転入力端子（−）と出力端子の間には、スイッチＳＷ₃₃と演算容量Ｃ_f1が並列に接続される。さらに、オペアンプ４３の反転入力端子（−）には、１１個の容量Ｃ₁₂、Ｃ₈、Ｃ₅、Ｃ₃、Ｃ₁、Ｃ_-1、Ｃ_-3、Ｃ_-5、Ｃ_-8、Ｃ_-12、Ｃaが接続される。ここで、１０個の容量はデジタル出力に対応するので、同じ符号を付して表す。容量Ｃ₁₂、Ｃ₈、Ｃ₅、Ｃ₃、Ｃ₁、Ｃ_-1、Ｃ_-3、Ｃ_-5、Ｃ_-8、Ｃ_-12の他方の端子は、それぞれスイッチＳＷ₁₂、ＳＷ₈、ＳＷ₅、ＳＷ₃、ＳＷ₁、ＳＷ_-1、ＳＷ_-3、ＳＷ_-5、ＳＷ_-8、ＳＷ_-12に接続される。スイッチＳＷ₁₂、ＳＷ₈、ＳＷ₅、ＳＷ₃、ＳＷ₁、ＳＷ_-1、ＳＷ_-3、ＳＷ_-5、ＳＷ_-8、ＳＷ_-12は、スイッチＳＷ₃₁を介してＶｒｅｆまたはＶｉｎに接続される信号線と、−Ｖｒｅｆに接続される信号線の一方に接続するように切り換えられ、それぞれデータＤ₁₂、Ｄ₈、Ｄ₅、Ｄ₃、Ｄ₁、Ｄ_-1、Ｄ_-3、Ｄ_-5、Ｄ_-8、Ｄ_-12により接続が制御される。容量Ｃａは、スイッチＳＷ₃₂を介してＶｉｎまたはグランドに接続される。

容量Ｃ₁₂、Ｃ₈、Ｃ₅、Ｃ₃、Ｃ₁、Ｃ_-1、Ｃ_-3、Ｃ_-5、Ｃ_-8、Ｃ_-12、Ｃ_ｆ１、Ｃaの容量値は、４:４:２：２：２：２：２：２：４：４：４：４である。
データＤ₁₂、Ｄ₈、Ｄ₅、Ｄ₃、Ｄ₁、Ｄ_-1、Ｄ_-3、Ｄ_-5、Ｄ_-8、Ｄ_-12は、サブＡＤＣ３２のデジタル出力Ｃ₁₂、Ｃ₈、Ｃ₅、Ｃ₃、Ｃ₁、Ｃ_-1、Ｃ_-3、Ｃ_-5、Ｃ_-8、Ｃ_-12に対応し、Ｃが“０”の時にＤは“−１”で、Ｃが“１”の時にＤは“１”である。

ＭＤＡＣ３９は、アナログ入力信号Ｖｉｎを取り込むサンプルフェーズと、残差信号を演算して増幅して出力する状態を維持するホールドフェーズと、を有する。
図１２の（Ａ）は、サンプルフェーズのＭＤＡＣ３９の状態を示す。サンプルフェーズでは、スイッチＳＷ₃₁はサンプルホールド回路３１のＶｉｎの信号線に接続され、スイッチＳＷ₃₂はサンプルホールド回路３１のＶｉｎの反転出力−Ｖｉｎの信号線に接続される。スイッチＳＷ₃₃およびＳＷ₃₄は、接続状態になる。スイッチＳＷ₁₂、ＳＷ₈、ＳＷ₅、ＳＷ₃、ＳＷ₁、ＳＷ_-1、ＳＷ_-3、ＳＷ_-5、ＳＷ_-8、ＳＷ_-12は、スイッチＳＷ₃₁に接続される信号線側に接続された状態になる。

図１２の（Ａ）の状態で、オペアンプ４３はリセットされた状態になり、容量Ｃ₁₂、Ｃ₈、Ｃ₅、Ｃ₃、Ｃ₁、Ｃ_-1、Ｃ_-3、Ｃ_-5、Ｃ_-8、Ｃ_-12、ＣａにＶｉｎがサンプルされた状態になる。
図１２の（Ｂ）は、ホールドフェーズのＭＤＡＣ３９の状態を示す。ホールドフェーズでは、スイッチＳＷ₃₁はＶｒｅｆに接続され、スイッチＳＷ₃₂はグランドに接続される。スイッチＳＷ₃₃およびＳＷ₃₄は、開放（遮断）状態になる。スイッチＳＷ₁₂、ＳＷ₈、ＳＷ₅、ＳＷ₃、ＳＷ₁、ＳＷ_-1、ＳＷ_-3、ＳＷ_-5、ＳＷ_-8、ＳＷ_-12は、データＤ₁₂、Ｄ₈、Ｄ₅、Ｄ₃、Ｄ₁、Ｄ_-1、Ｄ_-3、Ｄ_-5、Ｄ_-8、Ｄ_-12に応じて接続が制御され、“１”であればＶｒｅｆに、“−１”であれば−Ｖｒｅｆに接続される。

ＭＤＡＣ３９は、オペアンプ４３のゲインが無限大であると仮定すると、Ｒｓｄ＝８（Ｖｉｎ−（４Ｄ₁₂＋４Ｄ₈＋２Ｄ₅＋２Ｄ₃＋２Ｄ₁＋２Ｄ_-1＋２Ｄ_-3＋２Ｄ_-5＋４Ｄ_-8＋４Ｄ_-12）×Ｖｒｅｆ／３２）の式にしたがって出力Ｒｓｄを生成する。
実際には、オペアンプ４３のゲインは無限大ではなく、オペアンプ４３の入力依存であるから、Ｒｓｄは非線形性を有し、中心（ゼロ）から離れるにしたがって非線形性の誤差が大きくなる。第１実施形態では、高精度が要求されるアナログ入力信号の範囲については、非線形性の誤差が大きくなる周辺部は使用しないので、高精度を実現できる。

図１３は、第１実施形態のパイプライン・ＡＤ変換回路において、アナログ入力信号Ｖｉｎに対する各部の値、および範囲を示す図である。アナログ入力信号Ｖｉｎが、１１個のサブ範囲のいずれかに入るかに応じて、サブＡＤＣ(subADC)３２の出力、サブＤＡＣ(subDAC)３３の出力、増幅器の出力する残差信号Ｒｓｄ、残差信号の出力範囲、および最終的なＡＤＣ出力（ＡＤ変換値）が示されている。ＢＡＤＣは、後段のパイプライン・ステージ５７の出力するＡＤ変換値である。残差信号Ｒｓｄの出力範囲は、図６に示される値に対応する。

例えば、Ｖｉｎが１０／１６×Ｖｒｅｆの場合、ＡＤ変換値は２０４８×１０／１６＝１２８０である。第１実施形態では、Ｖｉｎがこのレベルである場合、ＦＡＤＣ＝１０で、ＢＡＤＣ＝０であるから、Ｄｏｕｔ＝１０×１２８＝１２８０となり、正しい変換が行える。

同様に、Ｖｉｎが２．５／１６×Ｖｒｅｆの場合、ＡＤ変換値は２０４８×２．５／１６＝３２０である。第１実施形態では、Ｖｉｎがこのレベルである場合、ＦＡＤＣ＝２で、ＢＡＤＣ＝６４であるから、Ｄｏｕｔ＝２×１２８＋６４＝３２０となり、正しい変換が行える。

さらに、Ｖｉｎが１５／１６×Ｖｒｅｆの場合、ＡＤ変換値は２０４８×１５／１６＝１９２０である。第１実施形態では、Ｖｉｎがこのレベルである場合、ＦＡＤＣ＝１４で、ＢＡＤＣ＝１２８であるから、Ｄｏｕｔ＝１４×１２８＋１２８＝１９２０となり、正しい変換が行える。

図１４は、第２実施形態のパイプライン・ＡＤ変換回路の構成を示す図である。
図１４に示すように、第２実施形態のパイプライン・ＡＤ変換回路は、初段のパイプライン・ステージを構成するアナログ／デジタル変換ユニット５０と、アナログ入力信号Ｖｉｎのサンプルホールド回路５１と、後段のＡＤＣパイプライン・ステージ(backend ADC)５７と、デジタル演算回路５８と、を有する。

初段のアナログ／デジタル変換ユニット５０は、サブＡＤＣ(sub-ADC)５２と、増幅ＤＡＣ(MDAC)５９と、を有する。初段のＡＤ変換値ＦＡＤＣは、サブＡＤＣ５２の発生するデジタル出力をしようするので、サブＡＤＣエンコーダは設けない。ＭＤＡＣ５９は、制御信号発生器６０と、マルチプレクサ（ＭＵＸ）６１と、ＤＡＣ５３と、減算器５４と、増幅器(A)５５と、を有する。ＤＡＣ５３、減算器５４および増幅器５５は、一体に形成され、増幅した残差信号を保持するサンプルホールド機能を有する。

サンプルホールド回路５１でサンプル＆ホールドされたアナログ入力信号Ｖｉｎは、サブＡＤＣ５２および減算器５４に入力される。増幅器５５の出力は、後段のＡＤＣパイプライン・ステージ５７に入力される。

デジタル演算回路５８は、初段のアナログ／デジタル変換ユニット５０の出力するＡＤ変換値ＦＡＤＣおよび後段のＡＤＣパイプライン・ステージ５７の出力するＡＤ変換値ＢＡＤＣから、１２ビットのＡＤ変換出力Ｄｏｕｔを生成する。

第２実施形態のパイプライン・ＡＤ変換回路の初段のアナログ／デジタル変換ユニット５０は、図６に示した第１実施形態と同様に、１１個のサブ範囲を有し、入力信号範囲Ｖｒｅｆから−Ｖｒｅｆを、４：４：３：２：２：２：２：２：３：４：４の比率で分割する。

図１５の（Ａ）は、第２実施形態におけるサブＡＤＣ５２の構成を示す図であり、図１５の（Ｂ）は、サブＡＤＣ５２を構成する２１個の比較器７１の閾値レベルを示す図である。

図１５の（Ａ）に示すように、サブＡＤＣ５２は、２１個の比較器７１と、参照電源Ｖｒｅｆと−Ｖｒｅｆの間に直列に接続した同一抵抗値の３２個の抵抗７２と、を有する。そして、抵抗７２同士の３１個の接続ノードに、−Ｖｒｅｆ側から順に、０から３０の番号をつけ、０、２、４、６、８、２２、２４、２６、２８、３０以外の接続ノードから閾値レベルに対応する２１個の電圧信号を取り出し、比較器７１の一方の入力に供給する。比較器７１の他方の入力には、アナログ入力信号Ｖｉｎが供給される。２１個の比較器７１の比較結果が、デジタル出力Ｃ₁、Ｃ₃、Ｃ₅、…、Ｃ₂₇、Ｃ₂₉である。また、デジタル出力Ｃ₁、Ｃ₃、Ｃ₅、…、Ｃ₂₇、Ｃ₂₉は、図１５の（Ｂ）に示すように、比較の閾値レベルも表すものとする。入力信号範囲Ｖｒｅｆから−Ｖｒｅｆを３２等分し、Ｖｒｅｆを“１(=16/16)”に、−Ｖｒｅｆを“−１(=-16/16)”に対応させると、２１個の比較器７１の閾値レベルＣ₁、Ｃ₃、Ｃ₅、…、Ｃ₂₇、Ｃ₂₉は、-14/16,-12/16,-10/16,-8/16,-6/16,-5/16,-4/16,-3/16,-2/16,-1/16,0,1/16,2/16,3/16,4/16,5/16,6/16,8/16,10/16,12/16,14/16である。

言い換えると、サブＡＤＣ５２は、０番目から３０番目の３１個の比較器を有する５ビットのサブＡＤＣにおいて、０、２、４、６、８、２２、２４、２６、２８、３０番目の比較器を除いた構成を有するものである。

アナログ／デジタル変換ユニット５０のＡＤ変換値ＦＡＤＣは、Ｄ_1out〜Ｄ_10outで構成され、Ｄ_1outはＣ₂₇を、Ｄ_2outはＣ₂₃を、Ｄ_3outはＣ₂₀を、Ｄ_4outはＣ₁₈を、Ｄ_5outはＣ₁₆を、Ｄ_6outはＣ₁₄を、Ｄ_7outはＣ₁₂を、Ｄ_8outはＣ₁₀を、Ｄ_9outはＣ₇を、Ｄ_10outはＣ₃を、それぞれ使用する。

制御信号発生器６０は、デジタル出力のうちの６個の出力Ｃ₂₀、Ｃ₁₈、Ｃ₁₆、Ｃ₁₄、Ｃ₁₂、Ｃ₁₀を受けて、図１６の（Ａ）の演算式にしたがって、制御信号Ｃ_ｎｔを演算する。したがって、制御信号発生器６０は、ＡＮＤ、ＮＯＴおよびＯＲを含む論理回路で実現できる。デジタル出力Ｃ₂₀、Ｃ₁₈、Ｃ₁₆、Ｃ₁₄、Ｃ₁₂、Ｃ₁₀に対する制御信号Ｃ_ntの値を、図１６の（Ｂ）に示す。

図１７の（Ａ）は、マルチプレクサ（ＭＵＸ）６１の構成を示す図である。図１７の（Ａ）に示すように、ＭＵＸ６１は、デジタル出力Ｃ₁、Ｃ₅、Ｃ₉、Ｃ₁₃、Ｃ₁₇、Ｃ₂₁、Ｃ₂₅およびＣ₂₉の第１組と、Ｃ₃、Ｃ₇、Ｃ₁₁、Ｃ₁₅、Ｃ₁₉、Ｃ₂₃、Ｃ₂₇および“０”の第２組を受け、制御信号Ｃ_ntが“１”の時には第１の組を、“０” の時には第２の組を選択してデータＤ₁〜Ｄ₈として出力する。

したがって、制御信号Ｃ_ntが“１”の時には、図１７の（Ｂ）に示すように、ＤＡＣ５３には第１の組のデジタル出力Ｃ₁、Ｃ₅、Ｃ₉、Ｃ₁₃、Ｃ₁₇、Ｃ₂₁、Ｃ₂₅およびＣ₂₉が入力される。制御信号Ｃ_ntが“０”の時には、図１７の（Ｃ）に示すように、ＤＡＣ５３には第２の組のデジタル出力Ｃ₃、Ｃ₇、Ｃ₁₁、Ｃ₁₅、Ｃ₁₉、Ｃ₂₃、Ｃ₂₇および“０”が入力される。

前述のように、第２実施形態では、ＤＡＣ ５３と減算器５４と増幅器５５は、ＭＤＡＣ５９として一体に形成される。
図１８は、ＭＤＡＣ５９の構成を示す図である。
ＭＤＡＣ５９は、非反転入力端子（＋）がグランドに接続されたオペアンプ７３を有する。オペアンプ７３の反転入力端子（−）と非反転入力端子（＋）は、スイッチＳＷ₄₃で接続される。オペアンプ４３の反転入力端子（−）と出力端子の間には、スイッチＳＷ₄₂と演算容量Ｃ_f1が並列に接続される。さらに、オペアンプ４３の反転入力端子（−）には、８個の容量Ｃ₁〜Ｃ₈が接続される。容量Ｃ₁〜Ｃ₈の他方の端子は、それぞれスイッチＳＷ₁〜ＳＷ₈に接続される。スイッチＳＷ₁〜ＳＷ₇は、スイッチＳＷ₄₁を介してＶｒｅｆまたはＶｉｎに接続される信号線と、−Ｖｒｅｆに接続される信号線の一方に接続するように切り換えられる。また、スイッチＳＷ₈は、スイッチＳＷ₄₁を介してＶｒｅｆまたはＶｉｎに接続される信号線と、スイッチＳＷ₄₄の一方に接続するように切り換えられる。さらに、スイッチＳＷ₄₄は、−Ｖｒｅｆに接続される信号線に接続する場合と開放（遮断）になる場合に切り換えられる。スイッチＳＷ₁〜ＳＷ₈は、それぞれデータＤ₁〜Ｄ₈により接続が制御される。スイッチＳＷ₄₄は、制御信号Ｃ_ntにより制御される。

容量Ｃ₁〜Ｃ₈およびＣ_ｆ１の容量値は、同一である。
ＭＤＡＣ５９は、アナログ入力信号Ｖｉｎを取り込むサンプルフェーズと、残差信号を演算して増幅して出力する状態を維持するホールドフェーズと、を有する。

図１９の（Ａ）は、サンプルフェーズのＭＤＡＣ５９の状態を示す。サンプルフェーズでは、スイッチＳＷ₄₁はサンプルホールド回路３１のＶｉｎの信号線に接続され、スイッチＳＷ₄₂およびＳＷ₄₃は、接続状態になる。スイッチＳＷ₁〜ＳＷ₈は、スイッチＳＷ₄₁に接続される信号線側に接続された状態になる。
図１９の（Ａ）の状態で、オペアンプ７３はリセットされた状態になり、容量Ｃ₁〜Ｃ₈にＶｉｎがサンプルされた状態になる。

図１９の（Ｂ）は、ホールドフェーズのＭＤＡＣ５９の状態を示す。ホールドフェーズでは、スイッチＳＷ₄₁はＶｒｅｆに接続され、スイッチＳＷ₄₂およびＳＷ₄₃は、開放（遮断）状態になる。スイッチＳＷ₁〜ＳＷ₈およびＳＷ₄₄は、データＤ₁〜Ｄ₈および制御信号Ｃ_ntに応じて接続が制御される。具体的には、スイッチＳＷ₁〜ＳＷ₇は、データＤ₁〜Ｄ₇が“１”であればＶｒｅｆに、“０”であれば−Ｖｒｅｆに接続される。スイッチＳＷ₈は、データＤ₈が“１”であればＶｒｅｆに、“０”であればスイッチＳＷ₄₄に接続される。スイッチＳＷ₄₄は、制御信号Ｃ_ntが“１”であれば−Ｖｒｅｆに、“０”であれば開放状態になる。

ＭＤＡＣ５９の出力Ｖｏｕｔは、オペアンプ４３のゲインが無限大であると仮定すると、次の式で表される。

ここで、Ｄ₁〜Ｄ₇が“１”の時に、Ｄ’₁〜Ｄ’₇は“１”であり、Ｄ₁〜Ｄ₇が“０”の時に、Ｄ’₁〜Ｄ’₇は“−１”である。また、Ｄ₈が“１”の時に、Ｄ’₈は“１”であり、Ｄ₈が“０”で且つＣ_ntが“１”の時に、Ｄ’₈は“−１”であり、Ｄ₈が“０”で且つＣ_ntが“０”の時に、Ｄ’₈は“０”である。

図２０は、初段のアナログ／デジタル変換ユニット５０における動作を示すタイムチャートである。
ＭＵＸ６１は、制御信号Ｃ_ntに応じて、第１組のデジタル出力Ｃ₁、Ｃ₅、Ｃ₉、Ｃ₁₃、Ｃ₁₇、Ｃ₂₁、Ｃ₂₅およびＣ₂₉と、第２組のデジタル出力Ｃ₃、Ｃ₇、Ｃ₁₁、Ｃ₁₅、Ｃ₁₉、Ｃ₂₃、Ｃ₂₇および“０”を選択して、ＤＡＣ５３に供給する。上段に示すように、アナログ入力信号Ｖｉｎに対して、第１組のデジタル出力は破線で示すような出力信号Ｖｏｕｔを生成し、第２組のデジタル出力は実線で示すような出力信号Ｖｏｕｔを生成する。

中段に示すように、制御信号Ｃ_ntは、中心付近の３つの期間“１”になり、それ以外の期間は“０”である。制御信号Ｃ_ntが“１”である期間においては第２組のデジタル出力が選択され、制御信号Ｃ_ntが“０”である期間においては第２組のデジタル出力が選択される。
そのため、出力信号Ｖｏｕｔは、下段に示すような信号となる。これは、図６に示した題１実施形態の出力信号Ｒｓｄと同じである。

図２１は、後段のパイプライン・ステージ５７とデジタル演算回路５８の構成を示す図であり、（Ａ）がパイプライン・ステージ５７を、（Ｂ）がデジタル演算回路５８の構成を示す。
図２１の（Ａ）に示すように、後段のパイプライン・ステージ５７は、直列に接続された６個の１．５ビットのパイプライン・ステージ(1.5bit Stage)８１と１個の３ビットパイプライン・ステージ(3bit Stage)８２を有する。１．５ビットのパイプライン・ステージ８１および３ビットパイプライン・ステージ８２は、通常使用されるものを使用でき、その構成は広く知られているので、説明は省略する。

図２１の（Ａ）に示すように、１．５ビットのパイプライン・ステージ８１は、それぞれ２本のデータ線で、変換結果Ｄ_11out、Ｄ_12out、Ｄ_13out、Ｄ_14out、Ｄ_15out、Ｄ_16outを出力する。３ビットパイプライン・ステージ８２は、３本のデータ線で、変換結果Ｄ_17outを出力する。また、前述のように、初段のアナログ／デジタル変換ユニット５０は、１０本のデータ線で、変換結果Ｄ_1out〜Ｄ_10outを出力する。デジタル演算回路５８は、これらの出力を受けて、デジタル出力Ｄ₁₉〜Ｄ₁を含む出力Ｄｏｕｔを生成する。

図２１の（Ｂ）に示すように、デジタル演算回路５８は、遅延回路８５と、半加算器(Half Adder)８６と、５個の全加算器(Full Adder)８７と、半加算器(Half Adder)８８と、を有する。遅延回路８５は、Ｄ_1out〜Ｄ_10outを８クロック分遅延させ、Ｄ_11out〜Ｄ_16outを、それぞれ７〜２クロック分遅延させ、Ｄ_17outを１クロック分遅延させる。
デジタル出力Ｄ₁₉〜Ｄ₁₀は変換結果Ｄ_1out〜Ｄ_10outであり、デジタル出力Ｄ₂〜Ｄ₁は変換結果Ｄ_17outの下位２ビットである。

変換結果Ｄ_17outの最上位ビットとＤ_16outは、半加算器８８で加算され、その結果がデジタル出力Ｄ₃になる。５個の全加算器８７は、対応する変換結果Ｄ_12out、Ｄ_13out、Ｄ_14out、Ｄ_15out、Ｄ_16outのうちの２つと、下位の全加算器８７または半加算器８８のキャリィと、を加算する。５個の全加算器８７の演算結果が、Ｄ₈〜Ｄ₄になる。さらに、半加算器８６は、Ｄ_11outに下位の全加算器８７のキャリィを加算する。半加算器８６の演算結果が、Ｄ₉になる。以上のようにして、デジタル出力Ｄ₁₉〜Ｄ₁がえられる。

デジタル演算回路５８は、上記のデジタル出力Ｄ₁₉〜Ｄ₁から１０進数のＡＤ変換結果であるＤｏｕｔを次の式にしたがって演算する。
Ｄｏｕｔ＝Ｄ₁₉×５１２＋Ｄ₁₈×５１２＋Ｄ₁₇×２５６＋…＋Ｄ₁₂×２５６＋Ｄ₁₁×５１２＋Ｄ₁₀×５１２＋Ｄ₉×２５６＋Ｄ₈×１２８＋Ｄ₇×６４＋Ｄ₆×３２＋Ｄ₅×１６＋Ｄ₄×８＋Ｄ₃×４＋Ｄ₂×２＋Ｄ₁×１

第２実施形態のパイプライン・ＡＤ変換回路のＭＡＴＬＡＢ（登録商標）によるシミュレーションを行った。シミュレーションは、−ＶｒｅｆからＶｒｅｆ（−１Ｖ〜＋１Ｖ）に変化するランプ波形のアナログ信号Ｖｉｎを入力し、３３．６ＭＨｚのサンプリング周波数でサンプリングを行った。

図２２は、上記のアナログ信号を入力した時の初段のパイプライン・ステージの出力Ｖｏｕｔの変化を示す図である。図示のように、図２０に示した変化と同じように変化する出力Ｖｏｕｔが得られる。

図２３は、アナログ入力信号Ｖｉｎに対するＡＤ変換出力Ｄｏｕｔの変化を示す図である。これにより、１２ビットのＡＤ変換結果が得られることが分かる。
図２４は、初段のアナログ／デジタル変換ユニット５０の増幅器５５の入出力特性が、入力をｘ、出力をｙとした時に、ｙ＝８ｘ＋２ｘ^２−２ｘ^３で表されるとして、ＡＤ変換値の各値における誤差を示す図であり、（Ａ）がＤＮＬ（微分非直線性誤差）を、（Ｂ）がＩＮＬ（積分非直線性誤差）を、示す。これから、初段のアナログ／デジタル変換ユニット５０の出力範囲が狭い、図２４の（Ａ）および（Ｂ）において円で囲った部分の誤差が、他の部分より小さいことが分かる。

本発明は、パイプライン・ＡＤ変換回路に適用される。

３１ サンプルホールド回路
３２ サブＡＤ変換器
３３ サブＤＣ変換器
３４ 減算器
３５ 増幅器
３６ サブＡＤＣエンコーダ
３７ 後段のパイプライン・ステージ
３８ デジタル演算回路

Claims (8)

1. 直列に接続された複数のアナログ／デジタル変換ユニットと、
   前記複数のアナログ／デジタル変換ユニットのサブ変換結果から、入力アナログ信号のデジタル変換値を算出するデジタル演算回路と、を備え、
   各アナログ／デジタル変換ユニットは、
   アナログ入力信号をサブＡＤ値に変換するサブＡＤ変換器と、
   前段から入力されるアナログ入力信号から、前記サブＡＤ値に応じたアナログ減算信号を減算して残差信号を発生し、前記残差信号を増幅して出力する増幅ＤＡ変換器と、を備えるパイプライン・ＡＤ変換回路であって、
   初段の前記アナログ／デジタル変換ユニットの前記サブＡＤ変換器は、前記入力アナログ信号の入力範囲を少なくとも４個以上のサブ範囲に分割して、前記入力アナログ信号がいずれの前記サブ範囲に入るかを判定し、
   前記４個以上のサブ範囲の大きさが異なり、
   前記増幅ＤＡ変換器は、大きさが異なる前記４個以上のサブ範囲に応じた間隔の異なる電圧値の前記アナログ減算信号を発生する、ことを特徴とするパイプライン・ＡＤ変換回路。
2. 前記入力アナログ信号の入力範囲の中心付近の前記サブ範囲の大きさは、前記入力アナログ信号の入力範囲の周辺の前記サブ範囲の大きさより小さい請求項１に記載のパイプライン・ＡＤ変換回路。
3. 前記入力アナログ信号の入力範囲の中心付近の前記サブ範囲の大きさは、前記入力アナログ信号の入力範囲の周辺の前記サブ範囲の大きさより大きい請求項１に記載のパイプライン・ＡＤ変換回路。
4. 前記サブ範囲は、１１個であり、
   前記サブ範囲の大きさは、前記入力アナログ信号の入力範囲の一方の端から他方の端の方向に対して、４：４：３：２：２：２：２：２：３：４：４である請求項２に記載のパイプライン・ＡＤ変換回路。
5. 初段の前記アナログ／デジタル変換ユニットの前記サブＡＤ変換器は、前記サブ範囲の境界に対応した閾値を有する１０個の比較器を備える請求項４に記載のパイプライン・ＡＤ変換回路。
6. 初段の前記アナログ／デジタル変換ユニットの前記サブＡＤ変換器は、２１個の比較器を備え、
   前記２１個の比較器の閾値は、前記入力アナログ信号の入力範囲の両端を、２:２:２:２:２:１:１:１:１:１:１:１：１：１：１：１：１：２：２：２：２：２に分割した２１レベルに対応する請求項４に記載のパイプライン・ＡＤ変換回路。
7. 初段の前記アナログ／デジタル変換ユニットの前記増幅ＤＡ変換器は、
   前記２１個の比較器のうちの６個の比較器を含む第１グループの比較結果に基づいて制御信号を発生する制御信号発生器と、
   前記２１個の比較器のうちの前記第１グループ以外の８個の比較器を含む第２グループの比較結果の組と、前記２１個の比較器のうちの前記第１および第２グループ以外の７個の比較器を含む第３グループの比較結果と論理値ゼロの組との一方を選択するマルチプレクサと、
   前記マルチプレクサの出力に基づいて、アナログシフト信号を発生するサブＤＡＣと、
   前記入力アナログ信号から前記アナログシフト信号を減算する減算器と、
   前記減算器の出力を増幅する残差アンプと、を備える請求項６に記載のパイプライン・ＡＤ変換回路。
8. 前記サブＤＡＣ、前記減算器および前記残差アンプは、一体に形成される請求項７に記載のパイプライン・ＡＤ変換回路。

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