JP5350661B2 - Ａ／ｄ変換器 - Google Patents

Description

本発明は、残余電圧を出力する単位変換回路を備えたＡ／Ｄ変換器に関する。

図１６は、非特許文献１などに記載されている従来のパイプライン型Ａ／Ｄ変換器の構成を示している。このＡ／Ｄ変換器１は、単位変換回路２を直列（パイプライン状）にＮ個並べた構成となっている。単位変換回路２は、サンプルホールド回路３、ＭビットのサブＡ／Ｄ変換器４、ＭビットのＤ／Ａ変換器５、減算器６、および２^M倍の増幅率を持つ増幅器７から構成されている。サブＡ／Ｄ変換器４は、その構成要素であるコンパレータ（図示せず）のオフセットに起因する誤差を持っている。そこで、通常はＡ／Ｄ変換特性の悪化を防止するため、サブＡ／Ｄ変換器４とＤ／Ａ変換器５に対し冗長ビットを付加している。冗長ビットを付加すると、非特許文献２に記載されているように、サブＡ／Ｄ変換器４で用いるしきい値に所定量のずれが許容される。

Ｍ＝１の場合の単位変換回路２の入出力特性は図１７に示すようになる。横軸は単位変換回路２の入力電圧Ｖin、縦軸は２倍の増幅率を持つ増幅器７からの出力電圧Ｖout（残余電圧）であり、サブＡ／Ｄ変換器４とＤ／Ａ変換器５は、０．５ビットの冗長ビットが付加された１．５ビット（３値）で変換を行う。

増幅器７の出力電圧範囲が−Ｖref〜＋Ｖrefの場合、サブＡ／Ｄ変換器４は、−Ｖref≦Ｖin＜−Ｖref／４のときにコード“００”を出力し、−Ｖref／４≦Ｖin＜Ｖref／４のときにコード“０１”を出力し、Ｖref／４≦Ｖin＜Ｖrefのときにコード“１０”を出力する。各段の単位変換回路２から出力されるこれらのコードを１ビットずつシフトしながら加算することにより、最終的なＮビットのＡ／Ｄ変換コードＤＯが得られる。

この図１７から分かるように、Ｖin＜−ＶrefおよびＶref＜Ｖinの各入力電圧範囲では、出力電圧Ｖoutが−Ｖref〜＋Ｖrefの電圧範囲を超えてしまうので、増幅器７は２倍に増幅した電圧を出力することができず、正確にＡ／Ｄ変換することができない。つまり、Ａ／Ｄ変換器１の入力ダイナミックレンジは−Ｖref〜＋Ｖrefであり、絶対値がリファレンス電圧Ｖrefを超える電圧をＡ／Ｄ変換することができない。

この問題を解決するため、特許文献１に記載のＡ／Ｄ変換器は、入力信号の電圧を分圧してリファレンス電圧範囲内の分圧信号として出力する分圧回路を備え、その分圧信号をサンプリングおよびＡ／Ｄ変換してデジタルデータを得るようになっている。また、特許文献２に記載のＡ／Ｄ変換器は、バイアス電圧を生成するバイアス制御回路を有する増幅回路を備え、増幅回路の出力がリファレンス電圧範囲を超える場合に、増幅回路の出力をバイアス制御回路でシフト制御するようになっている。
特開２００６−２４９７５号公報 特開２００６−１１５０２７号公報 宮原、松澤、「パイプライン型ＡＤＣの研究−容量とＯＰアンプの基本要件の検討−」、電子情報通信学会 集積回路研究専門委員会、ＩＣＤ２００４−５１、ｖｏｌ．１０４、ｎｏ．１７５、ｐｐ．７−１２、２００４年７月 谷口研二著、「ＬＳＩ設計者のためのＣＭＯＳアナログ回路入門」、ＣＱ出版社、２００４年１２月、ｐ．３１３

特許文献１、２に記載された前処理回路（分圧回路、バイアス制御回路）を追加すると、レイアウト面積が増加するとともに、前処理回路自体の誤差によりＡ／Ｄ変換器の精度が却って悪化するという問題が生じる。

本発明は上記事情に鑑みてなされたもので、その目的は、前処理回路を追加することなく、Ａ／Ｄ変換可能な入力ダイナミックレンジを拡大し、リファレンス電圧範囲を超えた入力電圧をＡ／Ｄ変換可能なＡ／Ｄ変換器を提供することにある。

請求項１に記載した手段によれば、単位変換回路は、Ｍビットの分解能に対して冗長ビットが付加されており、サブＡ／Ｄ変換器により入力電圧を２^M+1−１値からなるコードにＡ／Ｄ変換し、そのＡ／Ｄ変換コードのＤ／Ａ変換値と入力電圧との差電圧を２^M倍して残余電圧を出力する。Ａ／Ｄ変換器は、この単位変換回路から出力される残余電圧を再び単位変換回路に入力する動作を必要回数だけ実行することにより、当該Ａ／Ｄ変換器に入力されたＡ／Ｄ変換対象電圧のＡ／Ｄ変換コードを生成する。

この場合、少なくともＡ／Ｄ変換対象電圧を単位変換回路に入力して最初の残余電圧を得る際に、増幅ゲインを２^M倍のままとしながら、サブＡ／Ｄ変換器とＤ／Ａ変換器の分解能を２^M+1−１値からｋ値（ｋは１以上の整数であって２を除く）だけ拡張することにより、出力電圧範囲はそのままで入力ダイナミックレンジ（入力電圧範囲）を拡大することができる。その結果、リファレンス電圧範囲を超えたＡ／Ｄ変換対象電圧をＡ／Ｄ変換可能となる。

単位変換回路は、サブＡ／Ｄ変換器によりＡ／Ｄ変換するために、出力電圧範囲の電圧幅と同じ電圧幅を持つ入力電圧範囲を両端の区域の幅が比率３、両端の区域に挟まれた中間の区域の幅が比率２となるように３：２：…：２：３の比率で２^M+1−１個の区域に区分する２^M+1−２個のしきい値を等間隔に備え、入力電圧をしきい値に従って２^M+1−１値からなるコードにＡ／Ｄ変換する。そして、少なくともＡ／Ｄ変換対象電圧を入力して最初の残余電圧を得る際には、入力電圧範囲の高電位側の外側または低電位側の外側または両電位側の外側に前記等間隔を隔てながらｋ個のしきい値を加え、これらのしきい値により３：２：…：２：３の比率で区分されることになる拡張入力電圧範囲内の入力電圧を２^M+1−１＋ｋ値からなる拡張したコードにＡ／Ｄ変換する。

請求項２に記載した手段によれば、単位変換回路に冗長ビットが付加されている請求項１に記載した手段において、入力電圧範囲を区分する２^M+1−２個の各しきい値は、それぞれ入力電圧範囲を３：２：…：２：３の比率で区分する等間隔の各基準しきい値を中心として、（入力電圧範囲の電圧幅）／２^M+2未満の値だけ高電位側または低電位側へのずれが許容され、拡張入力電圧範囲を区分する２^M+1−２＋ｋ個の各しきい値は、それぞれ拡張入力電圧範囲を３：２：…：２：３の比率で区分する等間隔の各基準しきい値を中心として、（拡張前入力電圧範囲の電圧幅）／２^M+2未満の許容値だけ高電位側または低電位側のずれが許容される。

請求項３に記載した手段によれば、単位変換回路は、サブＡ／Ｄ変換器により入力電圧を２^M値からなるコードにＡ／Ｄ変換し、そのＡ／Ｄ変換コードのＤ／Ａ変換値と入力電圧との差電圧を２^M倍して残余電圧を出力する。Ａ／Ｄ変換器は、この単位変換回路から出力される残余電圧を再び単位変換回路に入力する動作を必要回数だけ実行することにより、当該Ａ／Ｄ変換器に入力されたＡ／Ｄ変換対象電圧のＡ／Ｄ変換コードを生成する。

この場合、少なくともＡ／Ｄ変換対象電圧を単位変換回路に入力して最初の残余電圧を得る際に、増幅ゲインを２^M倍のままとしながら、サブＡ／Ｄ変換器とＤ／Ａ変換器の分解能を２^M値からｋ値（ｋは１以上の整数であって２を除く）だけ拡張することにより、出力電圧範囲はそのままで入力ダイナミックレンジ（入力電圧範囲）を拡大することができる。その結果、リファレンス電圧範囲を超えたＡ／Ｄ変換対象電圧をＡ／Ｄ変換可能となる。

単位変換回路は、サブＡ／Ｄ変換器によりＡ／Ｄ変換するために、出力電圧範囲の電圧幅と同じ電圧幅を持つ入力電圧範囲を２^M個の等幅区域に区分する２^M−１個のしきい値を等間隔に備え、入力電圧をしきい値に従って２^M値からなるコードにＡ／Ｄ変換する。そして、少なくともＡ／Ｄ変換対象電圧を入力して最初の残余電圧を得る際には、しきい値に対しさらに入力電圧範囲の高電位側の外側または低電位側の外側または両電位側の外側に前記等間隔を隔てながらｋ個のしきい値を加え、これらのしきい値により等幅区域に区分されることになる拡張入力電圧範囲内の入力電圧を２^M＋ｋ値からなる拡張したコードにＡ／Ｄ変換する。

請求項４に記載した手段によれば、請求項１、２記載のＡ／Ｄ変換器の単位変換回路は、Ｍ＝１の場合、入力電圧を３値（１．５ビット）からなる冗長コードにＡ／Ｄ変換し、そのＡ／Ｄ変換コードのＤ／Ａ変換値と入力電圧との差電圧を２倍して残余電圧を出力する。そして、少なくとも初段の単位変換回路は、拡張した４値、６値、７値の何れかの分解能でＡ／Ｄ変換対象電圧をＡ／Ｄ変換する。また、Ｍ＝２の場合、入力電圧を７値（２．７５ビット）からなる冗長コードにＡ／Ｄ変換し、そのＡ／Ｄ変換コードのＤ／Ａ変換値と入力電圧との差電圧を４倍して残余電圧を出力する。そして、少なくとも初段の単位変換回路は、８値、１０値、１１値の何れかの分解能でＡ／Ｄ変換対象電圧をＡ／Ｄ変換する。

一方、請求項３記載のＡ／Ｄ変換器の単位変換回路は、Ｍ＝１の場合、入力電圧を２値（１ビット）からなる非冗長コードにＡ／Ｄ変換し、そのＡ／Ｄ変換コードのＤ／Ａ変換値と入力電圧との差電圧を２倍して残余電圧を出力する。そして、少なくとも初段の単位変換回路は、拡張した３値、５値、６値の何れかの分解能でＡ／Ｄ変換対象電圧をＡ／Ｄ変換する。また、Ｍ＝２の場合、入力電圧を４値（２ビット）からなる非冗長コードにＡ／Ｄ変換し、そのＡ／Ｄ変換コードのＤ／Ａ変換値と入力電圧との差電圧を４倍して残余電圧を出力する。そして、少なくとも初段の単位変換回路は、５値、７値、８値の何れかの分解能でＡ／Ｄ変換対象電圧をＡ／Ｄ変換する。

請求項５に記載した手段によれば、単位変換回路がｋ値だけ拡張したコードにより入力電圧をＡ／Ｄ変換する場合、入力電圧範囲の上限側と下限側とに同数値ずつ拡張したＡ／Ｄ変換コードを用いる。これにより、入力電圧範囲の上限側と下限側にそれぞれ入力ダイナミックレンジを拡大することができる。

請求項６に記載した手段によれば、複数の単位変換回路を直列に接続してパイプライン型のＡ／Ｄ変換器を構成できる。

請求項７に記載した手段によれば、１以上の単位変換回路を備え、残余電圧を当該単位変換回路に順次巡回させることにより巡回型のＡ／Ｄ変換器を構成することもできる。

請求項８に記載した手段によれば、Ａ／Ｄ変換対象電圧を単位変換回路に入力して最初の残余電圧を得る際にのみ、当該単位変換回路は、ｋ値だけ拡張したコードを用いて入力電圧をＡ／Ｄ変換する。パイプライン型Ａ／Ｄ変換器では１段目であり、巡回型Ａ／Ｄ変換器では１巡目（複数段からなる場合には１段目）である。

（第１の実施形態）
以下、本発明の第１の実施形態について図１ないし図５を参照しながら説明する。
図１は、ＩＣとして構成されたパイプライン型Ａ／Ｄ変換器の構成を示しており、図１６と同一部分には同一符号を付している。このＡ／Ｄ変換器１１は、Ｎ個（Ｎ≧２）の単位変換回路を直列に接続して構成されている。初段は単位変換回路１２により構成され、２段目からＮ段目までは図１６に示した従来の単位変換回路２により構成されている。

単位変換回路２のサブＡ／Ｄ変換器４とＤ／Ａ変換器５は、下記（１）式に従って、Ｍ＝１ビットに対し冗長ビットが付加された１．５ビット（３値）の分解能を有している。サブＡ／Ｄ変換器４は、前段の単位変換回路から出力される残余電圧を入力電圧Ｖinとし、その大きさに応じて “００”、“０１”、“１０”の何れかのコードを出力する。
単位変換回路２が用いるコードの値＝２^M+1−１ …（１）

一方、初段の単位変換回路１２は、入力電圧Ｖin（Ａ／Ｄ変換対象電圧Ｖｓ）のサンプルホールド回路３、サンプルホールドされた入力電圧ＶinをＡ／Ｄ変換するサブＡ／Ｄ変換器１４、サブＡ／Ｄ変換器１４の出力コードをＤ／Ａ変換するＤ／Ａ変換器１５、サンプルホールドされた入力電圧ＶinからＤ／Ａ変換器１５の出力電圧を減算する減算器６、および減算器６の出力電圧を２倍（＝２^M倍）に増幅して残余電圧である出力電圧Ｖoutを得る増幅器７から構成されている。増幅器７の出力電圧範囲は０Ｖ〜５Ｖである。

単位変換回路１２は、下記（２）式に従って、サブＡ／Ｄ変換器１４とＤ／Ａ変換器１５がＭ＝１ビットに対し冗長ビットを含め５値（ｋ＝２）の分解能を有し、Ａ／Ｄ変換対象電圧Ｖｓである入力電圧Ｖinの大きさに応じて“１１１”、“０００”、“００１”、“０１０”、“０１１”の何れかの拡張コード（２の補数表現）を出力する。
単位変換回路１２が用いるコードの値＝２^M+1−１＋ｋ …（２）
ただし、ｋは１以上の整数

図２は、Ｍ＝１の場合の単位変換回路の入出力特性を示している。上から順に、（ａ）冗長ビットを持たない従来の単位変換回路、（ｂ）２段目からＮ段目で用いられる冗長ビットを持つ従来の単位変換回路２、（ｃ）１段目で用いられる冗長ビットを持つ単位変換回路１２（ｋ＝２）である。何れの場合も、増幅器７の増幅率は２倍である。

（ａ）冗長ビットを持たない従来の単位変換回路
サブＡ／Ｄ変換器とＤ／Ａ変換器（何れも図示せず）は１ビット（２値）の分解能を有し、入力ダイナミックレンジ（入力電圧範囲）は０Ｖ〜５Ｖである。単位変換回路のサブＡ／Ｄ変換器は、出力電圧範囲０Ｖ〜５Ｖの電圧幅５Ｖと同じ電圧幅を持つ入力電圧範囲０Ｖ〜５Ｖを２（＝２^M）個の等幅区域に区分する１（＝２^M−１）個のしきい値（２．５Ｖ）を備え、入力電圧をこのしきい値に従って２（＝２^M）値からなるコードにＡ／Ｄ変換し、そのＡ／Ｄ変換コードのＤ／Ａ変換値と入力電圧との差電圧を２（＝２^M）倍して残余電圧を出力する。単位変換回路の出力電圧Ｖoutは、以下の（３）式で表せる。

（ｂ）２段目からＮ段目で用いられる冗長ビットを持つ従来の単位変換回路２
（ａ）の冗長ビットを持たない構成では、サブＡ／Ｄ変換器を構成するコンパレータのしきい値（２．５Ｖ）に誤差があると、単位変換回路の出力電圧Ｖoutが０Ｖ〜５Ｖの範囲を超えてしまう場合がある。そこで、図２（ａ）に示された２本の直線（傾き＝２）の間に１本直線を追加し、２．５Ｖを中心に対称となるようにしきい値を設定する。サブＡ／Ｄ変換器４とＤ／Ａ変換器５は１．５ビット（３値）の分解能を有し、入力ダイナミックレンジは０Ｖ〜５Ｖである。

単位変換回路のサブＡ／Ｄ変換器は、出力電圧範囲０Ｖ〜５Ｖの電圧幅５Ｖと同じ電圧幅を持つ入力電圧範囲０Ｖ〜５Ｖを両端の区域の幅が比率３、両端の区域に挟まれた中間の区域の幅が比率２となるように３：２：３の比率で３（＝２^M+1−１）個の区域に区分する２（＝２^M+1−２）個のしきい値（１．８７５Ｖ、３．１２５Ｖ）を１．２５Ｖの間隔で備え、入力電圧をしきい値に従って３（＝２^M+1−１）値からなるコードにＡ／Ｄ変換し、そのＡ／Ｄ変換コードのＤ／Ａ変換値と入力電圧との差電圧を２（＝２^M）倍して残余電圧を出力する。単位変換回路２の出力電圧Ｖoutは、以下の（４）式で表せる。

（ｃ）１段目で用いられる冗長ビットを持つ単位変換回路１２
図２（ｂ）に示された３本の直線（傾き＝２）の両外側、つまり入力電圧範囲０Ｖ〜５Ｖの上限側と下限側とに１本ずつ直線（コード値３と−１に対応）を追加することにより、入力ダイナミックレンジを０Ｖ〜５Ｖから−１．２５Ｖ〜６．２５Ｖに広げることができる。サブＡ／Ｄ変換器１４とＤ／Ａ変換器１５は５値の分解能を有する。

単位変換回路１２のサブＡ／Ｄ変換器１４は、図２（ｂ）で説明したしきい値に対し、さらに入力電圧範囲０Ｖ〜５Ｖの高電位側の外側および低電位側の外側に上記１．２５Ｖの間隔を隔てながら１個ずつしきい値（０．６２５Ｖ、４．３７５Ｖ）を加え、これら全しきい値により３：２：２：２：３の比率で区分される拡張入力電圧範囲−１．２５Ｖ〜６．２５Ｖ内の入力電圧を５（＝２^M+1−１＋ｋ）値からなる拡張したコードにＡ／Ｄ変換し、そのＡ／Ｄ変換コードのＤ／Ａ変換値と入力電圧との差電圧を２（＝２^M）倍して残余電圧を出力する。単位変換回路１２の出力電圧Ｖoutは、以下の（５）式で表せる。

続いて、１４ビットの分解能でシングルエンド入力のＡ／Ｄ変換対象電圧ＶｓをＡ／Ｄ変換する場合について説明する。
リファレンス電圧を５Ｖとすると、Ａ／Ｄ変換対象電圧ＶｓをＮビットで表現する場合の理想的なＡ／Ｄ変換コードであるデジタル出力コードＤＯは、次の（６）式のようになる。
理想的なデジタル出力コードＤＯ＝Ｖｓ／５×２^N …（６）

Ｎ＝１４でＡ／Ｄ変換対象電圧Ｖｓが１Ｖ、５．１Ｖ、−０．１Ｖの場合、（６）式による理想変換コードＤＯはそれぞれ３２７６（１０進数）、１６７１１（１０進数）、−３２８（１０進数）となる。

図３は、Ａ／Ｄ変換対象電圧Ｖｓとデジタル出力コードＤＯとの関係を示している。図中の実線は、本実施形態のＡ／Ｄ変換器１１の変換特性を示し、破線は従来のＡ／Ｄ変換器１の変換特性を示している。従来のＡ／Ｄ変換器１は、Ａ／Ｄ変換対象電圧Ｖｓが０Ｖ以下の場合にはコード０（１０進数）を出力し、５Ｖ以上の場合にはコード１６３８３（１０進数）を出力する。

これに対し、初段に単位変換回路１２を用いたＡ／Ｄ変換器１１は、Ａ／Ｄ変換対象電圧Ｖｓが０Ｖ以下または５Ｖ以上の場合でも正しくＡ／Ｄ変換できるように、デジタル出力コードＤＯのＭＳＢ側に２ビット追加している。この追加後のデジタル出力コードＤＯ（１５：０）は、２の補数表現となっている。

図４は、１ＶのＡ／Ｄ変換対象電圧ＶｓをＡ／Ｄ変換する際の各ステップの進行状況を示している。（ａ）は冗長ビットを持たない従来の単位変換回路を用いて構成した従来のＡ／Ｄ変換器、（ｂ）は冗長ビットを持つ従来のＡ／Ｄ変換器１、（ｃ）は冗長ビットを持つ本実施形態のＡ／Ｄ変換器１１である。また、各表の列は、左端から順にステップ番号、Ｖｘ、単位変換回路からの出力電圧Ｖout、サブＡ／Ｄ変換器の出力コード、および出力コードの加算ビットを示している。

（ａ）冗長ビットを持たない従来の単位変換回路を用いて構成した従来のＡ／Ｄ変換器
各段の単位変換回路（図示せず）は、”０”、”１”からなる１ビット（２値）のコードを出力する。このコードをＭＳＢから順に並べることによりデジタル出力コードＤＯを生成する（加算はしない）。

（ｂ）冗長ビットを持つ従来のＡ／Ｄ変換器１
各段の単位変換回路２は、”００”、”０１”、”１０”からなる１．５ビット（３値）のコードを出力する。このコードをＭＳＢから１ビットずつシフトしながら加算し、その最下位ビットを捨てることによりデジタル出力コードＤＯを生成する。

（ｃ）冗長ビットを持つ本実施形態のＡ／Ｄ変換器１１
初段の単位変換回路１２は、“１１１”、“０００”、“００１”、“０１０”、“０１１”からなる２．２５ビット（５値）の拡張コードを出力する。２段目以降の単位変換回路２は、”００”、”０１”、”１０”からなる１．５ビット（３値）のコードを出力する。このコードを（７）式に示すようにＭＳＢから１ビットずつシフトしながら加算し、その最下位ビットを捨てることによりデジタル出力コードＤＯを生成する。

ＤＯ＝初段の単位変換回路１２の出力コード（−１、０、１、２、３）×２¹³
＋２段目の単位変換回路２の出力コード（０、１、２）×２¹²
＋３段目の単位変換回路２の出力コード（０、１、２）×２¹¹
＋ …（中略）…
＋１４段目の単位変換回路２の出力コード（０、１、２）×２⁰ …（７）

図５は、Ａ／Ｄ変換器１１（Ｍ＝１）を用いて（ａ）５．１Ｖ、（ｂ）−０．１ＶのＡ／Ｄ変換対象電圧ＶｓをＡ／Ｄ変換する際の各ステップの進行状況を示している。５．１Ｖは５Ｖよりも高いので、従来の最大コード１６３８３（１０進数）よりも大きい１６７１１（１０進数）＝４１４３Ｈ（ＭＳＢ＝０：正）のデジタル出力コードＤＯが得られる。また、−０．１Ｖは０Ｖよりも低いので、従来の最小コード０（１０進数）よりも小さい−３２８（１０進数）＝７６Ｂ８Ｈ（ＭＳＢ＝１：負）のデジタル出力コードＤＯが得られる。

以上説明したように、Ｍ＝１に対応するＡ／Ｄ変換器１１は、初段の単位変換回路１２が、入力電圧Ｖin（Ａ／Ｄ変換対象電圧Ｖｓ）の大きさに応じて２^M+1−１＋２値（＝５値）からなる拡張したコードにＡ／Ｄ変換し、そのＡ／Ｄ変換コードのＤ／Ａ変換値と入力電圧Ｖinとの差電圧を２倍して残余電圧を出力する。２段目以降は、従来と同様に２^M+1−１値（＝３値）のコードにＡ／Ｄ変換する単位変換回路２が用いられる。

その結果、前処理回路（分圧回路、バイアス制御回路）を追加することなく、Ａ／Ｄ変換可能な入力ダイナミックレンジを拡大でき、従来のＡ／Ｄ変換器１では変換できなかったリファレンス電圧範囲０Ｖ〜５Ｖを超えたＡ／Ｄ変換対象電圧ＶｓをＡ／Ｄ変換可能となる。この場合、入力電圧範囲の上限側と下限側とに１値ずつ拡張したので（ｋ＝２）、５Ｖを超える電圧および負の電圧の何れもＡ／Ｄ変換可能となる。

（第２の実施形態）
次に、本発明の第２の実施形態について図６ないし図８を参照しながら説明する。
本実施形態は、図１に示すＡ／Ｄ変換器１１と同様の構成であるが、単位変換回路がＭ＝２ビットに対して冗長ビットが付加された分解能を有する点が異なっている。

単位変換回路２のサブＡ／Ｄ変換器４とＤ／Ａ変換器５は、上記（１）式に従って、Ｍ＝２ビットに対し冗長ビットが付加された２．７５ビット（７値）の分解能を有している。サブＡ／Ｄ変換器４は、前段の単位変換回路から出力される残余電圧である入力電圧Ｖinの大きさに応じて“０００”、“００１”、“０１０”、“０１１”、“１００”、“１０１”、“１１０”の何れかのコードを出力する。増幅器７は、減算器６の出力電圧を４倍（＝２^M倍）に増幅して残余電圧である出力電圧Ｖoutを出力する。

初段の単位変換回路１２のサブＡ／Ｄ変換器１４とＤ／Ａ変換器１５は、上記（２）式に従って、Ｍ＝２ビットに対し冗長ビットを含め９値（ｋ＝２）の分解能を有している。サブＡ／Ｄ変換器１４は、Ａ／Ｄ変換対象電圧Ｖｓである入力電圧Ｖinの大きさに応じて“１１１１”、“００００”、“０００１”、“００１０”、“００１１”、“０１００”、“０１０１”、“０１１０”、“０１１１”の何れかの拡張コード（２の補数表現）を出力する。

図６は、Ｍ＝２の場合の単位変換回路の入出力特性を図２と同様にして示している。（ａ）〜（ｃ）の何れの場合も増幅器７の増幅率は４倍である。

（ａ）冗長ビットを持たない従来の単位変換回路
サブＡ／Ｄ変換器とＤ／Ａ変換器（何れも図示せず）は２ビット（４値）の分解能を有し、入力ダイナミックレンジは０Ｖ〜５Ｖである。単位変換回路のサブＡ／Ｄ変換器は、出力電圧範囲０Ｖ〜５Ｖの電圧幅５Ｖと同じ電圧幅を持つ入力電圧範囲０Ｖ〜５Ｖを４（＝２^M）個の等幅区域に区分する３（＝２^M−１）個のしきい値（１．２５Ｖ、２．５Ｖ、３．７５Ｖ）を備え、入力電圧をこのしきい値に従って４（＝２^M）値からなるコードにＡ／Ｄ変換し、そのＡ／Ｄ変換コードのＤ／Ａ変換値と入力電圧との差電圧を４（＝２^M）倍して残余電圧を出力する。単位変換回路の出力電圧Ｖoutは、以下の（８）式で表せる。

（ｂ）２段目からＮ段目までの冗長ビットを持つ従来の単位変換回路２
（ａ）の冗長ビットを持たない構成では、サブＡ／Ｄ変換器を構成するコンパレータのしきい値（１．２５Ｖ、２．５Ｖ、３．７５Ｖ）に誤差があると、単位変換回路の出力電圧Ｖoutが０Ｖ〜５Ｖの範囲を超えてしまう場合がある。そこで、図６（ａ）に示された４本の直線（傾き＝４）の各間に３本直線を追加し、２．５Ｖを中心に対称となるようにしきい値を設定する。サブＡ／Ｄ変換器４とＤ／Ａ変換器５は２．７５ビット（７値）の分解能を有し、入力ダイナミックレンジは０Ｖ〜５Ｖである。

単位変換回路のサブＡ／Ｄ変換器は、出力電圧範囲０Ｖ〜５Ｖの電圧幅５Ｖと同じ電圧幅を持つ入力電圧範囲０Ｖ〜５Ｖを両端の区域の幅が比率３、両端の区域に挟まれた中間の区域の幅が比率２となるように３：２：２：２：２：２：３の比率で７（＝２^M+1−１）個の区域に区分する６（＝２^M+1−２）個のしきい値（０．９３７５Ｖ、１．５６２５Ｖ、２．１８７５Ｖ、２．８１２５Ｖ、３．４３７５Ｖ、４．０６２５Ｖ）を０．６２５Ｖの等間隔で備え、入力電圧をしきい値に従って７（＝２^M+1−１）値からなるコードにＡ／Ｄ変換し、そのＡ／Ｄ変換コードのＤ／Ａ変換値と入力電圧との差電圧を４（＝２^M）倍して残余電圧を出力する。単位変換回路２の出力電圧Ｖoutは、以下の（９）式で表せる。

（ｃ）１段目の冗長ビットを持つ単位変換回路１２
図６（ｂ）に示された７本の直線（傾き＝４）の両外側、つまり入力電圧範囲０Ｖ〜５Ｖの上限側と下限側とに１本ずつ直線（コード値７と−１）を追加することにより、入力ダイナミックレンジを０Ｖ〜５Ｖから−０．６２５Ｖ〜５．６２５Ｖに広げることができる。サブＡ／Ｄ変換器１４とＤ／Ａ変換器１５は９値の分解能を有する。

単位変換回路１２のサブＡ／Ｄ変換器１４は、図６（ｂ）で説明したしきい値に対し、さらに入力電圧範囲０Ｖ〜５Ｖの高電位側の外側および低電位側の外側に上記０．６２５Ｖの間隔を隔てながら１個ずつしきい値（０．３１２５Ｖ、４．６８７５Ｖ）を加え、これら全しきい値により３：２：２：２：２：２：２：２：３の比率で区分される拡張入力電圧範囲−０．６２５Ｖ〜５．６２５Ｖ内の入力電圧を９（＝２^M+1−１＋ｋ）値からなる拡張したコードにＡ／Ｄ変換し、そのＡ／Ｄ変換コードのＤ／Ａ変換値と入力電圧との差電圧を４（＝２^M）倍して残余電圧を出力する。単位変換回路１２の出力電圧Ｖoutは、以下の（１０）式で表せる。

続いて、１４ビットの分解能でシングルエンド入力のＡ／Ｄ変換対象電圧ＶｓをＡ／Ｄ変換する場合について説明する。
図７は、１ＶのＡ／Ｄ変換対象電圧ＶｓをＡ／Ｄ変換する際の各ステップの進行状況を図４と同様にして示している。

（ａ）冗長ビットを持たない従来の単位変換回路を用いて構成した従来のＡ／Ｄ変換器
各段の単位変換回路（図示せず）は、”００”、”０１”、”１０”、”１１”からなる２ビット（４値）のコードを出力する。このコードをＭＳＢから順に並べることによりデジタル出力コードＤＯを生成する（加算はしない）。Ｍ＝２ビットであるため、７ステップで１４ビットの変換コードが得られる。

（ｂ）冗長ビットを持つ従来のＡ／Ｄ変換器１
各段の単位変換回路２は、”０００”、”００１”、”０１０”、”０１１”、”１００”、”１０１”、”１１０”からなる２．７５ビット（７値）のコードを出力する。このコードをＭＳＢから２ビットずつシフトしながら加算し、その最下位ビットを捨てることによりデジタル出力コードＤＯを生成する。

（ｃ）冗長ビットを持つ本実施形態のＡ／Ｄ変換器１１
初段の単位変換回路１２は、“１１１１”、“００００”、“０００１”、“００１０”、“００１１”、“０１００”、“０１０１”、“０１１０”、“０１１１”からなる３．０６２５ビット（９値）の拡張コードを出力する。２段目以降の単位変換回路２は、”０００”、”００１”、”０１０”、”０１１”、”１００”、”１０１”、”１１０”からなる２．７５ビット（７値）のコードを出力する。このコードをＭＳＢから２ビットずつシフトしながら加算し、その最下位ビットを捨てることによりデジタル出力コードＤＯを生成する。

図８は、Ａ／Ｄ変換器１１（Ｍ＝２）を用いて（ａ）５．１Ｖ、（ｂ）−０．１ＶのＡ／Ｄ変換対象電圧ＶｓをＡ／Ｄ変換する際の各ステップの進行状況を示している。５．１Ｖは５Ｖよりも高いので、従来の最大コード１６３８３（１０進数）よりも大きい１６７１１（１０進数）＝４１４３Ｈ（ＭＳＢ＝０：正）のデジタル出力コードＤＯが得られる。また、−０．１Ｖは０Ｖよりも低いので、従来の最小コード０（１０進数）よりも小さい−３２８（１０進数）＝７６Ｂ８ＦＨ（ＭＳＢ＝１：負）のデジタル出力コードＤＯが得られる。

以上説明したように、Ｍ＝２に対応するＡ／Ｄ変換器１１は、初段の単位変換回路１２が、入力電圧Ｖin（Ａ／Ｄ変換対象電圧Ｖｓ）の大きさに応じて２^M+1−１＋２値（＝９値）からなる拡張したコードにＡ／Ｄ変換し、そのＡ／Ｄ変換コードのＤ／Ａ変換値と入力電圧Ｖinとの差電圧を４倍して残余電圧を出力する。２段目以降は、従来と同様に２^M+1−１値（＝７値）のコードにＡ／Ｄ変換する単位変換回路２が用いられる。
その結果、第１の実施形態と同様に前処理回路を追加することなく、Ａ／Ｄ変換可能な入力ダイナミックレンジを拡大でき、従来のＡ／Ｄ変換器１では変換できなかったリファレンス電圧範囲０Ｖ〜５Ｖを超えたＡ／Ｄ変換対象電圧ＶｓをＡ／Ｄ変換可能となる。

（第３の実施形態）
次に、本発明の第３の実施形態について図９および図１０を参照しながら説明する。
本実施形態は、第１の実施形態で説明したＡ／Ｄ変換器１１（Ｍ＝１、冗長あり）に対し、初段の単位変換回路１２のサブＡ／Ｄ変換器１４とＤ／Ａ変換器１５の分解能をさらに高めたものである。すなわち、（２）式においてｋ＝４とし、入力電圧範囲の上限側と下限側とに２値ずつ拡張することによりＭ＝１ビットに対し冗長ビットを含め７値（ｋ＝４）の分解能を有している。本実施形態のＡ／Ｄ変換器１１は、Ａ／Ｄ変換対象電圧Ｖｓである入力電圧Ｖinの大きさに応じて”１１１０”、“１１１１”、“００００”、“０００１”、“００１０”、“００１１”、”０１００”の何れかの拡張コード（２の補数表現）を出力する。

図９は、初段の単位変換回路１２の入出力特性を示している。増幅器７の増幅率は２倍（＝２^M倍）である。図２（ｂ）に示された３本の直線（傾き＝２）の両外側、つまり入力電圧範囲０Ｖ〜５Ｖの上限側と下限側とに２本ずつ直線（コード値３、４と−１、−２）を追加することにより、入力ダイナミックレンジを０Ｖ〜５Ｖから−２．５Ｖ〜７．５Ｖに広げることができる。サブＡ／Ｄ変換器１４とＤ／Ａ変換器１５は７値の分解能を有する。

単位変換回路１２のサブＡ／Ｄ変換器１４は、図２（ｂ）で説明したしきい値に対し、さらに入力電圧範囲０Ｖ〜５Ｖの高電位側の外側および低電位側の外側に１．２５Ｖの間隔を隔てながら２個ずつしきい値（−０．６２５Ｖ、０．６２５Ｖ、４．３７５Ｖ、５．６２５Ｖ）を加え、これら全しきい値により３：２：２：２：２：２：３の比率で区分される拡張入力電圧範囲−２．５Ｖ〜７．５Ｖ内の入力電圧を７（＝２^M+1−１＋ｋ）値からなる拡張したコードにＡ／Ｄ変換し、そのＡ／Ｄ変換コードのＤ／Ａ変換値と入力電圧との差電圧を２（＝２^M）倍して残余電圧を出力する。単位変換回路１２の出力電圧Ｖoutは、以下の（１１）式で表せる。

図１０は、１４ビットの分解能で（ａ）７．０Ｖ、（ｂ）−２．０ＶのＡ／Ｄ変換対象電圧ＶｓをＡ／Ｄ変換する際の各ステップの進行状況を示している。初段の単位変換回路１２は、”１１１０”、“１１１１”、“００００”、“０００１”、“００１０”、“００１１”、”０１００”からなる２．７５ビット（７値）の拡張コードを出力する。２段目以降の単位変換回路２は、”００”、”０１”、”１０”からなる１．５ビット（３値）のコードを出力する。このコードをＭＳＢから１ビットずつシフトしながら加算し、その最下位ビットを捨てることによりデジタル出力コードＤＯを生成する。

７．０Ｖは５Ｖよりも高いので、従来の最大コード１６３８３（１０進数）よりも大きい２２９３７（１０進数）＝５９９９Ｈ（ＭＳＢ＝０：正）のデジタル出力コードＤＯが得られる。また、−２．０Ｖは０Ｖよりも低いので、従来の最小コード０（１０進数）よりも小さい−６５５３（１０進数）＝Ｅ６６６Ｈ（ＭＳＢ＝１：負）のデジタル出力コードＤＯが得られる。

以上説明したように、Ｎ段（Ｎ≧２）のパイプライン型Ａ／Ｄ変換器１１において、初段の単位変換回路の分解能を（２）式により定め、２段目からＮ段目までの単位変換回路の分解能を（１）式により定めることにより、出力電圧Ｖoutの範囲は０Ｖ〜５Ｖのままで入力ダイナミックレンジを拡大することができる。

（第４の実施形態）
次に、本発明の第４の実施形態について図１１を参照しながら説明する。
図１１は、ＩＣとして構成された巡回型Ａ／Ｄ変換器の構成を示しており、図１と同一部分には同一符号を付している。この巡回型Ａ／Ｄ変換器２１は、１個の単位変換回路２２と、この単位変換回路２２にＡ／Ｄ変換対象電圧Ｖｓまたは単位変換回路２２の出力電圧Ｖoutの何れかを選択して入力するための切り換え用のスイッチ２３とから構成されている。

単位変換回路２２は、入力電圧Ｖin（Ａ／Ｄ変換対象電圧Ｖｓまたは単位変換回路２２の出力電圧Ｖout）のサンプルホールド回路３、サンプルホールドされた入力電圧ＶinをＡ／Ｄ変換するサブＡ／Ｄ変換器２４、サブＡ／Ｄ変換器２４の出力コードをＤ／Ａ変換するＤ／Ａ変換器２５、サンプルホールドされた入力電圧ＶinからＤ／Ａ変換器２５の出力電圧を減算する減算器６、および減算器６の出力電圧を２^M倍（Ｍは１以上の整数）に増幅して残余電圧である出力電圧Ｖoutを得る増幅器７から構成されている。

Ａ／Ｄ変換器２１は、最初にスイッチ２３をＡ／Ｄ変換対象電圧Ｖｓ側に切り替え、外部からＡ／Ｄ変換対象電圧Ｖｓを入力して残余電圧を出力する。この１巡目において、単位変換回路２２のサブＡ／Ｄ変換器２４およびＤ／Ａ変換器２５は、それぞれ上述した単位変換回路１２のサブＡ／Ｄ変換器１４およびＤ／Ａ変換器１５と同様に動作する。すなわち、入力電圧Ｖin（Ａ／Ｄ変換対象電圧Ｖｓ）の大きさに応じて２^M+1−１＋ｋ値（ｋは１以上の整数）からなる拡張したコードにＡ／Ｄ変換し、そのＡ／Ｄ変換コードのＤ／Ａ変換値と入力電圧Ｖinとの差電圧を２^M倍して残余電圧を出力する。

続いて、Ａ／Ｄ変換器２１は、スイッチ２３を出力電圧Ｖout側に切り替え、単位変換回路２２の出力電圧Ｖout（１巡目の残余電圧）を入力して次の残余電圧を出力する。この２巡目において、単位変換回路２２のサブＡ／Ｄ変換器２４およびＤ／Ａ変換器２５は、それぞれ上述した単位変換回路２のサブＡ／Ｄ変換器４およびＤ／Ａ変換器５と同様に動作する。すなわち、入力電圧Ｖinの大きさに応じて２^M+1−１値からなる非拡張コードにＡ／Ｄ変換し、そのＡ／Ｄ変換コードのＤ／Ａ変換値と入力電圧Ｖinとの差電圧を２^M倍して残余電圧を出力する。３巡目以降も上述した２巡目と同じ動作となる。このように残余電圧を繰り返し単位変換回路２２に巡回させて得られるコードをＭＳＢから所定ビットずつシフトさせながら加算することによりデジタル出力コードを生成する。

本実施形態によれば、外部から入力されるＡ／Ｄ変換対象電圧Ｖｓに対する入力電圧範囲を拡大することができ、従来のＡ／Ｄ変換器では変換できなかったリファレンス電圧範囲を超えたＡ／Ｄ変換対象電圧ＶｓをＡ／Ｄ変換可能となる。また、巡回型とすることにより、パイプライン型のＡ／Ｄ変換器に比べて回路規模およびＩＣ内でのレイアウト面積を縮小することができる。

（第５の実施形態）
次に、本発明の第５の実施形態について図１２を参照しながら説明する。
図１２は、巡回型Ａ／Ｄ変換器の構成を示しており、図１１と同一部分には同一符号を付している。この巡回型Ａ／Ｄ変換器２６は、直列に接続された２個の単位変換回路２２、２とスイッチ２３とから構成されている。図１１に示すＡ／Ｄ変換器２１と比べると、単位変換回路が２段に構成されている点が異なる。１段目は単位変換回路２２であり、２段目は単位変換回路２である。

単位変換回路２２、２は、それぞれサブＡ／Ｄ変換器２４、４とマルチプライングＤ／Ａ変換器とから構成されている。マルチプライングＤ／Ａ変換器は、図示しないオペアンプとキャパシタとスイッチとから構成されており、サンプルホールド回路３、Ｄ／Ａ変換器２５、５、減算器６および増幅器７の各機能を実行するようになっている。単位変換回路２２、２は、これらの動作を２つのステップに分けて実行する。第１ステップでは入力電圧ＶinのサンプリングとサブＡ／Ｄ変換を実行し、第２ステップではＤ／Ａ変換、減算、増幅、ホールドを実行する。

Ａ／Ｄ変換器２６は、最初にスイッチ２３をＡ／Ｄ変換対象電圧Ｖｓ側に切り替え、単位変換回路２２は、入力電圧範囲を拡大して第１ステップを実行する。第１ステップの終了後、単位変換回路２２は第２ステップを実行する。その間、単位変換回路２は、単位変換回路２２から出力されるホールドされた残余電圧を入力して第１ステップを実行し、Ａ／Ｄ変換器２６は、スイッチ２３を出力電圧Ｖout側に切り替える。当該ステップの終了後、単位変換回路２は第２ステップを実行し、その間、単位変換回路２２は、単位変換回路２から出力されるホールドされた残余電圧を入力して入力電圧範囲を拡大することなく第１ステップを実行する。以降、単位変換回路２２、２を互いに異なるステップで動作させながら、残余電圧を繰り返し単位変換回路２２、２に巡回させる。

本実施形態では２ステージ構成の巡回型としたので、第４の実施形態のＡ／Ｄ変換器２１に比べてＡ／Ｄ変換時間を１／２に短縮することができ、Ａ／Ｄ変換速度を高めることができる。その他、第４の実施形態と同様の効果が得られる。

（第６の実施形態）
次に、しきい値の許容誤差について図１３ないし図１５を参照しながら説明する。
単位変換回路に冗長ビットを付加すると、コンパレータのオフセットなどに起因して生じるサブＡ／Ｄ変換器のしきい値に誤差が許容される。しきい値の誤差が許容値未満である限り、Ａ／Ｄ変換結果に誤差は生じない。この許容値は、非特許文献２に記載されているように、例えばＭ＝１である３値の場合に入力電圧範囲の幅を８で除した値となる。

これを一般化すると、入力電圧Ｖinをその大きさに応じて２^M+1−１値（Ｍは１以上の整数）からなるコードにＡ／Ｄ変換し、そのＡ／Ｄ変換コードのＤ／Ａ変換値と入力電圧Ｖinとの差電圧を２^M倍して残余電圧を出力する単位変換回路において、２^M+1−２個の各しきい値は、それぞれ入力電圧範囲を３：２：…：２：３の比率で区分する等間隔の各基準しきい値を中心として、（入力電圧範囲の電圧幅）／２^M+2未満の値だけ高電位側または低電位側へのずれが許容される。

さらに、拡張入力電圧範囲を２^M+1−１＋ｋ値からなる拡張したコードにＡ／Ｄ変換し、そのＡ／Ｄ変換コードのＤ／Ａ変換値と入力電圧Ｖinとの差電圧を２^M倍して残余電圧を出力する冗長ビットが付加された単位変換回路において、拡張入力電圧範囲を区分する２^M+1−２＋ｋ個の各しきい値は、それぞれ拡張入力電圧範囲を３：２：…：２：３の比率で区分する等間隔の各基準しきい値を中心として、（入力電圧範囲の電圧幅）／２^M+2未満の値だけ高電位側または低電位側へのずれが許容される。

図１３は、Ｍ＝１、ｋ＝０の場合の単位変換回路の入出力特性を示している。ＶrefmからＶrefpまでの電圧範囲が入力電圧範囲である。図１３（ａ）は図２（ｂ）と同じもので、しきい値にずれがない場合を示している。第１、第２の基準しきい値は、３／８（Ｖrefp−Ｖrefm）＋Ｖrefm、５／８（Ｖrefp−Ｖrefm）＋Ｖrefmである。これに対して、図１３（ｂ）は各しきい値に許容範囲内のずれが存在する場合を示している。第１、第２のしきい値が以下に示すようにそれぞれ上記基準しきい値を中心として１／８（Ｖrefp−Ｖrefm）未満のずれであれば、Ａ／Ｄ変換結果に誤差は生じない。

２／８（Ｖrefp−Ｖrefm）＋Ｖrefm＜第１のしきい値
第１のしきい値＜４／８（Ｖrefp−Ｖrefm）＋Ｖrefm
４／８（Ｖrefp−Ｖrefm）＜第２のしきい値
第２のしきい値＜６／８（Ｖrefp−Ｖrefm）

図１４は、Ｍ＝１、ｋ＝２の場合の単位変換回路の入出力特性を示している。ＶrefmからＶrefpまでの電圧範囲が拡張前の入力電圧範囲であり、Ｖrefm−２／８（Ｖrefp−Ｖrefm）からＶrefp＋２／８（Ｖrefp−Ｖrefm）までの電圧範囲が拡張入力電圧範囲である。図１４（ａ）は図２（ｃ）と同じもので、しきい値にずれがない場合を示している。追加した第３、第４の基準しきい値は、１／８（Ｖrefp−Ｖrefm）＋Ｖrefm、７／８（Ｖrefp−Ｖrefm）＋Ｖrefmである。

これに対して、図１４（ｂ）は各しきい値に許容範囲内のずれが存在する場合を示している。上述した第１、第２のしきい値についての条件に加え、追加した第３、第４のしきい値が以下に示すようにそれぞれ上記基準しきい値を中心として１／８（Ｖrefp−Ｖrefm）未満のずれであれば、Ａ／Ｄ変換結果に誤差は生じない。
Ｖrefm＜第３のしきい値＜２／８（Ｖrefp−Ｖrefm）＋Ｖrefm
６／８（Ｖrefp−Ｖrefm）＜第４のしきい値＜Ｖrefp

図１５は、Ｍ＝２、ｋ＝０の場合の単位変換回路の入出力特性を示している。ＶrefmからＶrefpまでの電圧範囲が入力電圧範囲である。図１５（ａ）は図６（ｂ）と同じもので、しきい値にずれがない場合を示している。例えば第１、第６の基準しきい値は、３／１６（Ｖrefp−Ｖrefm）＋Ｖrefm、１３／１６（Ｖrefp−Ｖrefm）＋Ｖrefmである。これに対して、図１５（ｂ）は各しきい値のずれの許容範囲を示している。各しきい値がそれぞれ基準しきい値を中心として１／２^M+2（Ｖrefp−Ｖrefm）未満のずれであれば、Ａ／Ｄ変換結果に誤差は生じない。

以上説明したように、冗長ビットが付加されたＡ／Ｄ変換器では、入力電圧範囲を区分する２^M+1−２個の各しきい値は、それぞれ入力電圧範囲を３：２：…：２：３の比率で区分する等間隔の各基準しきい値を中心として、（Ｖrefp−Ｖrefm）／２^M+2未満の値だけ高電位側または低電位側へのずれが許容される。同様に、拡張入力電圧範囲を区分する２^M+1−２＋ｋ個の各しきい値は、それぞれ拡張入力電圧範囲を３：２：…：２：３の比率で区分する等間隔の各基準しきい値を中心として、（Ｖrefp−Ｖrefm）／２^M+2未満の許容値だけ高電位側または低電位側のずれが許容される。従って、コンパレータなどにより構成されるサブＡ／Ｄ変換器の設計上および製造上の自由度が高まるとともに、変換精度の低下を防止することができる。

（その他の実施形態）
なお、本発明は上記し且つ図面に示す各実施形態に限定されるものではなく、例えば以下のように変形または拡張が可能である。
第１ないし第３の各実施形態では、Ａ／Ｄ変換対象電圧Ｖｓを初段の単位変換回路１２に入力して最初の残余電圧を得る際にのみｋ値（ｋは１以上の整数）だけ拡張したコードを用いてＡ／Ｄ変換したが、２段目以降の単位変換回路についても同様に拡張したコードを用いて残余電圧を得るように構成してもよい。

第４、第５の各実施形態では、Ａ／Ｄ変換対象電圧Ｖｓを最初に単位変換回路２２に入力して残余電圧を得る際にのみｋ値（ｋは１以上の整数）だけ拡張したコードを使用したが、その後残余電圧を単位変換回路２２、２に入力して２回目以降の残余電圧を得る際にも拡張したコードを用いて残余電圧を得るように構成してもよい。

上記各実施形態では、初段の単位変換回路１２、２２において、入力電圧範囲の上限側と下限側とに同数値ずつ拡張したＡ／Ｄ変換コードを用いたが、入力電圧範囲の上限側のみまたは下限側のみ拡張したＡ／Ｄ変換コードを用いてもよい。また、入力電圧範囲の上限側と下限側に互いに異なる値ずつ拡張したＡ／Ｄ変換コードを用いてもよい。すなわち、ｋは２、４に限らず、一般に１以上の整数であればよい。

Ｍビットに対し冗長ビットを持たない場合、すなわち２段目以降の単位変換回路２のサブＡ／Ｄ変換器４とＤ／Ａ変換器５が２^M値の分解能を有し、初段の単位変換回路のサブＡ／Ｄ変換器とＤ／Ａ変換器が２^M＋ｋ（ｋは１以上の整数）の分解能を有する場合でも、同様にしてＡ／Ｄ変換可能な入力ダイナミックレンジを拡大できる。

この場合、単位変換回路は、出力電圧範囲の電圧幅と同じ電圧幅を持つ入力電圧範囲を２^M個の等幅区域に区分する２^M−１個のしきい値を等間隔に備え、入力電圧Ｖinをしきい値に従って２^M値からなるコードにＡ／Ｄ変換する。そして、少なくともＡ／Ｄ変換対象電圧Ｖｓを入力して最初の残余電圧を得る際には、しきい値に対しさらに入力電圧範囲の高電位側の外側または低電位側の外側または両電位側の外側に前記等間隔を隔てながらｋ個のしきい値を加え、これらのしきい値により等幅区域に区分されることになる拡張入力電圧範囲内の入力電圧を２^M＋ｋ値からなる拡張したコードにＡ／Ｄ変換する。

上記各実施形態では、Ｍ＝１またはＭ＝２の場合について説明したが、Ｍ＝３、４、…の場合も同様となる。例えば、Ｍ＝３ビットに対し冗長ビットが付加された場合、初段の単位変換回路１２、２２は、入力電圧Ｖinの大きさに応じて１７値（ｋ＝２の場合）からなる拡張したコードにＡ／Ｄ変換し、２段目以降の単位変換回路２は１５値からなるコードにＡ／Ｄ変換する。

本発明の第１の実施形態を示すパイプライン型Ａ／Ｄ変換器の構成図 Ｍ＝１の場合の単位変換回路の入出力特性を示す図 Ａ／Ｄ変換対象電圧Ｖｓとデジタル出力コードＤＯとの関係を示す図 １ＶのＡ／Ｄ変換対象電圧ＶｓをＡ／Ｄ変換する際の各ステップの進行状況を示す図 （ａ）５．１Ｖ、（ｂ）−０．１ＶのＡ／Ｄ変換対象電圧ＶｓをＡ／Ｄ変換する際の各ステップの進行状況を示す図 本発明の第２の実施形態を示すＭ＝２の場合の図２相当図 図４相当図 図５相当図 本発明の第３の実施形態であってＭ＝１の場合の初段の単位変換回路の入出力特性を示す図 （ａ）７．０Ｖ、（ｂ）−２．０ＶのＡ／Ｄ変換対象電圧ＶｓをＡ／Ｄ変換する際の各ステップの進行状況を示す図 本発明の第４の実施形態を示す巡回型Ａ／Ｄ変換器の構成図 本発明の第５の実施形態を示す図１１相当図 本発明の第６の実施形態であってＭ＝１、ｋ＝０の場合のしきい値の誤差の有無に応じた単位変換回路の入出力特性を示す図 Ｍ＝１、ｋ＝２の場合の図１３相当図 Ｍ＝２、ｋ＝０の場合の単位変換回路の入出力特性を示す図 従来技術を示す図１相当図 図２（ｂ）相当図

符号の説明

図面中、１１、２１、２６はＡ／Ｄ変換器、２、１２、２２は単位変換回路である。

Claims (8)

1. 入力電圧をその大きさに応じて２^M+1−１値（Ｍは１以上の整数）からなるコードにＡ／Ｄ変換し、そのＡ／Ｄ変換コードのＤ／Ａ変換値と前記入力電圧との差電圧を２^M倍して残余電圧を出力する単位変換回路を備え、残余電圧を前記単位変換回路に入力して新たな残余電圧を得る動作を必要回数だけ実行することによりＡ／Ｄ変換対象電圧のＡ／Ｄ変換コードを生成するＡ／Ｄ変換器において、
   前記単位変換回路は、
   出力電圧範囲の電圧幅と同じ電圧幅を持つ入力電圧範囲を両端の区域の幅が比率３、前記両端の区域に挟まれた中間の区域の幅が比率２となるように３：２：…：２：３の比率で２ ^M+1 −１個の区域に区分する２ ^M+1 −２個のしきい値を等間隔に備え、入力電圧を前記しきい値に従って２ ^M+1 −１値からなるコードにＡ／Ｄ変換し、そのＡ／Ｄ変換コードのＤ／Ａ変換値と前記入力電圧との差電圧を２ ^M 倍して残余電圧を出力し、
   少なくとも前記Ａ／Ｄ変換対象電圧を入力して最初の残余電圧を得る際には、前記しきい値に対しさらに前記入力電圧範囲の外側に前記間隔を隔てながらｋ個（ｋは１以上の整数であって２を除く）のしきい値を加え、これらのしきい値により３：２：…：２：３の比率で区分される拡張入力電圧範囲内の入力電圧をその大きさに応じて２^M+1−１＋ｋ値からなる拡張したコードにＡ／Ｄ変換し、そのＡ／Ｄ変換コードのＤ／Ａ変換値と前記入力電圧との差電圧を２^M倍して残余電圧を出力することを特徴とするＡ／Ｄ変換器。
2. 前記入力電圧範囲を区分する２^M+1−２個の各しきい値は、それぞれ前記入力電圧範囲を３：２：…：２：３の比率で区分する等間隔の各基準しきい値を中心として、（入力電圧範囲の電圧幅）／２^M+2未満の値だけ高電位側または低電位側へのずれが許容され、
   前記拡張入力電圧範囲を区分する２^M+1−２＋ｋ個の各しきい値は、それぞれ前記拡張入力電圧範囲を３：２：…：２：３の比率で区分する等間隔の各基準しきい値を中心として、（入力電圧範囲の電圧幅）／２^M+2未満の値だけ高電位側または低電位側へのずれが許容されることを特徴とする請求項１記載のＡ／Ｄ変換器。
3. 入力電圧をその大きさに応じて２^M値（Ｍは１以上の整数）からなるコードにＡ／Ｄ変換し、そのＡ／Ｄ変換コードのＤ／Ａ変換値と前記入力電圧との差電圧を２^M倍して残余電圧を出力する単位変換回路を備え、残余電圧を前記単位変換回路に入力して新たな残余電圧を得る動作を必要回数だけ実行することによりＡ／Ｄ変換対象電圧のＡ／Ｄ変換コードを生成するＡ／Ｄ変換器において、
   前記単位変換回路は、
   出力電圧範囲の電圧幅と同じ電圧幅を持つ入力電圧範囲を２ ^M 個の等幅区域に区分する２ ^M −１個のしきい値を等間隔に備え、入力電圧を前記しきい値に従って２ ^M 値からなるコードにＡ／Ｄ変換し、そのＡ／Ｄ変換コードのＤ／Ａ変換値と前記入力電圧との差電圧を２ ^M 倍して残余電圧を出力し、
   少なくとも前記Ａ／Ｄ変換対象電圧を入力して最初の残余電圧を得る際には、前記しきい値に対しさらに前記入力電圧範囲の外側に前記間隔を隔てながらｋ個（ｋは１以上の整数であって２を除く）のしきい値を加え、これらのしきい値により等幅区域に区分される拡張入力電圧範囲内の入力電圧を２^M＋ｋ値からなる拡張したコードにＡ／Ｄ変換し、そのＡ／Ｄ変換コードのＤ／Ａ変換値と前記入力電圧との差電圧を２^M倍して残余電圧を出力することを特徴とするＡ／Ｄ変換器。
4. 前記Ｍは１または２に設定され、前記ｋは１、３、４の何れかに設定されていることを特徴とする請求項１ないし３の何れかに記載のＡ／Ｄ変換器。
5. 前記単位変換回路が前記ｋ値だけ拡張したコードにより入力電圧をＡ／Ｄ変換する場合、入力電圧範囲の上限側と下限側とに同数値ずつ拡張したＡ／Ｄ変換コードを用いることを特徴とする請求項１ないし４の何れかに記載のＡ／Ｄ変換器。
6. 前記単位変換回路を複数備え、それらが直列に接続されていることを特徴とする請求項１ないし５の何れかに記載のＡ／Ｄ変換器。
7. 前記単位変換回路から出力される残余電圧を当該単位変換回路の入力電圧として順次巡回させる構成を備えていることを特徴とする請求項１ないし５の何れかに記載のＡ／Ｄ変換器。
8. 前記Ａ／Ｄ変換対象電圧を前記単位変換回路に入力して最初の残余電圧を得る際にのみ、当該単位変換回路は、前記ｋ値だけ拡張したコードを用いて入力電圧をＡ／Ｄ変換することを特徴とする請求項１ないし７の何れかに記載のＡ／Ｄ変換器。

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