JP4879774B2 - アナログ・デジタル変換器 - Google Patents
アナログ・デジタル変換器 Download PDFInfo
- Publication number
- JP4879774B2 JP4879774B2 JP2007039623A JP2007039623A JP4879774B2 JP 4879774 B2 JP4879774 B2 JP 4879774B2 JP 2007039623 A JP2007039623 A JP 2007039623A JP 2007039623 A JP2007039623 A JP 2007039623A JP 4879774 B2 JP4879774 B2 JP 4879774B2
- Authority
- JP
- Japan
- Prior art keywords
- comparator
- analog
- stage
- digital
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
- H03M1/0675—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy
- H03M1/0678—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy using additional components or elements, e.g. dummy components
- H03M1/068—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy using additional components or elements, e.g. dummy components the original and additional components or elements being complementary to each other, e.g. CMOS
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
- H03M1/16—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps
- H03M1/164—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages
- H03M1/167—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages all stages comprising simultaneous converters
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
前記アナログ信号電圧の範囲の上限の電位に近い電位と前記アナログ信号電圧を比較し、前記アナログ信号電圧が上限より大であるか否かを出力する比較器と、
前記アナログ信号電圧の範囲の下限の電位に近い電位と前記アナログ信号電圧を比較し、前記アナログ信号電圧が下限より小であるか否かを出力する比較器と、
前記第1乃至第Lの比較器の出力を符号化して所定ビットのデジタル信号を出力する符号器と、を備えている。
前記第1乃至第N−1のステージの各々は、
前段からのアナログ信号をサンプルホールドする回路と、
サンプルホールドされた前記アナログ信号を受け、前記アナログ信号を予め定められた第1乃至第M(ただし、Mは2以上の所定の整数、その最小数は該ステージの所定ビット数から決められる)の基準電位と並列に比較する第1乃至第Mの比較器を含むアナログデジタル変換回路と、
前記アナログデジタル変換回路から出力されるデジタル信号を受けアナログ信号に変換するデジタルアナログ変換回路と、
サンプルホールドされた前記アナログ信号と、前記デジタルアナログ変換回路からのアナログ信号の差電圧を出力する減算回路と、
前記減算回路の出力を所定の増幅率で増幅する増幅回路と、
を備え、前記第1乃至第N−1のステージの少なくとも1つが、前記第1乃至第Mの比較器のそれぞれについて、少なくとも1つの予備の比較器を備えた冗長構成とされ、前記冗長構成の比較器のうちの1つを選択的に活性化する比較器選択信号を出力する比較器選択回路を備えている。
予備の比較器を備えた冗長構成とされ、冗長構成の比較器のうちの1つを選択的に活性化する比較器選択信号を出力する比較器選択回路(40)を備えている。冗長構成の比較器についてオフセットが許容値を超えている比較器であると判定された場合、比較器選択信号に基づき、オフセットが許容値を超えている比較器は予備の比較器で置き換えられる。
(A/B)σ ・・・(1)
xN ・・・(2)
(ただし、Nはパイプライン型A/D変換器の歩留まりに影響を与える比較器の総数)
{1−(1−x)C} × 100 ・・・(3)
(ただし、x=(A/B)σ)
{1−(1−x)C}N × 100 ・・・(4)
(ただし、x=(A/B)σ)
となる。
そのステージで最も低電位な第1の比較器と、
そのステージで2番目に低電位な第2の比較器と、
そのステージで3番目に低電位な第3の比較器と、
そのステージで3番目に高電位な第4の比較器と、
そのステージで2番目に高電位な第5の比較器と、
そのステージで最も高電位な第6比較器と、を備えている。
20、200、200a 第Nステージ
12 ADC
13.1、13.2 比較器
15 符号器
16 復号器
17.1〜17.3、17a.1〜17a.2 比較器
18 符号器
19.1〜19.2 バッファ
30 デジタルエラーコレクション回路
40 比較器選択回路
101、101a サンプルホールド回路
102、102a 減算回路(減算器)
103、103a 増幅回路(増幅器)
104、104a ADC
105、105a DAC
110.1〜110.2、110a.1〜110a.3 比較器
111.1〜111.3、111a.1〜111a.3 比較器
112、112a、113、113a 符号器
131.1、131.2 比較器
134 論理バッファ
Claims (12)
- カスケード接続され、それぞれが、前段より入力されたアナログ信号を所定ビットのデジタル信号に変換して出力する複数段のステージを備えたパイプライン型アナログデジタル変換器であって、
前記複数段のステージの少なくとも1つのステージが、アナログ信号を並列に比較する複数の比較器の少なくとも1つについて予備の比較器を備えた冗長構成とされる、ことを特徴とするパイプライン型アナログデジタル変換器。 - カスケード接続され、それぞれが、前段より入力されたアナログ信号を所定ビットのデジタル信号に変換して出力する、第1乃至第N(ただし、Nは2以上の整数)のステージを備え、
前記第1乃至第N−1のステージの各々が、アナログ信号を予め定められた互いに異なる第1乃至第M(ただし、Mは2以上の所定の整数)の基準電位と並列に比較する第1乃至第Mの比較器を含むアナログデジタル変換回路を備え、
前記第1乃至第N−1のステージの少なくとも1つのステージは、該ステージの前記第1乃至第Mの比較器の少なくとも1つが予備の比較器を備えた冗長構成とされ、
前記冗長構成の比較器のうちの1つを選択的に活性化する比較器選択信号を出力する比較器選択回路を備えている、ことを特徴とするパイプライン型アナログデジタル変換器。 - 前記冗長構成の比較器について、オフセットが許容値を超えている比較器であると判定された場合、前記比較器選択信号に基づき、オフセットが許容値を超えている比較器は前記予備の比較器で置き換えられる、ことを特徴とする請求項2記載のパイプライン型アナログデジタル変換器。
- 前記第1乃至第N−1のステージの各ステージが、該ステージの前記第1乃至第Mの比較器の各比較器について、1つ又は複数の予備の比較器を備えた冗長構成とされており、
前記比較器選択回路は、前記第1乃至第N−1のステージの各ステージに対して、該ステージの冗長構成の前記第1乃至第Mの比較器のそれぞれについて1つの比較器を選択的に活性化する比較器選択信号を出力する、ことを特徴とする請求項2記載のパイプライン型アナログデジタル変換器。 - 前記第1乃至第N−1のステージのいずれかのステージにおいて、該ステージの比較器のオフセットが許容値を超えていると判定された場合、前記比較器選択信号に基づき、オフセットが許容値を超えている前記比較器が予備の比較器で置き換えられる、ことを特徴とする請求項4記載のパイプライン型アナログデジタル変換器。
- 前記第1乃至第Nのステージでそれぞれアナログデジタル変換されたビットデータを受け、デジタルエラー補正処理を行なってデジタル信号を出力するデジタルエラーコレクション回路を備え、
前記比較器選択回路は、前記第1乃至第Nのステージから前記デジタルエラーコレクション回路に出力されるビットデータの組み合わせが、前記第1乃至第N−1のステージのいずれかのステージ内の比較器のオフセットが許容値を超える所定のパタンに一致することを検出した場合、前記ステージの該当する比較器を予備の比較器に切り替えるために前記比較器選択信号を前記ステージに供給する、ことを特徴とする請求項4記載のパイプライン型アナログデジタル変換器。 - 前記第1乃至第N−1のステージの各ステージは、前段からのアナログ信号を入力するサンプルホールド回路と、
前記アナログ信号を受けデジタル信号に変換するアナログデジタル変換回路と、
前記アナログデジタル変換回路から出力されるデジタル信号を受けアナログ信号に変換するデジタルアナログ変換回路と、
前記サンプルホールド回路の出力アナログ信号と前記デジタルアナログ変換回路の出力アナログ信号との差電圧を出力する減算回路と、
前記減算回路の出力信号を所定の増幅率で増幅する増幅回路と、
を備え、
前記アナログデジタル変換回路は、複数の比較器で入力アナログ信号を並列に比較するフラッシュ型のアナログデジタル変換回路とされ、前記複数の比較器の各々が冗長構成とされている、ことを特徴とする請求項1記載のパイプライン型アナログデジタル変換器。 - 前記第Nのステージは、前記第N−1のステージから出力されるアナログ信号を入力してデジタル信号を出力するアナログデジタル変換回路を備え、
前記アナログデジタル変換回路は、それぞれに与えられた第1乃至第L(ただし、Lは2以上の整数)の基準電位にて、アナログ信号電圧を並列に比較する第1乃至第Lの比較器と、
前記アナログ信号電圧の範囲の上限の電位に近い電位と前記アナログ信号電圧を比較し、前記アナログ信号電圧が上限より大であるか否かを出力する比較器と、
前記アナログ信号電圧の範囲の下限の電位に近い電位と前記アナログ信号電圧を比較し、前記アナログ信号電圧が下限より小であるか否かを出力する比較器と、
前記第1乃至第Lの比較器の出力を符号化して所定ビットのデジタル信号を出力する符号器と、を備えている、ことを特徴とする請求項7記載のパイプライン型アナログデジタル変換器。 - カスケード接続され、それぞれに入力されたアナログ信号を所定ビットのデジタル信号に変換して出力する、第1乃至第N(ただし、Nは2以上の整数)のステージを備え、
前記第1乃至第N−1のステージの各々は、
前段からのアナログ信号をサンプルホールドする回路と、
サンプルホールドされた前記アナログ信号を受け、前記アナログ信号を予め定められた第1乃至第M(ただし、Mは2以上の所定の整数)の基準電位と並列に比較する第1乃至第Mの比較器を含むアナログデジタル変換回路と、
前記アナログデジタル変換回路から出力されるデジタル信号を受けアナログ信号に変換するデジタルアナログ変換回路と、
サンプルホールドされた前記アナログ信号と、前記デジタルアナログ変換回路からのアナログ信号の差電圧を出力する減算回路と、
前記減算回路の出力を所定の増幅率で増幅する増幅回路と、
を備え、
前記第1乃至第N−1のステージの少なくとも1つが、前記第1乃至第Mの比較器のそれぞれについて、少なくとも1つの予備の比較器を備えた冗長構成とされ、
前記第1乃至第N−1のステージの少なくとも1つに対して、前記冗長構成の比較器のうちの1つを選択的に活性化する比較器選択信号を出力する、比較器選択回路をさらに備えている、ことを特徴とするパイプライン型アナログデジタル変換器。 - 前記第1乃至第N−1のステージの各ステージが、該ステージの前記第1乃至第Mの比較器の各比較器について、1つ又は複数の予備の比較器を備えた冗長構成とされており、
前記比較器選択回路は、前記第1乃至第N−1のステージの各ステージに対して、該ステージの冗長構成の前記第1乃至第Mの比較器のそれぞれについて1つの比較器を選択的に活性化する比較器選択信号を出力する、ことを特徴とする請求項9記載のパイプライン型アナログデジタル変換器。 - 前記第Nのステージは、前記第N−1のステージから出力されるアナログ信号を入力してデジタル信号を出力するアナログデジタル変換回路を備え、
前記アナログデジタル変換回路は、それぞれに与えられた第1乃至第L(ただし、Lは2以上の整数)の基準電位にて、アナログ信号電圧を並列に比較する第1乃至第Lの比較器と、
前記アナログ信号電圧の範囲の上限の電位に近い電位と前記アナログ信号電圧を比較し、前記アナログ信号電圧が上限より大であるか否かを出力する比較器と、
前記アナログ信号電圧の範囲の下限の電位に近い電位と前記アナログ信号電圧を比較し、前記アナログ信号電圧が下限より小であるか否かを出力する比較器と、
前記第1乃至第Lの比較器の出力を符号化して所定ビットのデジタル信号を出力する符号器と、を備えている、ことを特徴とする請求項9記載のパイプライン型アナログデジタル変換器。 - 請求項1乃至11のいずれか一に記載のパイプライン型アナログデジタル変換器を備えた半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007039623A JP4879774B2 (ja) | 2007-02-20 | 2007-02-20 | アナログ・デジタル変換器 |
US12/068,187 US7646324B2 (en) | 2007-02-20 | 2008-02-04 | Pipeline type analog-digital converter having redundant comparator |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007039623A JP4879774B2 (ja) | 2007-02-20 | 2007-02-20 | アナログ・デジタル変換器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008205824A JP2008205824A (ja) | 2008-09-04 |
JP4879774B2 true JP4879774B2 (ja) | 2012-02-22 |
Family
ID=39706186
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007039623A Expired - Fee Related JP4879774B2 (ja) | 2007-02-20 | 2007-02-20 | アナログ・デジタル変換器 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7646324B2 (ja) |
JP (1) | JP4879774B2 (ja) |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7994960B1 (en) * | 2008-10-17 | 2011-08-09 | Marvell International Ltd. | Data converter with redundancy for error correction in polarity decision |
EP2216906A1 (fr) * | 2009-02-10 | 2010-08-11 | STMicroelectronics (Grenoble 2) SAS | Convertisseur analogique-numérique à architecture pipeline associé à un amplificateur à gain programmable |
US8106805B2 (en) * | 2009-03-05 | 2012-01-31 | Realtek Semiconductor Corp. | Self-calibrating pipeline ADC and method thereof |
US7965217B2 (en) * | 2009-10-13 | 2011-06-21 | Analog Devices, Inc. | Apparatus and method for pipelined analog to digital conversion |
US7978116B2 (en) * | 2009-10-13 | 2011-07-12 | Analog Devices, Inc. | Apparatus and method for pipelined analog to digital conversion |
US8217822B2 (en) | 2010-11-09 | 2012-07-10 | Microsoft Corporation | Resolution enhancing analog-to-digital conversion |
WO2013028553A1 (en) * | 2011-08-19 | 2013-02-28 | Lumedyne Technologies Incorporated | Time domain switched analog-to digital converter apparatus and methods |
US8836549B2 (en) * | 2011-12-20 | 2014-09-16 | Analog Devices, Inc. | Use of logic circuit embedded into comparator for foreground offset cancellation |
CN103368570B (zh) * | 2012-03-30 | 2016-08-17 | 上海华虹宏力半导体制造有限公司 | 流水线模数转换器的数字校正电路 |
JP5859937B2 (ja) * | 2012-09-12 | 2016-02-16 | アルプス電気株式会社 | パイプライン型a/dコンバータ |
JP6326296B2 (ja) * | 2014-06-04 | 2018-05-16 | 日本放送協会 | イメージセンサ用ad変換回路 |
US9383393B2 (en) * | 2014-07-10 | 2016-07-05 | Texas Instruments Deutschland Gmbh | Dual-comparator circuit with dynamic VIO shift protection |
CN106100638B (zh) * | 2016-06-14 | 2019-09-03 | 中国电子科技集团公司第二十四研究所 | 流水线模数转换器的误差补偿校正装置 |
US9698803B1 (en) | 2016-10-03 | 2017-07-04 | Frank R. Dropps | Analog system and associated methods thereof |
CN108880551B (zh) * | 2018-07-02 | 2022-05-24 | 京东方科技集团股份有限公司 | 主板电路、显示模组和显示装置 |
CN110336561B (zh) * | 2019-07-05 | 2021-02-05 | 中国电子科技集团公司第二十四研究所 | 一种流水线型模数转换器及其输出校正方法 |
Family Cites Families (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2945307B2 (ja) * | 1995-02-22 | 1999-09-06 | 富士通株式会社 | A/d変換器 |
JPH09162738A (ja) * | 1995-12-04 | 1997-06-20 | Matsushita Electric Ind Co Ltd | 直並列型a/d変換器 |
US6420983B1 (en) * | 2000-05-25 | 2002-07-16 | Texas Instruments Incorporated | On-line offset cancellation in flash A/D with interpolating comparator array |
US6366230B1 (en) * | 2000-06-07 | 2002-04-02 | Texas Instruments Incorporated | Pipelined analog-to-digital converter |
US6617992B2 (en) * | 2001-08-15 | 2003-09-09 | National Semiconductor Corporation | Capacitor mismatch independent gain stage for differential pipeline analog to digital converters |
US6600440B1 (en) * | 2001-08-15 | 2003-07-29 | National Semiconductor Corporation | Capacitor mismatch independent gain stage for pipeline analog to digital converters |
US6611222B1 (en) * | 2002-06-03 | 2003-08-26 | Charles Douglas Murphy | Low-complexity high-speed analog-to-digital converters |
GB0216897D0 (en) * | 2002-07-20 | 2002-08-28 | Koninkl Philips Electronics Nv | Switched-current analogue-to-digital converter |
US6778126B2 (en) * | 2002-11-21 | 2004-08-17 | Analog Devices, Inc. | Structures and methods that improve the linearity of analog-to-digital converters with introduced nonlinearities |
JP2005072844A (ja) | 2003-08-22 | 2005-03-17 | Sharp Corp | A/dコンバータ |
US6879277B1 (en) * | 2003-10-09 | 2005-04-12 | Texas Instruments Incorporated | Differential pipelined analog to digital converter with successive approximation register subconverter stages |
ATE527756T1 (de) * | 2003-10-23 | 2011-10-15 | Nxp Bv | Doppel-rest-pipeline-ad-umsetzer |
US6861969B1 (en) * | 2004-03-03 | 2005-03-01 | Analog Devices, Inc. | Methods and structures that reduce memory effects in analog-to-digital converters |
JP3785175B2 (ja) * | 2004-03-30 | 2006-06-14 | 株式会社東芝 | 多入力a/d変換装置及びこれを用いた無線受信機 |
DE102004026150B4 (de) * | 2004-05-28 | 2007-01-25 | Advanced Micro Devices, Inc., Sunnyvale | Pipeline-ADC mit variabler Genauigkeit für WLAN-Kommunikationsgeräte |
US7576676B2 (en) * | 2006-02-02 | 2009-08-18 | Clariphy Communications, Inc. | Analog-to-digital converter using lookahead pipelined architecture and open-loop residue amplifiers |
KR100827268B1 (ko) * | 2006-09-14 | 2008-05-07 | 한국전자통신연구원 | 증폭기 공유 구조의 멀티-비트 파이프라인 아날로그-디지털변환기 |
-
2007
- 2007-02-20 JP JP2007039623A patent/JP4879774B2/ja not_active Expired - Fee Related
-
2008
- 2008-02-04 US US12/068,187 patent/US7646324B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US20080198055A1 (en) | 2008-08-21 |
US7646324B2 (en) | 2010-01-12 |
JP2008205824A (ja) | 2008-09-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4879774B2 (ja) | アナログ・デジタル変換器 | |
US8963761B2 (en) | Predictive successive approximation register analog-to-digital conversion device and method | |
JP4445995B2 (ja) | パイプライン型a/d変換装置 | |
US7038609B1 (en) | Successive approximation analog-to-digital converter with pre-loaded SAR registers | |
US8599059B1 (en) | Successive approximation register analog-digital converter and method for operating the same | |
US20080018514A1 (en) | Pipelined analog-to-digital converter and method of analog-to-digital conversion | |
US8362938B2 (en) | Analog digital converting device | |
US20070290915A1 (en) | Pipeline A/D converter conterting analog signal to digital signal | |
US8854243B2 (en) | AD converter circuit and ad conversion method | |
US20130015996A1 (en) | Ad converter and information processing apparatus | |
US9461665B1 (en) | Successive approximated register analog-to-digital converter and conversion method thereof | |
US20140354458A1 (en) | Sar analog-to-digital conversion method and sar analog-to-digital conversion circuit | |
US10938401B1 (en) | Analog-to-digital converter, resistive digital-to-analog converter circuit, and method of operating an analog-to-digital converter | |
US20120026023A1 (en) | Successive approximation ad conversion circuit | |
EP3501108A1 (en) | Analogue to digital converter | |
US6469652B1 (en) | Pipelined analog-to-digital converter using zero-crossing capacitor swapping scheme | |
JPH08195678A (ja) | A/d変換器 | |
US5739781A (en) | Sub-ranging analog-to-digital converter with open-loop differential amplifiers | |
CN107171667B (zh) | 逐次逼近型模数转换器及其自检测方法 | |
JP6160444B2 (ja) | アナログデジタル変換回路、アナログデジタル変換回路の制御方法 | |
JP5350661B2 (ja) | A/d変換器 | |
JP4841664B2 (ja) | アナログ−デジタル変換器 | |
JP2009177446A (ja) | パイプライン型アナログ・デジタル変換器 | |
WO2014038198A1 (ja) | 逐次比較型ad変換器 | |
JP4681622B2 (ja) | Ad変換器 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100114 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20111122 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111129 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111130 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141209 Year of fee payment: 3 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |