JP5859937B2

JP5859937B2 - パイプライン型ａ／ｄコンバータ

Info

Publication number: JP5859937B2
Application number: JP2012200174A
Authority: JP
Inventors: 潔篠井
Original assignee: Alps Electric Co Ltd
Current assignee: Alps Alpine Co Ltd
Priority date: 2012-09-12
Filing date: 2012-09-12
Publication date: 2016-02-16
Anticipated expiration: 2032-09-12
Also published as: JP2014057183A

Description

本発明は、パイプライン型Ａ／Ｄコンバータに関し、特に、電圧の増幅に係る誤差の影響を低減可能なパイプライン型Ａ／Ｄコンバータに関する。

連続的な電圧値で表されるアナログ信号を離散的な２値のデジタル信号に変換するＡ／Ｄコンバータは、音声・画像処理、情報通信などの分野において広く利用されている。これまでにも多くの方式のＡ／Ｄコンバータが提案されており、要求される精度や変換速度などに応じて選択されている。このＡ／Ｄコンバータの方式の一つに、いわゆるパイプライン型と呼ばれるものがある（例えば、特許文献１参照）。

特開２００７−１３８８５号公報

パイプライン型Ａ／Ｄコンバータは、一般に、並列型Ａ／Ｄコンバータと演算回路とをそれぞれ備える複数段のユニット回路を直列的に接続することで構成されている。各段のユニット回路において、並列型Ａ／Ｄコンバータは、入力信号を所定ビットずつＡ／Ｄ変換してデジタルコードを生成し、演算回路は、入力信号を演算処理して次段のユニット回路に送る。

例えば、第１段目のユニット回路の並列型Ａ／Ｄコンバータは、入力されるアナログ信号に基づいてＭＳＢ（Most Significant Bit）側から上位２ビット分のＡ／Ｄ変換を行う。また、第１段目のユニット回路の演算回路は、入力されるアナログ信号から、デジタルコードに基づいて上位２ビット分の電圧を減算し、差分電圧を算出する。その結果、差分電圧には、入力されるアナログ信号から上位２ビット分の情報を除いた下位ビットに相当する情報が含まれることになる。この差分電圧は、演算回路によって４倍に増幅された上で第２段目のユニット回路に送られる。

第２段目のユニット回路の並列型Ａ／Ｄコンバータは、第１段目の演算回路から入力される信号（第１段目の差分電圧に相当）に基づいて、次の２ビット分のＡ／Ｄ変換を行う。また、第２段目のユニット回路の演算回路は、入力される信号から、次の２ビット分の電圧を減じて差分電圧を算出し、この差分電圧を４倍に増幅した上で第３段目のユニット回路に送る。第３段目以降のユニット回路の動作も同様である。パイプライン型Ａ／Ｄコンバータが７段のユニット回路で構成される場合には、最終的に、アナログ信号は１４ビット（＝７段×２ビット）のデジタル信号に変換される。なお、最終段のユニット回路の演算回路は省略されても良い。

パイプライン型Ａ／Ｄコンバータは、上述のように、各段のユニット回路で所定ビットずつＡ／Ｄ変換を行うので、ユニット回路を直列的に付加してゆくだけで分解能（ビット数）を容易に高めることができる。一方で、パイプライン型Ａ／Ｄコンバータは、各段で算出される差分電圧を所定の倍率で増幅して後段に送るので、各段の増幅率に誤差が生じると、下位ビットの信頼性は著しく低下してしまう。パイプライン型Ａ／Ｄコンバータでは、分解能が高くなると増幅される回数も増えるので、増幅に係る誤差の影響はより深刻になる。

本発明はかかる点に鑑みてなされたものであり、電圧の増幅に係る誤差の影響を低減可能なパイプライン型Ａ／Ｄコンバータを提供することを目的とする。

本発明のパイプライン型Ａ／Ｄコンバータは、アナログ信号が入力される入力端と、前記入力端に接続可能に構成され、入力される信号をデジタルコードに変換する並列型Ａ／Ｄコンバータ部と、前記入力端に接続可能に構成され、入力される前記信号に前記デジタルコードに対応する電圧を加えた後、所定の倍率で増幅する演算部と、前記演算部に接続可能に構成され、前記演算部の出力信号を保持すると共に前記並列型Ａ／Ｄコンバータ部及び前記演算部に再入力するサンプルホールド部と、複数サイクルの繰り返し動作により前記Ａ／Ｄコンバータ部が出力する複数のデジタルコードに基づいてデジタル信号を生成するデコーダと、前記デコーダで生成される複数の前記デジタル信号の平均値を算出する平均化部と、を備え、前記演算部は、前記信号に前記電圧を加えるために、前記信号及び基準電圧を印加される複数のキャパシタを有する入力容量部と、前記入力容量部に接続され、前記入力容量部からの出力信号を増幅する演算増幅器と、前記演算増幅器と並列に接続される出力容量部と、を備え、入力される前記信号に対応するデジタル信号を算出するサンプリング工程を複数回繰り返し、各サンプリング工程で得られたデジタル信号を前記平均化部で平均化するパイプライン型Ａ／Ｄコンバータであって、前記複数回のサンプリング工程において前記複数のキャパシタに対する基準電圧の入力先を変えることを特徴とする。

この構成によれば、複数回のサンプリング工程において入力容量部を構成する複数のキャパシタに対する基準電圧の入力先を変えるので、各サンプリング工程で得られるデジタル信号を平均化することで、複数のキャパシタの容量値のばらつきの影響を緩和できる。よって、入力容量部を構成する複数のキャパシタの容量値のばらつきに起因して生じ得る、電圧の増幅に係る誤差の影響を低減できる。

本発明のパイプライン型Ａ／Ｄコンバータはまた、前記複数回のサンプリング工程で取得される複数のデジタル信号を、ぞれぞれ、下記式（１）で表されるＣｏｄｅｅｒｒｏｒの値で補正することを特徴とする。ただし、下記式（１）において、ｋはサイクル序数を表し、ｎは１回のサンプリング工程のサイクル回数を表し、ｃａｌｓｔａｔｅは誤差の基準値を表し、ｃｏｒ（ｋ）は各サイクルの誤差の係数を表す。

この構成によれば、入力容量部を構成する複数のキャパシタの容量値と出力容量部の容量値とのばらつきの影響を緩和できる。よって、入力容量部を構成する複数のキャパシタの容量値と出力容量部の容量値とのばらつきに起因して生じ得る、電圧の増幅に係る誤差の影響を低減できる。

本発明のパイプライン型Ａ／Ｄコンバータにおいて、前記並列型Ａ／Ｄコンバータ部は、２．５ビット以上の分解能を有することが好ましい。この構成によれば、各サイクルのデジタルコードは冗長化されるので、より精度の高いＡ／Ｄ変換が可能になる。

本発明によれば、電圧の増幅に係る誤差の影響を低減可能なパイプライン型Ａ／Ｄコンバータが提供される。

本実施の形態に係るパイプライン型Ａ／Ｄコンバータの構成例を示す回路図である。入力される電圧と生成されるデジタルコードとの関係を示すテーブルである。演算回路に入力される電圧と演算回路から出力される電圧との関係を示すグラフである。ＶｉｎがＶｒｅｆの１／８倍を超える場合のキャパシタへの基準電圧の入力パターンを説明するための模式図である。ＶｉｎがＶｒｅｆの３／８倍を超える場合のキャパシタへの基準電圧の入力パターンを説明するための模式図である。ＶｉｎがＶｒｅｆの５／８倍を超える場合のキャパシタへの基準電圧の入力パターンを説明するための模式図である。理想的な増幅率が得られる場合と増幅率に誤差が存在する場合とにおいて、演算回路に入力される電圧と演算回路から出力される電圧との関係を示すグラフである。誤差とデジタルコードとの関係を示すテーブルである。パイプライン型Ａ／Ｄコンバータからの出力と理想値との差（ＩＮＬ）を示すグラフである。

以下、図面を参照して、本発明の一実施の形態に係るパイプライン型Ａ／Ｄコンバータの構成について説明する。なお、以下においては、本発明を説明するために簡略化されたパイプライン型Ａ／Ｄコンバータについて説明するが、通常のパイプライン型Ａ／Ｄコンバータが備える構成は不足なく備えるものとする。

図１は、本実施の形態に係るパイプライン型Ａ／Ｄコンバータ１の構成例を示す回路図である。パイプライン型Ａ／Ｄコンバータ１は、３ビットの分解能を有する並列型Ａ／Ｄコンバータ（並列型Ａ／Ｄコンバータ部）１１と、入力される電圧を演算処理して出力する演算回路（演算部）１２と、演算回路１２から出力される電圧を保持するサンプルホールド回路（サンプルホールド部）１３とを備える。

パイプライン型Ａ／Ｄコンバータ１において、並列型Ａ／Ｄコンバータ１１は、スイッチＳＷａを介して入力端Ｔｉｎと接続されている。入力端Ｔｉｎには、外部からアナログ信号である電圧が入力される。並列型Ａ／Ｄコンバータ１１は、８個のコンパレータ（不図示）を含んで構成されており、スイッチＳＷａを介して入力端Ｔｉｎなどから入力される電圧Ｖｉｎに応じて実効３ビットのデジタルコードを生成する。並列型Ａ／Ｄコンバータ１１で生成されるデジタルコードは、デコーダ１４に送られる。また、並列型Ａ／Ｄコンバータ１１で生成されるデジタルコードは、演算回路１２に送られ、後述する演算処理に用いられる。

演算回路１２は、スイッチＳＷａを介して入力端Ｔｉｎに接続されている。演算回路１２は、並列な４個のキャパシタＣ１〜Ｃ４で構成される入力容量部１２１を備えている。入力容量部１２１を構成する各キャパシタＣ１〜Ｃ４の一端は、スイッチＳＷｂ１〜ＳＷｂ４と接続されており、スイッチＳＷａ及びスイッチＳＷｂ１〜ＳＷｂ４を介して電圧Ｖｉｎが印加される。また、各キャパシタＣ１〜Ｃ４の一端は、スイッチＳＷｃ１〜ＳＷｃ４を介して基準電圧源（不図示）と接続されている。これにより、各キャパシタＣ１〜Ｃ４の一端には、並列型Ａ／Ｄコンバータ１１で生成されるデジタルコードに応じて基準電圧Ｖｒｅｆ、基準電圧−Ｖｒｅｆ、又は０Ｖのいずれかがさらに印加される。これにより、電圧Ｖｉｎから上位２ビット分の情報に相当する電圧が除去される。

各キャパシタＣ１〜Ｃ４の他端は、いずれも演算増幅器（オペアンプ）１２２の反転入力端（−）に接続されている。演算増幅器１２２の非反転入力端（＋）は接地されており、出力端はサンプルホールド回路１３のスイッチＳＷｅと接続されている。また、演算増幅器１２２には、キャパシタＣ５による出力容量部１２３及びスイッチＳＷｄがそれぞれ並列に接続されている。出力容量部１２３及びスイッチＳＷｄの一端は演算増幅器１２２の反転入力端（−）に接続され、他端は演算増幅器１２２の出力端に接続されている。キャパシタＣ５の容量値と、キャパシタＣ１〜Ｃ４の容量値とは略等しくなっており、入力される電圧は４倍に増幅されて演算増幅器１２２の出力端から出力される。

サンプルホールド回路１３は、一端がスイッチＳＷｅと接続されるキャパシタＣ６を備えている。キャパシタＣ６の他端は、演算増幅器（オペアンプ）１３１の反転入力端（−）に接続されている。演算増幅器１３１の非反転入力端（＋）は接地され、出力端はスイッチＳＷａに接続されている。キャパシタＣ６の両端は、それぞれスイッチＳＷｆ，ＳＷｇを介して演算増幅器１３１の出力端と接続されている。スイッチＳＷｅ，ＳＷｆ，ＳＷｇを制御することで、演算回路１２から出力される電圧ＶｏｕｔをキャパシタＣ６に保持させることができる。電圧Ｖｏｕｔは、演算増幅器１３１及びスイッチＳＷａを通じて、並列型Ａ／Ｄコンバータ１１及び演算回路１２に再入力される。

演算回路１２及びサンプルホールド回路１３には、制御部１６が接続されている。制御部１６は、並列型Ａ／Ｄコンバータ１１から送られるデジタルコードなどに基づいて適切なＡ／Ｄ変換が実現されるように各スイッチ（スイッチＳＷｂ１〜ＳＷｂ４、スイッチＳＷｃ１〜ＳＷｃ４など）を制御する。

また、並列型Ａ／Ｄコンバータ１１及び演算回路１２は、再入力される電圧Ｖｏｕｔに基づき、同様の処理を繰り返し行う。具体的には、並列型Ａ／Ｄコンバータ１１は、再入力された電圧Ｖｏｕｔに基づき実効３ビットのデジタルコードを生成してデコーダ１４に送る。演算回路１２は、並列型Ａ／Ｄコンバータ１１から送られるデジタルコードに基づき、再入力された電圧Ｖｏｕｔから上位２ビット分の情報に相当する電圧を除去して４倍に増幅する。演算回路１２からの出力は、サンプルホールド回路１３を通じて並列型Ａ／Ｄコンバータ１１及び演算回路１２に入力される。デコーダ１４は、このように繰り返される７回のサイクルで生成された７個のデジタルコードに基づいて、１４ビットのデジタル信号を生成する。

次に、パイプライン型Ａ／Ｄコンバータ１の動作の概略を説明する。パイプライン型Ａ／Ｄコンバータ１において、スイッチＳＷａが入力端Ｔｉｎ側に切り替えられ、入力端Ｔｉｎにアナログ信号（電圧）が入力されると、並列型Ａ／Ｄコンバータ１１及び演算回路１２には、アナログ信号に対応する電圧Ｖｉｎが入力される。並列型Ａ／Ｄコンバータ１１は、入力される電圧Ｖｉｎに基づいて、ＭＳＢ（Most Significant Bit）側から上位３ビットのＡ／Ｄ変換を行う。

並列型Ａ／Ｄコンバータ１１の８個のコンパレータは、それぞれ基準電圧Ｖｒｅｆの−７／８倍、−５／８倍、−３／８倍、−１／８倍、＋１／８倍、＋３／８倍、＋５／８倍、＋７／８倍の閾値を有している。この８個のコンパレータにより、電圧Ｖｉｎが基準電圧Ｖｒｅｆの−１倍、−３／４倍、−１／２倍、−１／４倍、０倍、＋１／４倍、＋１／２倍、＋３／４倍、＋１倍のいずれに相当するか判定され、３ビット（実効値）のデジタルコードが生成される。

図２は、入力される電圧Ｖｉｎと生成されるデジタルコードとの関係を示すテーブルである。図２において、電圧Ｖｉｎは、基準電圧Ｖｒｅｆの倍率で示されている。例えば、基準電圧Ｖｒｅｆの１／２倍の電圧Ｖｉｎが入力される場合、生成されるデジタルコードは０１１０となり、基準電圧Ｖｒｅｆの１／４倍の電圧Ｖｉｎが入力される場合、生成されるデジタルコードは０１０１となる。なお、最上位ビットは、実質的には１ビットとして機能しない。

電圧Ｖｉｎが入力されると、演算回路１２は、スイッチＳＷｂ１〜ＳＷｂ４をオンして各キャパシタＣ１〜Ｃ４に電圧Ｖｉｎを印加する。また、並列型Ａ／Ｄコンバータ１１で生成される３ビットのデジタルコードに基づいてスイッチＳＷｃ１〜ＳＷｃ４を制御し、各キャパシタＣ１〜Ｃ４にそれぞれ基準電圧Ｖｒｅｆ、基準電圧−Ｖｒｅｆ、又は０Ｖのいずれかを印加する。この処理は、電圧Ｖｉｎから上位２ビット分の情報を除去する操作に相当し、４倍の増幅で得られる電圧Ｖｏｕｔがオーバーフローしないように行われる。

図３は、演算回路１２に入力される電圧Ｖｉｎと演算回路１２から出力される電圧Ｖｏｕｔとの関係を示すグラフである。図３において、横軸の電圧Ｖｉｎ及び縦軸の電圧Ｖｏｕｔは、共に基準電圧Ｖｒｅｆの倍率で示されている。図３に示すように、例えば、ＶｉｎがＶｒｅｆの１／８（０．１２５）倍を超える場合、キャパシタＣ１〜Ｃ４のいずれか１個にスイッチＳＷｃ１〜ＳＷｃ４を介して−Ｖｒｅｆが印加され、Ｖｏｕｔはオーバーフローしないように調整される。この場合、キャパシタＣ１〜Ｃ４のうちの残りの３個に印加される電圧は０Ｖである（つまり、基準電圧源から電圧は印加されない）。

ＶｉｎがＶｒｅｆの３／８（０．３７５）倍を超える場合、キャパシタＣ１〜Ｃ４のいずれか２個に−Ｖｒｅｆが印加されてＶｏｕｔは調整される。この場合、キャパシタＣ１〜Ｃ４のうちの残りの２個に印加される電圧は０Ｖである。ＶｉｎがＶｒｅｆの５／８（０．６２５）倍を超える場合、キャパシタＣ１〜Ｃ４のいずれか３個に−Ｖｒｅｆが印加されてＶｏｕｔは調整される。この場合、キャパシタＣ１〜Ｃ４のうちの残りの１個に印加される電圧は０Ｖである。

同様に、ＶｉｎがＶｒｅｆの−１／８（−０．１２５）倍を下回る場合、キャパシタＣ１〜Ｃ４のいずれか１個に＋Ｖｒｅｆが印加されてＶｏｕｔは調整される。この場合、キャパシタＣ１〜Ｃ４のうちの残りの３個に印加される電圧は０Ｖである。ＶｉｎがＶｒｅｆの−３／８（−０．３７５）倍を下回る場合、キャパシタＣ１〜Ｃ４のいずれか２個に＋Ｖｒｅｆが印加されてＶｏｕｔは調整される。この場合、キャパシタＣ１〜Ｃ４のうちの残りの２個に印加される電圧は０Ｖである。ＶｉｎがＶｒｅｆの−５／８（−０．６２５）倍を下回る場合、キャパシタＣ１〜Ｃ４のいずれか３個に＋Ｖｒｅｆが印加されてＶｏｕｔは調整される。この場合、キャパシタＣ１〜Ｃ４のうちの残りの１個に印加される電圧は０Ｖである。

演算回路１２から出力される電圧Ｖｏｕｔは、サンプルホールド回路１３のキャパシタＣ６で保持され、所定時間の後にスイッチＳＷａを通じて並列型Ａ／Ｄコンバータ１１及び演算回路１２に入力される。並列型Ａ／Ｄコンバータ１１は、入力される電圧に基づいて、再び３ビット（実効値）のデジタルコードを生成する。このとき入力される電圧は、上位２ビットに相当する情報を除去されているので、ここでは、２ビット分だけ桁が下がった３ビットのデジタルコードが生成される。演算回路１２は、入力された電圧から上位２ビットに相当する情報をさらに除去して４倍に増幅する。サンプルホールド回路１３は、演算回路１２の出力を保持して並列型Ａ／Ｄコンバータ１１及び演算回路１２に再び入力する。その後の処理も同様である。なお、本実施の形態では、演算回路１２に入力された電圧から上位２ビットに相当する情報を除去して４倍に増幅する態様を例示しているが、演算回路１２の増幅率は変更可能である。具体的には、演算回路１２の増幅率は、１回のサイクルで得られるデジタルコードの有効ビット数に応じて設定される。

本実施の形態のパイプライン型Ａ／Ｄコンバータ１は、並列型Ａ／Ｄコンバータ１１におけるＡ／Ｄ変換、演算回路１２における演算処理、及びサンプルホールド回路１３による再入力を合計７サイクル繰り返すことで、１個のデジタル信号を生成する。各サイクルでは、２ビットずつ桁のずれた実効３ビットのデジタルコードが生成されるので、デコーダ１４は、各サイクルで生成される７個のデジタルコードに基づいて１４ビットのデジタル信号を生成できる。なお、７サイクル目においては、演算回路１２における演算処理、及びサンプルホールド回路１３による再入力は不要である。

本実施の形態では、７サイクルの繰り返しで１個のデジタル信号を生成しているが、繰り返しに係るサイクルの数は、必要とされるデジタル信号のビット数に応じて任意に設定できる。一般に、ｎ回のサイクルでアナログ信号をデジタル信号に変換する場合、第ｋ回目（ｋは正整数）のサイクルで得られるデジタルコードａ_ｋｂ_ｋｃ_ｋｄ_ｋ（ａ_ｋ，ｂ_ｋ，ｃ_ｋ，ｄ_ｋはいずれも０又は１）、及び下記式（２）に基づいて、２ｎビットのデジタル信号を生成できる。

本実施の形態に係るパイプライン型Ａ／Ｄコンバータ１では、各サイクルにおいて実効３ビットのデジタルコードを得ているが、通常は２ビットのデジタルコードで足りる。つまり、本実施の形態で得られるデジタルコードは冗長化されている。このように、２．５ビット以上の分解能を有する並列型Ａ／Ｄコンバータ１１を用いて冗長化された複数のデジタルコードを得ることで、各デジタルコードに僅かな誤りがあってもデコード時に訂正可能になり、変換精度を高めることができる。パイプライン型Ａ／Ｄコンバータ１は、上述のように７サイクルの繰り返しで１個のデジタル信号を生成するサンプリング工程を８回行い、得られる８個のデジタル信号を平均化部１５で平均化して、最終的なデジタル信号を出力する。

ところで、上述のパイプライン型Ａ／Ｄコンバータ１は、演算回路１２の入力容量部１２１に４個のキャパシタＣ１〜Ｃ４を備えており、出力容量部１２３に１個のキャパシタＣ５を備えている。演算回路１２における増幅率は、キャパシタＣ１〜Ｃ５の容量値で決定されるので、キャパシタＣ１〜Ｃ５の容量値がばらついてしまうと、所望の増幅率を実現できない。本実施の形態のパイプライン型Ａ／Ｄコンバータ１では、入力される信号は再巡回されて６回増幅されるので、僅かな誤差で下位ビットの信頼性は大きく低下されてしまう。

そこで、本実施の形態のパイプライン型Ａ／Ｄコンバータ１では、複数回行われるサンプリング工程において、キャパシタＣ１〜Ｃ４への基準電圧の入力パターンを異ならせる。図４は、キャパシタＣ１〜Ｃ４への基準電圧の入力パターンを説明するための模式図である。図４では、一例として、ＶｉｎがＶｒｅｆの１／８倍を超える場合（１／８倍〜３／８倍）を例示している。この場合、キャパシタＣ１〜Ｃ４のいずれか１個に基準電圧源から−Ｖｒｅｆが印加され、残りの３個には０Ｖが印加される。

図４Ａに示すように、１回目及び５回目のサンプリング工程でＶｉｎがＶｒｅｆの１／８倍を超える場合、キャパシタＣ４に−Ｖｒｅｆが印加され、残りの３個には０Ｖが印加される。これに対し、２回目及び６回目のサンプリング工程では、図４Ｂに示すように、キャパシタＣ３に−Ｖｒｅｆが印加され、残りの３個には０Ｖが印加される。同様に、３回目及び７回目のサンプリング工程では、図４Ｃに示すように、キャパシタＣ２に−Ｖｒｅｆが印加され、４回目及び８回目のサンプリング工程では、図４Ｄに示すように、キャパシタＣ１に−Ｖｒｅｆが印加される。

図５は、ＶｉｎがＶｒｅｆの３／８倍を超える場合（３／８倍〜５／８倍）のキャパシタＣ１〜Ｃ４への基準電圧の入力パターンを説明するための模式図である。この場合、キャパシタＣ１〜Ｃ４のいずれか２個に基準電圧源から−Ｖｒｅｆが印加され、残りの２個には０Ｖが印加される。

図５Ａに示すように、１回目及び５回目のサンプリング工程では、キャパシタＣ３，Ｃ４に−Ｖｒｅｆが印加され、残りの２個には０Ｖが印加される。これに対し、２回目及び６回目のサンプリング工程では、図５Ｂに示すように、キャパシタＣ２，Ｃ３に−Ｖｒｅｆが印加され、残りの２個には０Ｖが印加される。同様に、３回目及び７回目のサンプリング工程では、図５Ｃに示すように、キャパシタＣ１，Ｃ２に−Ｖｒｅｆが印加され、４回目及び８回目のサンプリング工程では、図５Ｄに示すように、キャパシタＣ１，Ｃ４に−Ｖｒｅｆが印加される。

図６は、ＶｉｎがＶｒｅｆの５／８倍を超える場合（５／８倍〜７／８倍）のキャパシタＣ１〜Ｃ４への基準電圧の入力パターンを説明するための模式図である。この場合、キャパシタＣ１〜Ｃ４のいずれか３個に基準電圧源から−Ｖｒｅｆが印加され、残りの１個には０Ｖが印加される。

図６Ａに示すように、１回目及び５回目のサンプリング工程では、キャパシタＣ２，Ｃ３，Ｃ４に−Ｖｒｅｆが印加され、残りのＣ１には０Ｖが印加される。これに対し、２回目及び６回目のサンプリング工程では、図６Ｂに示すように、キャパシタＣ１，Ｃ２，Ｃ３に−Ｖｒｅｆが印加され、残りのＣ４には０Ｖが印加される。同様に、３回目及び７回目のサンプリング工程では、図６Ｃに示すように、キャパシタＣ１，Ｃ２，Ｃ４に−Ｖｒｅｆが印加され、４回目及び８回目のサンプリング工程では、図６Ｄに示すように、キャパシタＣ１，Ｃ３，Ｃ４に−Ｖｒｅｆが印加される。

なお、ＶｉｎがＶｒｅｆの７／８倍を超える場合には、全てのサンプリング工程において、Ｃ１〜Ｃ４の全てに−Ｖｒｅｆを印加する。ＶｉｎがＶｒｅｆの−１／８倍〜１／８倍の場合には、全てのサンプリング工程において、Ｃ１〜Ｃ４の全てに０Ｖを印加する。

ＶｉｎがＶｒｅｆの−１／８倍を下回る場合（−３／８倍〜−１／８倍）には、ＶｉｎがＶｒｅｆの１／８倍を超える場合（１／８倍〜３／８倍）の基準電圧の正負を反転させた入力パターンとする。つまり、キャパシタＣ１〜Ｃ４のいずれか１個に基準電圧源からＶｒｅｆが印加され、残りの３個には０Ｖが印加される。

ＶｉｎがＶｒｅｆの−３／８倍を下回る場合（−５／８倍〜−３／８倍）には、ＶｉｎがＶｒｅｆの３／８倍を超える場合（３／８倍〜５／８倍）の基準電圧の正負を反転させた入力パターンとする。つまり、キャパシタＣ１〜Ｃ４のいずれか２個に基準電圧源からＶｒｅｆが印加され、残りの２個には０Ｖが印加される。

ＶｉｎがＶｒｅｆの−５／８倍を下回る場合（−７／８倍〜−５／８倍）には、ＶｉｎがＶｒｅｆの５／８倍を超える場合（５／８倍〜７／８倍）の基準電圧の正負を反転させた入力パターンとする。つまり、キャパシタＣ１〜Ｃ４のいずれか３個に基準電圧源からＶｒｅｆが印加され、残りの１個には０Ｖが印加される。

そして、ＶｉｎがＶｒｅｆの−７／８倍を下回る場合には、全てのサンプリング工程において、Ｃ１〜Ｃ４の全てにＶｒｅｆを印加する。

上述のように、複数回行われるサンプリング工程において、キャパシタＣ１〜Ｃ４への基準電圧の入力パターンを異ならせた上で、得られるデジタル信号を平均化すれば、キャパシタＣ１〜Ｃ４の容量値のばらつきの影響を緩和できる。キャパシタＣ１〜Ｃ４への基準電圧の入力先を変えることができる状況において、基準電圧の入力先を固定すると、キャパシタＣ１〜Ｃ４の容量値のばらつきの影響が表れてしまうが、複数回のサンプリング工程で基準電圧の入力先を変えてやれば、このばらつきを平均化できるのである。これにより、キャパシタＣ１〜Ｃ４の容量値のばらつきに起因して生じ得る、電圧の増幅に係る誤差の影響を低減できる。

なお、図４〜図６では、基準電圧の入力パターンの一例を示しているが、入力パターンは任意に変更できる。少なくとも、後の平均化によりキャパシタＣ１〜Ｃ４の容量値のばらつきの影響を緩和できるような入力パターンとすれば良い。また、複数回のサンプリング工程で入力パターンを変更できない状況（例えば、ＶｉｎがＶｒｅｆの７／８倍を超える場合、ＶｉｎがＶｒｅｆの−１／８倍〜１／８倍の場合、ＶｉｎがＶｒｅｆの−７／８倍を下回る場合など）では、入力パターンは異ならせなくて良い。この場合、全てのキャパシタＣ１〜Ｃ４に同じ電圧が入力されるので、容量値のばらつきは平均化される。

上述のように、複数回行われるサンプリング工程において、キャパシタＣ１〜Ｃ４への基準電圧の入力パターンを異ならせることで、キャパシタＣ１〜Ｃ４間の容量値のばらつきは緩和される。しかしながら、上述の方法では、キャパシタＣ１〜Ｃ４とキャパシタＣ５との間の容量値のばらつきを緩和することはできない。そこで、本実施の形態のパイプライン型Ａ／Ｄコンバータ１では、さらに補正関数を導入し、キャパシタＣ１〜Ｃ４とキャパシタＣ５との間の容量値のばらつきの影響を緩和する。

まず、理想的な４倍の増幅率が、キャパシタＣ１〜Ｃ４とキャパシタＣ５との間の容量値のばらつきにより、４（１＋Ａ）倍になっている状況を想定する。図７は、理想的な増幅率が得られる場合と増幅率に誤差が存在する場合とにおいて、演算回路１２に入力される電圧Ｖｉｎと演算回路１２から出力される電圧Ｖｏｕｔとの関係を示すグラフである。図７には、単純に４倍及び４（１＋Ａ）倍で増幅させた場合の電圧Ｖｉｎと電圧Ｖｏｕｔとの関係を、一点鎖線及び二点鎖線で併せて示している。図７から分かるように、増幅率の誤差の影響は、入力される電圧Ｖｉｎが０Ｖから離れるにつれて大きくなる。

図８は、ｋサイクル目で生じる誤差と、デジタルコードとの関係を示すテーブルである。図８では、各デジタルコードが得られる場合に生じる誤差を、デジタルコードが０１０１の場合の誤差を基準として表している。例えば、デジタルコードが０１１１となる場合に生じる誤差は、デジタルコードが０１０１の場合の３倍となる。つまり、ｋサイクル目において各デジタルコードが得られる場合の誤差は、誤差の基準値と係数ｃｏｒ（ｋ）との積で表すことができる。

増幅率が４（１＋Ａ）倍であることを考慮すると、ｋサイクル目の電圧は４^ｋ−１（１＋Ａ）^ｋ−１倍となる。一方で、ｋサイクル目の電圧は、理想的には４^ｋ−１倍である。つまり、ｋサイクル目の入力電圧の誤差は、４^ｋ−１{（１＋Ａ）^ｋ−１−１}となる。（１＋Ａ）^ｋ−１−１においてＡの値は十分に小さいので、Ａの一次の項のみを取り出すと（ｋ−１）・Ａである。増幅回数に応じて最終的なデジタル信号への影響が緩和されることを考慮すれば、補正関数は下記式（１）のようになる。ただし、下記式（１）において、ｋはサイクル数（序数）を表し、ｎは１回のサンプリング工程の合計サイクル数（サイクル回数）を表し、ｃａｌｓｔａｔｅは誤差の基準値（基準補正値）を表し、ｃｏｒ（ｋ）は各サイクルの誤差の係数を表す。

上記式（１）は、各サイクルで生成されるデジタルコードに対応する誤差の係数ｃｏｒ（ｋ）と、誤差の基準値ｃａｌｓｔａｔｅとの積を、重み付けした上で足し合わせることを意味している。ここで、ｃａｌｓｔａｔｅは、実測される誤差に基づいてあらかじめ設定される値である。式（１）から得られるＣｏｄｅｅｒｒｏｒの値は、各サンプリング工程で取得されるデジタル信号に加えられる。これにより、キャパシタＣ１〜Ｃ４とキャパシタＣ５との間の容量値のばらつきの影響は緩和される。

図９は、本実施の形態に係るパイプライン型Ａ／Ｄコンバータ１からの出力（出力コード）と理想値との差（ＩＮＬ）を示すグラフである。図９Ａの太線は、補正関数をゼロとした場合（補正を行わない場合）の理想値との差を示し、図９Ｂの太線は、補正関数を適切に設定した場合の理想値との差を示す。また、図９Ａ及び図９Ｂにおいて、細線は、極端に大きい補正関数を適用した場合の理想値との差を示す。ＳＰＵＳは補正係数であり、ｃａｌｓｔａｔｅに相当する。図９Ａの太線と図９Ｂの太線との比較から、適切な補正関数を用いることで出力の線形性を改善できるのが分かる。

以上のように、本実施の形態に係るパイプライン型Ａ／Ｄコンバータ１は、複数回行われるサンプリング工程において入力容量部１２１を構成する複数のキャパシタＣ１〜Ｃ４に対する基準電圧の入力先を変えるので、各サンプリング工程で得られるデジタル信号を平均化することで、複数のキャパシタＣ１〜Ｃ４の容量値のばらつきの影響を緩和できる。よって、入力容量部１２１を構成する複数のキャパシタＣ１〜Ｃ４の容量値のばらつきに起因して生じ得る、電圧の増幅に係る誤差の影響を低減できる。

また、本実施の形態に係るパイプライン型Ａ／Ｄコンバータ１は、複数回のサンプリング工程で取得される各サイクルのデジタル信号に、ぞれぞれ、上記式（１）で表されるＣｏｄｅｅｒｒｏｒの値を加えるので、入力容量部１２１を構成する複数のキャパシタＣ１〜Ｃ４の容量値と出力容量部１２３のキャパシタＣ５の容量値とのばらつきの影響を緩和できる。よって、入力容量部１２１を構成する複数のキャパシタＣ１〜Ｃ４の容量値と出力容量部１２３のキャパシタＣ５の容量値とのばらつきに起因して生じ得る、電圧の増幅に係る誤差の影響を低減できる。

なお、パイプライン型Ａ／Ｄコンバータ１では、上述のように、キャパシタＣ１〜Ｃ４に対する基準電圧の入力先を変えて平均化することで、キャパシタＣ１〜Ｃ４の容量値のばらつきの影響を緩和している。このため、上記式（１）に示す１個の補正関数に基づいて最終的なデジタル信号を生成できる。つまり、補正関数においてキャパシタＣ１〜Ｃ４の容量値のばらつきを考慮する必要はないので、複数の補正関数が不要となり、演算処理を簡略化できる。

また、本実施の形態に係るパイプライン型Ａ／Ｄコンバータ１は、２．５ビット以上の分解能を有する並列型Ａ／Ｄコンバータ１１を用いているので、各サイクルで得られるデジタルコードは冗長化されて、精度の高いＡ／Ｄ変換が可能になる。

なお、本発明は上記実施の形態の記載に限定されず、その効果が発揮される態様で適宜変更して実施できる。例えば、上記実施の形態においては、２．５ビット以上（実効３ビット）の分解能を有する並列型Ａ／Ｄコンバータ１１を用いているが、並列型Ａ／Ｄコンバータの分解能はこれに限られない。例えば、１ビット、１．５ビット等の低分解能の並列型Ａ／Ｄコンバータを用いても良い。

また、上記実施の形態においては、８回のサンプリング工程で得られる８個のデジタル信号を平均化する構成を例示しているが、サンプリング工程の回数は、複数回であれば任意である。同様に、各サンプリング工程のサイクル数も、必要とされるデジタル信号のビット数に応じて任意に設定できる。

本発明のパイプライン型Ａ／Ｄコンバータは、音声・画像処理、情報通信などの分野においてアナログ信号をデジタル信号に変換する際に有用である。

１パイプライン型Ａ／Ｄコンバータ
１１並列型Ａ／Ｄコンバータ（並列型Ａ／Ｄコンバータ部）
１２演算回路（演算部）
１３サンプルホールド回路（サンプルホールド部）
１４デコーダ
１５平均化部
１６制御部
１２１入力容量部
１２２演算増幅器
１２３出力容量部
１３１演算増幅器
Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ６キャパシタ

Claims

アナログ信号が入力される入力端と、
前記入力端に接続可能に構成され、入力される信号をデジタルコードに変換する並列型Ａ／Ｄコンバータ部と、
前記入力端に接続可能に構成され、入力される前記信号に前記デジタルコードに対応する電圧を加えた後、所定の倍率で増幅する演算部と、
前記演算部に接続可能に構成され、前記演算部の出力信号を保持すると共に前記並列型Ａ／Ｄコンバータ部及び前記演算部に再入力するサンプルホールド部と、
複数サイクルの繰り返し動作により前記Ａ／Ｄコンバータ部が出力する複数のデジタルコードに基づいてデジタル信号を生成するデコーダと、
前記デコーダで生成される複数の前記デジタル信号の平均値を算出する平均化部と、を備え、
前記演算部は、
前記信号に前記電圧を加えるために、前記信号及び基準電圧を印加される複数のキャパシタを有する入力容量部と、
前記入力容量部に接続され、前記入力容量部からの出力信号を増幅する演算増幅器と、
前記演算増幅器と並列に接続される出力容量部と、を備え、
入力される前記信号に対応するデジタル信号を算出するサンプリング工程を複数回繰り返し、各サンプリング工程で得られたデジタル信号を前記平均化部で平均化するパイプライン型Ａ／Ｄコンバータであって、
前記複数回のサンプリング工程において前記複数のキャパシタに対する基準電圧の入力先を変え、
前記複数回のサンプリング工程で取得される複数のデジタル信号を、ぞれぞれ、下記式（１）で表されるＣｏｄｅｅｒｒｏｒの値で補正することを特徴とするパイプライン型Ａ／Ｄコンバータ。ただし、下記式（１）において、ｋはサイクル序数を表し、ｎは１回のサンプリング工程のサイクル回数を表し、ｃａｌｓｔａｔｅは誤差の基準値を表し、ｃｏｒ（ｋ）は各サイクルの誤差の係数を表す。
前記並列型Ａ／Ｄコンバータ部は、２．５ビット以上の分解能を有することを特徴とする請求項１記載のパイプライン型Ａ／Ｄコンバータ。