JP2896219B2 - ディジタル・アナログ変換器 - Google Patents
ディジタル・アナログ変換器Info
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- JP2896219B2 JP2896219B2 JP27709990A JP27709990A JP2896219B2 JP 2896219 B2 JP2896219 B2 JP 2896219B2 JP 27709990 A JP27709990 A JP 27709990A JP 27709990 A JP27709990 A JP 27709990A JP 2896219 B2 JP2896219 B2 JP 2896219B2
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は特にLSIの実現が容易な高精度のディジタ
ル・アナログ変換器に関する。
ル・アナログ変換器に関する。
（従来の技術） 第８図は従来の容量アレイを用いたディジタル・アナ
ログ変換器の構成を示す回路図である。容量Ｃの一端は
セレクトスイッチSW1〜ｎと接続されている。このセレ
クトスイッチSW1〜ｎは、入力コードDinが供給されるデ
コーダ81の制御で所定電位Vrと接地電位GNDとが選択さ
れるように構成されている。容量Ｃの他端はそれぞれ出
力Voutに接続されている。また、スイッチSW0の一端は
接地電位GNDに他端は出力Voutに接続されている。
ログ変換器の構成を示す回路図である。容量Ｃの一端は
セレクトスイッチSW1〜ｎと接続されている。このセレ
クトスイッチSW1〜ｎは、入力コードDinが供給されるデ
コーダ81の制御で所定電位Vrと接地電位GNDとが選択さ
れるように構成されている。容量Ｃの他端はそれぞれ出
力Voutに接続されている。また、スイッチSW0の一端は
接地電位GNDに他端は出力Voutに接続されている。
上記回路の動作について説明する。まず、セレクトス
イッチSW1〜ｎ及びスイッチSW0が接地電位GNDに接続さ
れ、すべての容量Ｃが放電される。
イッチSW1〜ｎ及びスイッチSW0が接地電位GNDに接続さ
れ、すべての容量Ｃが放電される。
次にSW0がオフし、セレクトスイッチSW1〜ｎのうちデ
コーダ91で選択されたｘ個がVrに接続される。これによ
り、 （ｎ−ｘ）CVout＝xC（Vr−Vout） Vout＝x/nVr …（１） となり、選択された容量に比例した出力電圧を得る。
コーダ91で選択されたｘ個がVrに接続される。これによ
り、 （ｎ−ｘ）CVout＝xC（Vr−Vout） Vout＝x/nVr …（１） となり、選択された容量に比例した出力電圧を得る。
このような構成では、デコーダ91は単純なロジックで
あり、入力コードDinが同じであれば選択される容量も
常に同じとなり、変換特性が保てるという利点がある。
あり、入力コードDinが同じであれば選択される容量も
常に同じとなり、変換特性が保てるという利点がある。
しかしながら、各容量値がばらついた場合、それが変
換特性にそのまま現れ、直線性が悪くなる。よって、高
精度なディジタル・アナログ変換器を得ることが困難と
なる。特に単体LSIで実現する場合にはばらつきを抑え
るのに限界があり、問題となる。
換特性にそのまま現れ、直線性が悪くなる。よって、高
精度なディジタル・アナログ変換器を得ることが困難と
なる。特に単体LSIで実現する場合にはばらつきを抑え
るのに限界があり、問題となる。
（発明が解決しようとする課題） このように、従来では容量素子アレイの各容量値がば
らついた場合、それが変換特性にそのまま現れ、直線性
が悪くなり、高精度なディジタル・アナログ変換器を得
ることが困難となるという欠点がある。
らついた場合、それが変換特性にそのまま現れ、直線性
が悪くなり、高精度なディジタル・アナログ変換器を得
ることが困難となるという欠点がある。
この発明は上記のような事情を考慮してなされたもの
であり、その目的は、アレイ構成のディジタル・アナロ
グ変換器において、構成素子がばらついた場合でも高精
度なディジタル・アナログ変換器を提供することにあ
る。
であり、その目的は、アレイ構成のディジタル・アナロ
グ変換器において、構成素子がばらついた場合でも高精
度なディジタル・アナログ変換器を提供することにあ
る。
［発明の構成］ （課題を解決するための手段） この発明のディジタル・アナログ変換器は、出力ライ
ンに複数の容量性素子が並列接続された容量性素子アレ
イと、前記容量性素子アレイが、多ビットのオーバ・サ
ンプル型のD/A変換に用いられ、被変換周波数と同期し
た入力コードのタイミングで入力コードに応じた数の前
記容量性素子が選択されるが、同じ入力コードでもタイ
ミング毎に前記容量性素子の選択構成が変えられる選択
構成時間変動手段とを具備したことを特徴とする。
ンに複数の容量性素子が並列接続された容量性素子アレ
イと、前記容量性素子アレイが、多ビットのオーバ・サ
ンプル型のD/A変換に用いられ、被変換周波数と同期し
た入力コードのタイミングで入力コードに応じた数の前
記容量性素子が選択されるが、同じ入力コードでもタイ
ミング毎に前記容量性素子の選択構成が変えられる選択
構成時間変動手段とを具備したことを特徴とする。
（作用） この発明では、時間変動選択手段をもって入力コード
によって選択される構成素子をD/A変換の被変換周波数
のタイミングで切換える。これにより、構成素子にばら
つきがあっても時間的に平均化することにより高精度な
ディジタル・アナログ変換が行える。
によって選択される構成素子をD/A変換の被変換周波数
のタイミングで切換える。これにより、構成素子にばら
つきがあっても時間的に平均化することにより高精度な
ディジタル・アナログ変換が行える。
（実施例） 以下、図面を参照してこの発明を実施例により説明す
る。
る。
第１図はこの発明の基礎となる構成を示す回路図であ
る。前記第８図の容量素子アレイの回路構成で、容量Ｃ
が選択されるセレクトスイッチSW1〜ｎが時間変動デコ
ーダ１で制御されるものである。この発明では、時間変
動デコーダ１によりセレクトスイッチSW1〜ｎが制御さ
れ、入力コードDinにより接続される容量の数は同じで
も接続される箇所がデコーダ切換えタイミングによって
変動するようになる。
る。前記第８図の容量素子アレイの回路構成で、容量Ｃ
が選択されるセレクトスイッチSW1〜ｎが時間変動デコ
ーダ１で制御されるものである。この発明では、時間変
動デコーダ１によりセレクトスイッチSW1〜ｎが制御さ
れ、入力コードDinにより接続される容量の数は同じで
も接続される箇所がデコーダ切換えタイミングによって
変動するようになる。
第２図はその一例を示すタイミングチャートである。
時間ｔを横軸にとりディジタル・アナログ変換器の入力
コードDinが入るタイミングTinとデコーダ切換えのタイ
ミングTswとを示す。入力コードが切換るタイミングに
対してデコーダ切換えのタイミングを高速にした時の出
力波形の例である。
時間ｔを横軸にとりディジタル・アナログ変換器の入力
コードDinが入るタイミングTinとデコーダ切換えのタイ
ミングTswとを示す。入力コードが切換るタイミングに
対してデコーダ切換えのタイミングを高速にした時の出
力波形の例である。
入力コードにより基準電圧Vrに接続される容量の数は
決められるが、デコーダ切換えのタイミングTswによ
り、Vrに接続される容量の場所を変える。この結果、容
量アレイの各容量値のばらつきがあることによって、入
力コードDinが同じでもデコーダ切換えのタイミングTsw
で出力が実線のように多少変動することになる。しか
し、デコーダ切換えのタイミングを信号帯域に対し高速
にし、Vrに接続される容量を時間的にランダムに選択す
ることにより、出力をローパスフィルタを通して時間的
に平均化し、出力電圧Voutは理想的な値（破線）に近づ
き高精度な結果を得る。
決められるが、デコーダ切換えのタイミングTswによ
り、Vrに接続される容量の場所を変える。この結果、容
量アレイの各容量値のばらつきがあることによって、入
力コードDinが同じでもデコーダ切換えのタイミングTsw
で出力が実線のように多少変動することになる。しか
し、デコーダ切換えのタイミングを信号帯域に対し高速
にし、Vrに接続される容量を時間的にランダムに選択す
ることにより、出力をローパスフィルタを通して時間的
に平均化し、出力電圧Voutは理想的な値（破線）に近づ
き高精度な結果を得る。
第３図は本発明に係る時間変動デコーダの入力コード
Dinの入力タイミングTinとデコーダ切換えのタイミング
Tswが同じ場合の例である。入力コードが同じものであ
っても、入力毎に基準電圧Vrに接続される容量をランダ
ムに変える。このような構成によれば特に変換周波数が
信号帯域に対して十分高い場合、つまりオーバ・サンプ
ル型のディジタル・アナログ変換器の場合、出力をロー
パス・フィルタを通し、時間的に平均化してやることに
より、やはり出力電圧Voutは理想的な値（破線）に近づ
き高精度な結果を得る。
Dinの入力タイミングTinとデコーダ切換えのタイミング
Tswが同じ場合の例である。入力コードが同じものであ
っても、入力毎に基準電圧Vrに接続される容量をランダ
ムに変える。このような構成によれば特に変換周波数が
信号帯域に対して十分高い場合、つまりオーバ・サンプ
ル型のディジタル・アナログ変換器の場合、出力をロー
パス・フィルタを通し、時間的に平均化してやることに
より、やはり出力電圧Voutは理想的な値（破線）に近づ
き高精度な結果を得る。
第４図はこの発明の第１の実施例を示すブロック図で
あり、一次予測一次ノイズシェイピング変調方式のA/D
変換器中にこの発明のディジタル・アナログ変換器を用
いたものである。アナログ入力信号INは積分器41、比較
器42、１ビットD/Aコンバータ43のループによるノイズ
シェイピングと、積分器41、比較器42、カウンタ44、D/
Aコンバータ45のループによる予測により、一次予測一
次ノイズシェイピング変調されたディジタル出力信号OU
Tを得る。
あり、一次予測一次ノイズシェイピング変調方式のA/D
変換器中にこの発明のディジタル・アナログ変換器を用
いたものである。アナログ入力信号INは積分器41、比較
器42、１ビットD/Aコンバータ43のループによるノイズ
シェイピングと、積分器41、比較器42、カウンタ44、D/
Aコンバータ45のループによる予測により、一次予測一
次ノイズシェイピング変調されたディジタル出力信号OU
Tを得る。
このD/Aコンバータ45にこの発明を適用すれば、１回
ごとのディジタル・アナログ変換誤差が積分器41にて積
分され、平均化される。従って、素子のばらつきが平均
化され、高精度なA/D変換器が得られる。
ごとのディジタル・アナログ変換誤差が積分器41にて積
分され、平均化される。従って、素子のばらつきが平均
化され、高精度なA/D変換器が得られる。
同様に逐次比較方式、Δ変調方式のA/D変換器で高精
度なものを得ようとした場合、高精度なD/Aコンバータ
が必要となる。D/Aコンバータにこの発明を適用し、A/D
変換器のディジタル出力信号の平均値をとることによ
り、高精度なA/D変換器を得ることができる。
度なものを得ようとした場合、高精度なD/Aコンバータ
が必要となる。D/Aコンバータにこの発明を適用し、A/D
変換器のディジタル出力信号の平均値をとることによ
り、高精度なA/D変換器を得ることができる。
第２の実施例としての上記逐次比較方式、Δ変調方式
のA/D変換器は例えば第５図のように構成される。アナ
ログ入力信号INは比較器51の一方入力端に入力される。
比較器51の他方入力端には比較器51の出力をカウンタ5
2、この発明のディジタル・アナログ変換器を用いたD/A
コンバータ53を介して出力された信号が入力する。この
回路ではカウンタの出力値が同じでもD/Aコンバータ58
の出力が変わる可能性があるため、変換のたびにディジ
タル出力値が異なる可能性がある。しかしながら、D/A
コンバータ53の出力の平均をとることによって理想の値
に近づくため、図中54のようにA/Dコンバータ53の出力
を平均化すれば理想の値に近い出力となる。
のA/D変換器は例えば第５図のように構成される。アナ
ログ入力信号INは比較器51の一方入力端に入力される。
比較器51の他方入力端には比較器51の出力をカウンタ5
2、この発明のディジタル・アナログ変換器を用いたD/A
コンバータ53を介して出力された信号が入力する。この
回路ではカウンタの出力値が同じでもD/Aコンバータ58
の出力が変わる可能性があるため、変換のたびにディジ
タル出力値が異なる可能性がある。しかしながら、D/A
コンバータ53の出力の平均をとることによって理想の値
に近づくため、図中54のようにA/Dコンバータ53の出力
を平均化すれば理想の値に近い出力となる。
第６図はこの発明の第３の実施例を示す構成の回路図
である。上位ビット、下位ビットで重み付けにより容量
差を設けた容量アレイ方式のディジタル・アナログ変換
器にこの発明を適用している。入力コードDinに対し、
上位ｎビットには時間変動デコーダ61により重み付けし
た容量素子をスイッチング制御し、下位ｍビットには時
間変動デコーダ62により容量素子をスイッチング制御す
る。
である。上位ビット、下位ビットで重み付けにより容量
差を設けた容量アレイ方式のディジタル・アナログ変換
器にこの発明を適用している。入力コードDinに対し、
上位ｎビットには時間変動デコーダ61により重み付けし
た容量素子をスイッチング制御し、下位ｍビットには時
間変動デコーダ62により容量素子をスイッチング制御す
る。
第７図はこの発明の第４の実施例を示す構成の回路図
である。上位ビット容量アレい、下位ビット抵抗分割で
構成されるディジタル・アナログ変換器の上位ｎビット
にこの発明を適用した例である。この場合、時間変動デ
コーダ71は接地電位GND、基準電位Vr、下位電位Vsの３
つの電位から選択する回路となる。
である。上位ビット容量アレい、下位ビット抵抗分割で
構成されるディジタル・アナログ変換器の上位ｎビット
にこの発明を適用した例である。この場合、時間変動デ
コーダ71は接地電位GND、基準電位Vr、下位電位Vsの３
つの電位から選択する回路となる。
上記第６図、第７図の回路動作は前記第２図、第３図
と同様の動作が期待できる。これ以外にも上位ビット容
量アレイ、下位ビット容量重み付け、ディジタル・アナ
ログ変換器等、アレイ方式を一部でも使っているものに
この発明は適用できる。
と同様の動作が期待できる。これ以外にも上位ビット容
量アレイ、下位ビット容量重み付け、ディジタル・アナ
ログ変換器等、アレイ方式を一部でも使っているものに
この発明は適用できる。
［発明の効果］ 以上説明したようにこの発明によれば、アレイ方式の
ディジタル・アナログ変換器において、入力コードによ
って選択される構成素子をD/A変換の被変換周波数に同
期して切換えることによって、オーバ・サンプル型のD/
A変換の技術適用に最適となる。すなわち、構成素子に
ばらつきがあっても時間的に平均化することにより高精
度なディジタル・アナログ変換器が提供できる。
ディジタル・アナログ変換器において、入力コードによ
って選択される構成素子をD/A変換の被変換周波数に同
期して切換えることによって、オーバ・サンプル型のD/
A変換の技術適用に最適となる。すなわち、構成素子に
ばらつきがあっても時間的に平均化することにより高精
度なディジタル・アナログ変換器が提供できる。
第１図はこの発明の基礎となる構成の回路図、 第２図は第１図の回路における第１の動作例を示すタイ
ミングチャート、 第３図は本発明に係る第１図の回路における第２の動作
例を示すタイミングチャート、 第４図、第５図はそれぞれこの発明の第１、第２の実施
例を示すブロック図、 第６図はこの発明の第３の実施例を示す構成の回路図、 第７図はこの発明の第４の実施例を示す構成の回路図、 第８図は従来の容量アレイを用いたディジタル・アナロ
グ変換器の構成を示す回路図である。 １……時間変動デコーダ、Ｃ……容量、SW1〜SWn……ス
イッチング素子。
ミングチャート、 第３図は本発明に係る第１図の回路における第２の動作
例を示すタイミングチャート、 第４図、第５図はそれぞれこの発明の第１、第２の実施
例を示すブロック図、 第６図はこの発明の第３の実施例を示す構成の回路図、 第７図はこの発明の第４の実施例を示す構成の回路図、 第８図は従来の容量アレイを用いたディジタル・アナロ
グ変換器の構成を示す回路図である。 １……時間変動デコーダ、Ｃ……容量、SW1〜SWn……ス
イッチング素子。
Claims (3)
- 【請求項１】出力ラインに複数の容量性素子が並列接続
された容量性素子アレイと、 前記容量性素子アレイが、多ビットのオーバ・サンプル
型のD/A変換に用いられ、被変換周波数と同期した入力
コードのタイミングで入力コードに応じた数の前記容量
性素子が選択されるが、同じ入力コードでもタイミング
毎に前記容量性素子の選択構成が変えられる選択構成時
間変動手段と を具備したことを特徴とするディジタル・アナログ変換
器。 - 【請求項２】前記容量性素子は上位ｎビットと下位ｍビ
ットで重み付けの区別がなされていることを特徴とする
請求項１記載のディジタル・アナログ変換器。 - 【請求項３】前記容量性素子一つに加えられる電位の種
類は実質３種類以上であることを特徴とする請求項１記
載のディジタル・アナログ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27709990A JP2896219B2 (ja) | 1990-10-16 | 1990-10-16 | ディジタル・アナログ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27709990A JP2896219B2 (ja) | 1990-10-16 | 1990-10-16 | ディジタル・アナログ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04152715A JPH04152715A (ja) | 1992-05-26 |
| JP2896219B2 true JP2896219B2 (ja) | 1999-05-31 |
Family
ID=17578765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27709990A Expired - Fee Related JP2896219B2 (ja) | 1990-10-16 | 1990-10-16 | ディジタル・アナログ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2896219B2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5539403A (en) * | 1992-06-01 | 1996-07-23 | Matsushita Electric Industrial Co, Ltd | D/A conversion apparatus and A/D conversion apparatus |
| JP3000499B2 (ja) * | 1992-08-25 | 2000-01-17 | セイコーインスツルメンツ株式会社 | Ｄａ変換回路 |
| JP3771006B2 (ja) * | 1997-07-09 | 2006-04-26 | 株式会社ルネサステクノロジ | Ｄ／ａコンバータ |
| JP4887875B2 (ja) * | 2006-04-06 | 2012-02-29 | 日本テキサス・インスツルメンツ株式会社 | ダイナミック・エレメント・マッチング方法及び装置 |
| GB2440770A (en) | 2006-08-11 | 2008-02-13 | Sharp Kk | Switched capacitor DAC |
| GB2440769A (en) * | 2006-08-11 | 2008-02-13 | Sharp Kk | A switched capacitor DAC |
| JP5699673B2 (ja) * | 2011-02-22 | 2015-04-15 | セイコーエプソン株式会社 | Ｄ／ａ変換回路、ａ／ｄ変換回路及び電子機器 |
| JP5699674B2 (ja) * | 2011-02-22 | 2015-04-15 | セイコーエプソン株式会社 | Ｄ／ａ変換回路、ａ／ｄ変換回路及び電子機器 |
| JP5699688B2 (ja) * | 2011-03-01 | 2015-04-15 | セイコーエプソン株式会社 | Ｄ／ａ変換回路、ａ／ｄ変換回路及び電子機器 |
| JP6136097B2 (ja) * | 2012-03-30 | 2017-05-31 | セイコーエプソン株式会社 | Ａ／ｄ変換回路及び電子機器 |
| JP5903988B2 (ja) * | 2012-03-30 | 2016-04-13 | セイコーエプソン株式会社 | Ａ／ｄ変換回路及び電子機器 |
| JP5859937B2 (ja) * | 2012-09-12 | 2016-02-16 | アルプス電気株式会社 | パイプライン型ａ／ｄコンバータ |
| JP5915790B2 (ja) * | 2015-02-19 | 2016-05-11 | セイコーエプソン株式会社 | Ｄ／ａ変換回路、ａ／ｄ変換回路及び電子機器 |
| JP5915791B2 (ja) * | 2015-02-19 | 2016-05-11 | セイコーエプソン株式会社 | Ｄ／ａ変換回路、ａ／ｄ変換回路及び電子機器 |
-
1990
- 1990-10-16 JP JP27709990A patent/JP2896219B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH04152715A (ja) | 1992-05-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |