JP2896221B2 - Ａ／ｄコンバータ - Google Patents
Ａ／ｄコンバータInfo
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は特に被変換信号振幅が広範囲にわたる場合
のA/Dコンバータ（アナログ・ディジタル変換回路）に
関する。
のA/Dコンバータ（アナログ・ディジタル変換回路）に
関する。
（従来の技術） 被変換入力信号の振幅が広範囲にわたる場合のアナロ
グ・ディジタル変換において、被変換信号の振幅が小さ
くなったときにA/Dコンバータの分解能が下がるという
問題がある。例えば、5Vフルスケールで８ビット分解能
のA/Dコンバータに1.25Vの入力信号を与えた場合、フル
スケール入力の1/4の入力のために上位２ビットが使わ
れない。この結果、A/Dコンバータの分解能が見かけ上
６ビットに落ちてしまうという現象が起こる。
グ・ディジタル変換において、被変換信号の振幅が小さ
くなったときにA/Dコンバータの分解能が下がるという
問題がある。例えば、5Vフルスケールで８ビット分解能
のA/Dコンバータに1.25Vの入力信号を与えた場合、フル
スケール入力の1/4の入力のために上位２ビットが使わ
れない。この結果、A/Dコンバータの分解能が見かけ上
６ビットに落ちてしまうという現象が起こる。
この現象を避けるための手段として、被変換入力信号
を利得可変増幅回路（以下PGA回路と称する）に入れ、A
/Dコンバータの持つフルスケール近くまで被変換信号を
増幅した後にA/Dコンバータに入力するという方法があ
る。
を利得可変増幅回路（以下PGA回路と称する）に入れ、A
/Dコンバータの持つフルスケール近くまで被変換信号を
増幅した後にA/Dコンバータに入力するという方法があ
る。
第６図は上記構成の従来例を示す回路図である。PGA6
1は一般に演算増幅器１個で構成される。抵抗62を介し
てPGA61に供給される被変換入力信号はゲインコントロ
ール信号Gcntによる外付け素子63の抵抗値の制御でA/D
コンバータ64のフルスケール近くまで増幅され、その
後、A/Dコンバータ64に入力される。
1は一般に演算増幅器１個で構成される。抵抗62を介し
てPGA61に供給される被変換入力信号はゲインコントロ
ール信号Gcntによる外付け素子63の抵抗値の制御でA/D
コンバータ64のフルスケール近くまで増幅され、その
後、A/Dコンバータ64に入力される。
しかし、PGA61を構成する演算増幅器は回路規模の増
加を招き、また演算増幅器の特性によって、A/D変換特
性の限界が決まってしまうことが少なくなかった。
加を招き、また演算増幅器の特性によって、A/D変換特
性の限界が決まってしまうことが少なくなかった。
これとは別に入力振幅が小さい場合でも一定の分解能
を得る手段としてあらかじめ高分解能なA/Dコンバータ
を用いるという手法もある。前記同様に例をあげると、
5Vフルスケールで８ビット分解能のA/Dコンバータに1.2
5Vの入力時にも、８ビット分解能を得るためには10ビッ
トのA/Dコンバータが必要になる。この場合には高分解
能なA/Dコンバータが必要となるため、その実現が困難
となったり、回路規模が大きくなってしまうという問題
がある。
を得る手段としてあらかじめ高分解能なA/Dコンバータ
を用いるという手法もある。前記同様に例をあげると、
5Vフルスケールで８ビット分解能のA/Dコンバータに1.2
5Vの入力時にも、８ビット分解能を得るためには10ビッ
トのA/Dコンバータが必要になる。この場合には高分解
能なA/Dコンバータが必要となるため、その実現が困難
となったり、回路規模が大きくなってしまうという問題
がある。
（発明が解決しようとする課題） このように、従来では被変換入力信号の振幅が広範囲
にわたる場合のアナログ・ディジタル変換において、被
変換信号の振幅が小さくなったときにA/Dコンバータの
分解能が下がるという問題があり、より高分解能なA/D
コンバータを必要とすると、A/D変換特性の限界があ
り、また回路規模が増大するという欠点がある。
にわたる場合のアナログ・ディジタル変換において、被
変換信号の振幅が小さくなったときにA/Dコンバータの
分解能が下がるという問題があり、より高分解能なA/D
コンバータを必要とすると、A/D変換特性の限界があ
り、また回路規模が増大するという欠点がある。
この発明は上記のような事情を考慮してなされたもの
であり、その目的は、回路規模の小さい、高分解能なA/
Dコンバータを提供することにある。
であり、その目的は、回路規模の小さい、高分解能なA/
Dコンバータを提供することにある。
［発明の構成］ （課題を解決するための手段） この発明のA/Dコンバータは、各一方電極が電荷量を
次段に伝達する共通線に接続されたアレイ状の複数の容
量と、アナログ入力信号の振幅に応じて前記容量の他方
電極に前記アナログ入力信号を与えるか予め設定された
電位を与えるかが制御される容量値切換え手段と、前記
次段に構成され、前記共通線からの前記容量に蓄えられ
た電荷量に応じたコードを出力するアナログ・ディジタ
ル変換手段とを具備し、前記容量値切換え手段は、前記
アナログ入力信号の振幅のレベルが小さい場合には大き
な容量を、振幅のレベルが大きい場合には小さな容量を
前記共通線に接続するように調整されることを特徴とし
ている。
次段に伝達する共通線に接続されたアレイ状の複数の容
量と、アナログ入力信号の振幅に応じて前記容量の他方
電極に前記アナログ入力信号を与えるか予め設定された
電位を与えるかが制御される容量値切換え手段と、前記
次段に構成され、前記共通線からの前記容量に蓄えられ
た電荷量に応じたコードを出力するアナログ・ディジタ
ル変換手段とを具備し、前記容量値切換え手段は、前記
アナログ入力信号の振幅のレベルが小さい場合には大き
な容量を、振幅のレベルが大きい場合には小さな容量を
前記共通線に接続するように調整されることを特徴とし
ている。
（作用） この発明ではPGAをA/Dコンバータと一体化する。被変
換信号が容量に入力されるA/Dコンバータにおいて、そ
の入力容量を切り換える回路を備える。これにより、被
変換信号振幅レベルが調整される。
換信号が容量に入力されるA/Dコンバータにおいて、そ
の入力容量を切り換える回路を備える。これにより、被
変換信号振幅レベルが調整される。
（実施例） 以下、図面を参照してこの発明を実施例により説明す
る。
る。
まず、この発明の前提となる回路の構成について説明
する。第４図はスイッチド・キャパシタによる一次のオ
ーバサンプリング型A/Dコンバータの構成を示す回路図
である。アナログ入力信号Vinは入力容量CINと積分容量
CIの比、CIN/CIの比によって積分される。アンプ41,42
を介して、ディジタルカウンタ48を経たディジタル出力
OUTは遅延されてフィードバック容量CFを基準電圧VRで
充電制御し、CF/CI×VRがフィードバックされる。容量
値CINが一定のため、A/Dコンバータのフルスケール入力
は一定である。
する。第４図はスイッチド・キャパシタによる一次のオ
ーバサンプリング型A/Dコンバータの構成を示す回路図
である。アナログ入力信号Vinは入力容量CINと積分容量
CIの比、CIN/CIの比によって積分される。アンプ41,42
を介して、ディジタルカウンタ48を経たディジタル出力
OUTは遅延されてフィードバック容量CFを基準電圧VRで
充電制御し、CF/CI×VRがフィードバックされる。容量
値CINが一定のため、A/Dコンバータのフルスケール入力
は一定である。
第５図は容量アレイによる逐次比較型A/Dコンバータ
の例である。アナログ入力信号Vinは決められた容量値
Ｃから比較レジスタ51が選ぶ容量値が逐次コンパレータ
52によって比較され、これに応じて比較レジスタ51によ
ってスイッチSWを基準電圧VRまたは接地電圧GNDに接続
制御しVinに対する適当な充電電圧をＣの数で決定し、
ディジタル出力OUTが決まるため、やはりA/Dコンバータ
のフルスケール入力は一定となる。
の例である。アナログ入力信号Vinは決められた容量値
Ｃから比較レジスタ51が選ぶ容量値が逐次コンパレータ
52によって比較され、これに応じて比較レジスタ51によ
ってスイッチSWを基準電圧VRまたは接地電圧GNDに接続
制御しVinに対する適当な充電電圧をＣの数で決定し、
ディジタル出力OUTが決まるため、やはりA/Dコンバータ
のフルスケール入力は一定となる。
このように上記構成では入力レンジが固定されてしま
い、小振幅の信号と大振幅の信号とでは分解能が異なっ
てしまう。
い、小振幅の信号と大振幅の信号とでは分解能が異なっ
てしまう。
そこで、この発明では小振幅の信号と大振幅の信号と
を一定の分解能でディジタル出力できるように入力容量
が切換え可能な回路をA/Dコンバータに備える。これに
より、被変換信号レベル（振幅）が調整できるように
し、高分解能なA/Dコンバータを実現する。以下、この
発明を用いたオーバサンプリング型A/Dコンバータの構
成、逐次比較型A/Dコンバータの構成を説明する。
を一定の分解能でディジタル出力できるように入力容量
が切換え可能な回路をA/Dコンバータに備える。これに
より、被変換信号レベル（振幅）が調整できるように
し、高分解能なA/Dコンバータを実現する。以下、この
発明を用いたオーバサンプリング型A/Dコンバータの構
成、逐次比較型A/Dコンバータの構成を説明する。
第１図はこの発明をオーバサンプリング型A/Dコンバ
ータの構成の一次のシグマ・デルタ型のA/Dコンバータ
に実施した場合の回路図である。
ータの構成の一次のシグマ・デルタ型のA/Dコンバータ
に実施した場合の回路図である。
アナログ入力信号Vinに対して、接続される入力容量
をCIN1〜CIN4と複数個用意し、ゲインコントロール信号
Gcntにより、その容量を切り換える。
をCIN1〜CIN4と複数個用意し、ゲインコントロール信号
Gcntにより、その容量を切り換える。
入力容量CIN1〜CIN4のうちゲインコントロール信号Gc
ntにより、Vinに合った容量が選択される。例えば、Vin
の信号振幅のレベルが小さい場合には大きな容量を接続
し、Vinの信号振幅のレベルが大きな場合には小さい容
量を接続するように調整される。これにより、入力信号
振幅によらず分解能が一定かつ有効に使われるようにな
る。
ntにより、Vinに合った容量が選択される。例えば、Vin
の信号振幅のレベルが小さい場合には大きな容量を接続
し、Vinの信号振幅のレベルが大きな場合には小さい容
量を接続するように調整される。これにより、入力信号
振幅によらず分解能が一定かつ有効に使われるようにな
る。
アナログ入力信号Vinはゲインコントロール信号Gcnt
により入力容量CIN1〜CIN4から選択された容量と積分容
量CIの比によって積分される。アンプ11,12を介して、
ディジタルカウンタ13を経たディジタル出力OUTは遅延
されてフィードバック容量CFを基準電圧VRで充電制御
し、CF/CI×VRがフィードバックされる。
により入力容量CIN1〜CIN4から選択された容量と積分容
量CIの比によって積分される。アンプ11,12を介して、
ディジタルカウンタ13を経たディジタル出力OUTは遅延
されてフィードバック容量CFを基準電圧VRで充電制御
し、CF/CI×VRがフィードバックされる。
接続される入力容量CIN1〜CIN4はすべて同じ値で信号
Gcntに応じて選択数が増えるものでも、入力容量CIN1〜
CIN4の値に重み付けしたものでもよい。また、入力のゲ
インはCIN/CIで決まるためにCINをCIN1〜CIN4と可変に
する方法だけでなく、CIを可変とする手法も容易に考え
ることができる。CIを可変とした場合にはフィードバッ
クの計数が変わらないようにCFの値も可変とすることが
望ましい。
Gcntに応じて選択数が増えるものでも、入力容量CIN1〜
CIN4の値に重み付けしたものでもよい。また、入力のゲ
インはCIN/CIで決まるためにCINをCIN1〜CIN4と可変に
する方法だけでなく、CIを可変とする手法も容易に考え
ることができる。CIを可変とした場合にはフィードバッ
クの計数が変わらないようにCFの値も可変とすることが
望ましい。
第２図はこの発明を二次のシグマ・デルタ型のA/Dコ
ンバータに実施した場合の回路図である。この場合にも
第１図と同様に動作する。アナログ入力信号Vinはゲイ
ンコントロール信号Gcntにより入力容量CIN1〜CIN4から
選択された容量と積分容量CI1の比によって積分され、
そのアンプ21の出力は次段のアンプ22の入力容量CIN0に
入力され、積分容量CI2の比によって積分される。アン
プ22の出力はアンプ23、ディジタルカウンタ24を経てデ
ィジタル出力OUTとなる。ディジタル出力OUTは遅延さ
れ、それぞれ前段のフィードバック容量CF1,CF2により
補正される。
ンバータに実施した場合の回路図である。この場合にも
第１図と同様に動作する。アナログ入力信号Vinはゲイ
ンコントロール信号Gcntにより入力容量CIN1〜CIN4から
選択された容量と積分容量CI1の比によって積分され、
そのアンプ21の出力は次段のアンプ22の入力容量CIN0に
入力され、積分容量CI2の比によって積分される。アン
プ22の出力はアンプ23、ディジタルカウンタ24を経てデ
ィジタル出力OUTとなる。ディジタル出力OUTは遅延さ
れ、それぞれ前段のフィードバック容量CF1,CF2により
補正される。
このようにして、スイッチドキャパシタを用いたオー
バサンプリング型A/Dコンバータでは、その入力容量を
切換えることにより、容易に入力レンジを切換えること
ができる。
バサンプリング型A/Dコンバータでは、その入力容量を
切換えることにより、容易に入力レンジを切換えること
ができる。
第３図はこの発明を逐次比較型A/Dコンバータに実施
した場合の回路図である。ゲインコントロール信号Gin
により逐次比較レジスタ31が容量アレイC1〜Cnを切換え
る。これにより入力ゲインがアナログ入力信号Vinに応
じて切換わる。その後、コンパレータ32によって比較さ
れ、これに応じて逐次比較レジスタ34によってスイッチ
SWを基準電圧VRまたは接地電圧GNDに接続制御しVinに対
するディジタル出力OUTが決まる。この構成においても
入力容量C1〜Cnはすべて同じ値でも、重み付けしたもの
でもよい。
した場合の回路図である。ゲインコントロール信号Gin
により逐次比較レジスタ31が容量アレイC1〜Cnを切換え
る。これにより入力ゲインがアナログ入力信号Vinに応
じて切換わる。その後、コンパレータ32によって比較さ
れ、これに応じて逐次比較レジスタ34によってスイッチ
SWを基準電圧VRまたは接地電圧GNDに接続制御しVinに対
するディジタル出力OUTが決まる。この構成においても
入力容量C1〜Cnはすべて同じ値でも、重み付けしたもの
でもよい。
上記実施例の逐次比較型A/Dコンバータでは、スイッ
チの制御回路の変更のみでゲインの切換えができるとい
う利点がある。
チの制御回路の変更のみでゲインの切換えができるとい
う利点がある。
［発明の効果］ 以上説明したようにこの発明によれば、入力レンジが
切換え可能なA/Dコンバータとすることにより、小振幅
の信号と大振幅の信号とを一定の分解能でディジタル出
力できる回路規模の小さい、高分解能なA/Dコンバータ
が提供できる。
切換え可能なA/Dコンバータとすることにより、小振幅
の信号と大振幅の信号とを一定の分解能でディジタル出
力できる回路規模の小さい、高分解能なA/Dコンバータ
が提供できる。
第１図はこの発明の一実施例の構成を示す回路図、 第２図は第１図の回路の応用例の構成を示す回路図、 第３図はこの発明の第２の実施例の構成を示す回路図、 第４図はこの発明の前提となるスイッチド・キャパシタ
による一次のオーバサンプリング型A/Dコンバータの構
成を示す回路図、 第５図は容量アレイによる逐次比較型A/Dコンバータの
構成を示す回路図、 第６図は従来のA/Dコンバータの構成を示す回路図であ
る。 11,12……アンプ、13……ディジタルカウンタ、CIN1〜C
IN4……入力容量、Gcnt……ゲインコントロール信号、C
F……フィードバック容量、CI……積分容量。
による一次のオーバサンプリング型A/Dコンバータの構
成を示す回路図、 第５図は容量アレイによる逐次比較型A/Dコンバータの
構成を示す回路図、 第６図は従来のA/Dコンバータの構成を示す回路図であ
る。 11,12……アンプ、13……ディジタルカウンタ、CIN1〜C
IN4……入力容量、Gcnt……ゲインコントロール信号、C
F……フィードバック容量、CI……積分容量。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−56022（ＪＰ，Ａ) 特開 昭62−237811（ＪＰ，Ａ) 特開 平１−212123（ＪＰ，Ａ) 特開 平３−10420（ＪＰ，Ａ) 特開 昭57−75029（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03M 1/18
Claims (3)
- 【請求項１】各一方電極が電荷量を次段に伝達する共通
線に接続されたアレイ状の複数の容量と、 アナログ入力信号の振幅に応じて前記容量の他方電極に
前記アナログ入力信号を与えるか予め設定された電位を
与えるかが制御される容量値切換え手段と、 前記次段に構成され、前記共通線からの前記容量に蓄え
られた電荷量に応じたコードを出力するアナログ・ディ
ジタル変換手段とを具備し、 前記容量値切換え手段は、前記アナログ入力信号の振幅
のレベルが小さい場合には大きな容量を、振幅のレベル
が大きい場合には小さな容量を前記共通線に接続するよ
うに調整されることを特徴とするA/Dコンバータ。 - 【請求項２】前記アナログ・ディジタル変換手段をスイ
ッチド・キャパシタ型の積分器を用いたオーバ・サンプ
リング型のアナログ・ディジタル変換器で実現したこと
を特徴とする請求項１記載のA/Dコンバータ。 - 【請求項３】前記アナログ・ディジタル変換手段を容量
分割型を用いた逐次比較型アナログ・ディジタル変換器
で実現したことを特徴とする請求項１記載のA/Dコンバ
ータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29337290A JP2896221B2 (ja) | 1990-10-30 | 1990-10-30 | Ａ／ｄコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29337290A JP2896221B2 (ja) | 1990-10-30 | 1990-10-30 | Ａ／ｄコンバータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04165822A JPH04165822A (ja) | 1992-06-11 |
| JP2896221B2 true JP2896221B2 (ja) | 1999-05-31 |
Family
ID=17793930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29337290A Expired - Lifetime JP2896221B2 (ja) | 1990-10-30 | 1990-10-30 | Ａ／ｄコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2896221B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0993736B1 (de) * | 1997-07-07 | 2001-06-20 | Fraunhofer-Gesellschaft Zur Förderung Der Angewandten Forschung E.V. | Vorrichtung und verfahren zum erfassen eines optischen signals |
| US6940445B2 (en) * | 2002-12-27 | 2005-09-06 | Analog Devices, Inc. | Programmable input range ADC |
| JP4934531B2 (ja) | 2007-07-11 | 2012-05-16 | 株式会社日立製作所 | アナログデジタル変換器及びその制御方法並びに無線トランシーバ回路 |
| JP5492398B2 (ja) | 2008-01-10 | 2014-05-14 | 株式会社リコー | 画像形成装置 |
| JP2010166298A (ja) * | 2009-01-15 | 2010-07-29 | Fujitsu Ltd | アナログデジタル回路 |
| US7911370B2 (en) * | 2009-06-25 | 2011-03-22 | Mediatek Inc. | Pipeline analog-to-digital converter with programmable gain function |
| WO2019224900A1 (ja) * | 2018-05-22 | 2019-11-28 | オリンパス株式会社 | デジタルアナログ変換器、アナログデジタル変換器、信号処理装置、固体撮像装置、および駆動方法 |
-
1990
- 1990-10-30 JP JP29337290A patent/JP2896221B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04165822A (ja) | 1992-06-11 |
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Legal Events
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