KR100928406B1 - 증분-델타 아날로그-대-디지털 변환 - Google Patents

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프리스케일 세미컨덕터, 인크.
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/02—Delta modulation, i.e. one-bit differential modulation

Abstract

클록 간격들에서, 비균일 양자화기(7)가 디지털 양자화기 신호들을 생성하고, 디지털-대-아날로그 변환기(5)가 디지털 양자화기 신호들의 함수인 아날로그 양자화기 신호들을 생성하고, 입력 신호(X)와, 리셋 신호 이후의 상기 아날로그 양자화기 신호들의 적분 사이의 차의 함수인 아날로그 차 신호들(Q)이 피드백 루프를 거쳐 상기 양자화기(7)에 인가되고, 디지털 출력 신호(Y)는 리셋 신호 이후의 상기 디지털 양자화기 신호들의 합의 함수로서 생성되는 증분-델타 변환에 의해 아날로그 입력 신호(X)를 디지털 출력 신호(Y)로 변환하는 방법 및 그를 위한 변환기. 디지털 양자화기 신호들은 상기 아날로그 차 신호들(Q)의 크기가 문턱 크기(V)보다 작은 경우에 제 1 크기(q)를 가지고, 상기 아날로그 차 신호들의 크기(Q)가 상기 문턱 크기(Vt)보다 큰 경우에 상기 제 1 크기(q)보다 실질적으로 큰 제 2 크기(r)를 가지고, 문턱 크기(Vt)는 상기 제 2 크기(r)에 대응하는 상기 아날로그 양자화기 신호들의 크기(Vr)보다 실질적으로 작다. 디지털-대-아날로그 변환기(5)로부터 상기 양자화기(7)로의 피드백 루프의 이득(g)이 실질적으로 1보다 작도록, 두 연속 클록 사이클들 사이의 상기 아날로그 차 신호들(Q)의 변화의 크기는 대응 아날로그 양자화 신호들(Vq, Vr)의 크기보다 실질적으로 작다.
Figure 112007075824018-pct00019
시그마 변조기, 델타 변조기, 아날로그 적분기, 비균일 양자화기, 피드백 신호, 최하위 비트, 샘플링 캐패시터

Description

증분-델타 아날로그-대-디지털 변환{Incremental-delta analogue-to-digital conversion}
본 발명은 아날로그-대-디지털 변환을 위한 방법 및 장치에 관한 것으로, 특히, 증분-델타 아날로그-대-디지털 변환에 관한 것이다.
측정 애플리케이션들을 위해 사용되는 아날로그-대-디지털 변환기들은 각 변환 프로세스의 시작시 리셋되는 반면에, 원격 통신에 사용되는 변조기들은 리셋 없이 아날로그 입력 신호의 변화들에 대해 연속적으로 조절한다는 점에서, 측정 애플리케이션들을 위해 사용되는 아날로그-대-디지털 변환기들은 원격 통신에 사용되는 변조기들과 다르다.
다수의 상이한 유형들의 아날로그-대-디지털 변환기들이 알려져 있으며, 그들 중 델타 변환기들 및 시그마-델타 변환기들이 있다. 측정 애플리케이션들을 위해 사용되는 시그마-델타 아날로그-대-디지털 변환기들(sigma-delta analogue-to-digital converters)은 높은 해상도들에 도달하는 능력이 검증되었다. 그러나, 증분 시그마-델타의 변환 시간은 매우 길며, 그 이유는 N 비트의 해상도가 2N 클록들을 필요로 하기 때문이다. 그래서, 증분 시그마-델타 변환기들은 매우 저속의 애플리케이션들에만 사용될 수 있다.
변조기들(modulators)의 분야에서, 델타 변조(delta modulation)는 일반적으로 수 비트에 걸쳐 음성 신호들을 인코딩하기 위해 사용되어 왔으며, 델타 변조기는 비균일 양자화기(non-uniform quantizer)를 포함할 수 있다. 델타 변환기들은 과거에는 측정 애플리케이션들에 대한 대중성을 발견하지 못하였다.
기본 델타 변조기가 도 1에 도시되어 있으며, 기본 시그마-델타 변조기가 도 2에 도시되어 있다. 비록, 기본 회로 요소들의 기능들이 예시를 위해 별개로 도시되어 있지만, 실제로 사용되는 특정 요소들은 사실 변조기의 하나 이상의 상이한 기능들에 공통적일 수 있다는 것이 인식될 것이다.
도 1에 도시된 델타 변조기(delta modulator)는 가변(일반적으로 교류) 입력 신호(X)를 소스(1)로부터 수신한다. 입력 신호(X)는 변조기의 감산기(2)에 인가되고, 이는 또한 그 진폭이 각 클록 주기에서 입력 신호(X)의 샘플링된 진폭으로부터 차감되는 피드백 신호(F)를 수신한다. 감산기(2)로부터의 출력 신호는 양자화기(3)에 인가되며, 그 출력 신호(Q)는 감산기 출력 신호의 부호(양 또는 음)를 나타내는 이진 신호이다. 양자화기 출력 신호(quantizer output signal)(Q)는 출력 신호(Y)를 생성하기 위해 데시메이터(decimator), 즉 저역 통과 필터 및 다운-샘플러(down-sampler)를 포함하는 출력 회로(4)에 인가된다. 양자화기 출력 신호(Q)는 또한 그 진폭이 양자화기 출력 신호(Q)를 나타내는 신호를 생성하는 디지털-대-아날로그 변환기(5)에 인가되며, 피드백 신호(F)를 생성하기 위해 유한 시간 주기에 걸쳐 디지털-대-아날로그 변환기의 출력 신호를 적분하는 적분기(6)에 인가된다. 따라서, 감산기의 출력 신호는 입력 신호(X)와 적분기(6)로부터의 피드백 신호 사이의 차에 대응한다.
도 2에 도시된 기본 시그마-델타 변조기는 유사한 참조번호들로 표시된 도 1의 델타 변조기와 유사한 요소들을 포함한다. 시그마-델타 변조기는 소스(1)로부터 입력 신호(X)를 수신하고, 또한, 그 진폭이 각 클록 주기에서 입력 신호(X)의 샘플링된 진폭으로부터 차감되는 피드백 신호(F)를 수신하는 감산기(2)를 포함한다. 감산기(2)로부터의 출력 신호는 적분기(6)에 인가되고, 이는 감산기(2)의 출력 신호를 유한 시간 주기에 걸쳐 적분하여 양자화기(3)에 인가되는 신호를 생성한다. 양자화기(3)의 출력 신호(Q)는 감산기 출력 신호의 부호(양 또는 음)를 나타내는 이진 신호이다. 양자화기 출력 신호(Q)는 출력 신호(Y)를 생성하기 위해 데시메이터, 즉, 저역 통과 필터 및 다운-샘플러를 포함하는 출력 회로(4)에 인가된다. 양자화기 출력 신호(Q)는 또한 피드백 신호(F)를 생성하는 디지털-대-아날로그 변환기(5)에 인가되고, 상기 피드백 신호(F)의 진폭은 양자화기 출력 신호(Q)를 나타낸다. 따라서, 감산기의 출력 신호는 입력 신호(X)와 디지털-대-아날로그 변환기(5)로부터의 피드백 신호 사이의 차에 대응한다.
델타 변조기는 피드백 경로(feedback path)에 아날로그 적분기(6)를 포함하는 반면, 시그마-델타 변조기는 피드-포워드 경로(feed-forward path)에 아날로그 적분기(6)를 포함한다는 것을 볼 수 있다.
R. Gregorian 및 J. G. Gord의 논문 "A Continuously Variable Slope Modulation Codec System(IEEE JSSC, vol. SC-18, No.6, pp.692-700, 1983년 12월)"은 비균일 양자화기의 출력 신호의 진폭이, 비균일 양자화기의 입력에 인가된 큰 신호에 대하여 보다 큰 값을, 그리고 비균일 양자화기의 입력에 인가된 작은 신호에 대하여 보다 작은 값을 가지는 비균일 양자화기를 사용함으로써, 델타 변조기의 응답을 향상시키는 것을 제안하고 있다. 이러한 방식으로, 델타 변조기는 급속히 변화하는 입력 신호에 대해 큰 단차 크기를 응답하지만, 느리게 변화하는 입력 신호에 대해 보다 미세한 해상도에 대응하는 보다 작은 단차 크기를 응답할 수 있어, 과부하 왜곡 및 입상 잡음(granularity noise)을 감소시킨다.
본 발명은 증분 델타 아날로그-대 -디지털 변환에 관련한다.
증분 델타 변환기(incremental delta converter)의 기본 회로는, 출력 회로가 디지털 누산기(digital accumulator)(또는 업/다운 카운터)를 포함하고 아날로그 적분기(6) 및 디지털 누산기 양자 모두가 변환 사이클의 시작시 리셋되는 점에서, 도 1에 도시된 바와 같은 델타 변조기의 기본 회로와 다르다. 디지털 누산기 및 아날로그 적분기(6)는, 각각 리셋 이후에 양자화기(3)로부터의 디지털 차 신호들을 합산하며, 리셋 이후에 대응 아날로그 신호들을 적분한다.
본 발명은 첨부 청구범위에 기술된 바와 같이 증분-델타 변환에 의해 아날로그 입력 신호(X)를 디지털 출력 신호(Y)로 변환하는 방법 및 이를 위한 변환기를 제공한다.
도 1은 델타 변조기의 개략도.
도 2는 시그마-델타 변조기의 개략도.
도 3은 본 발명의 일 실시예에 따른 증분-델타 아날로그-대-디지털 변환기의 개략도.
도 4는 도 3의 변환기의 양자화기의 입력 및 출력 신호들의 그래프.
도 5는 도 3의 변환기의 동작의 흐름도.
도 6은 도 3의 변환기의 동작의 시뮬레이션에서 나타나는 신호들의 그래프.
도 7은 입력 신호의 함수로서 도 3의 변환기의 변환 시간을 도시하는 그래프.
도 8은 본 발명의 실용적 실시예에 따른 증분-델타 아날로그-대-디지털 변환기의 단순화된 회로도.
도 9는 도 8의 변환기의 양호한 실시예의 보다 상세한 회로도.
도 10은 도 8의 변환기의 오프셋 보상 회로의 단순화된 회로도.
도 3은 본 발명의 일 실시예에 따른 측정 애플리케이션들을 위한 증분 델타 변환기를 도시한다. 도 3에서, 도 1 및 도 2에 도시된 요소들과 유사한 요소들은 유사한 참조번호들로 표시되어 있다.
도 3에 도시된 증분 델타 변환기는, 측정 사이클의 시작시 샘플링되며, 따라서, 측정사이클에 걸쳐 실질적으로 일정한 것으로 가정되는 입력 신호(X)의 소스(1)를 포함한다. 샘플링된 입력 신호(X)는 감산기(2)를 통해 인가되며, 이 감산기(2)는 그후 피드백 신호(F)를 수신하고, 상기 피드백 신호(F)의 진폭은 입력 신호(X)의 진폭으로부터 각 후속 클록 주기에서 차감된다. 감산기(2)로부터의 출력 신호는 양자화기(7)에 인가된다. 양자화기 출력 신호(Q)는 누산기를 포함하는 출력 회로(8)에 인가된다. 양자화기 출력 신호(Q)는 또한 디지털-대-아날로그 변환기(5)에 인가되며, 상기 디지털-대-아날로그 변환기(5)는 그 진폭이 양자화기 출력 신호(Q)의 수치값에 비례하며 적분기(6)에 인가되는 신호를 생성하고, 상기 적분기(6)는 디지털-대-아날로그 변환기의 출력 신호를 적분하여 피드백 신호(F)를 생성한다. 스위치들(9, 10)로서 심볼로 도시된 리셋 수단은 측정 사이클의 시작시 누산기(8)와 적분기(6)를 리셋한다. 따라서, 감산기의 출력 신호는, 적분기(6)에 의해 적분된 양자화기 출력 신호들에 대응하는 아날로그 신호들의 연속값의 적분을 포함하는 피드백 신호(F)와, 입력 신호(X)의 초기값 사이의 차에 대응한다.
본 발명의 이러한 실시예에 따라서, 양자화기(7)는 비균일 양자화기이며, 비균일 양자화기의 출력 신호는 4개의 상이한 수치값들(±q, ±r) 중 하나를 취한다. 그 출력 신호는 양자화기의 입력(Q)이 문턱값(Vt)보다 큰 경우(-Vt 보다 작음) ±r이고, 양자화기의 입력(Q)이 Vt 보다 작은 경우(-Vt 보다 큼) ±q이며, 디지털-대-아날로그 변환기(5)의 출력은 4개의 대응값들(±Vq, ±Vr) 중 하나를 취하고, 여기서, r 및 Vr은 q 및 Vq보다 실질적으로 크다. 이런 비균일 양자화기의 장점은 측정의 정밀도를 손상시키지 않고 변환 시간을 단축시키는 것이며, 이는 이 변환이 적분기(6)의 출력이 ±Vt보다 입력 신호(X)에 더 근접할 때까지 큰 단차들 |r| 및 |Vr|을 가지고 점근값에 보다 신속하게 접근하고, 이후에는 결과에 높은 정밀도를 제공하는 작은 단차들 |q| 및 |Vq|을 가지고 점근값에 대해 보다 느리게 접근을 계속하기 때문이다. 아날로그-대-디지털 변환기의 입력 전압 범위는 ±Vr에 한정된다.
도 4는 양자화기(7)의 특성들을 도시하며, 수평축은 감산기(2)로부터의 신호(Q)를 나타내고, 수직축은 양자화기(7)의 출력에 대응하는 디지털-대-아날로그 변환기(5)의 출력에서의 아날로그 신호의 값을 나타낸다. 측정 사이클의 시작시, 신호(Q)는 입력 신호(X)와 같은 값을 가지며, X가 Vt 보다 큰 경우에, 양자화기의 출력은 수치값(r)을 취하고, 디지털-대-아날로그 변환기(5)의 출력은 전압(Vr)을 취한다. 각 후속 클록 주기에서, 피드백 신호(F)는 Vt 보다 작을 때까지 감산기(2)의 출력(Q)의 크기를 감소시킨다. X의 크기가 Vt 보다 작을 때, 양자화기(7)의 출력은 수치값(q)을 취하며, 디지털-대-아날로그 변화기(5)의 출력은 Vq가 된다.
동작 방법이 도 5에 도시되어 있으며, 적분기(6)와 누산기(8)가 0으로 리셋되어 피드백 신호(F)가 0이 되게 하고, 입력 신호(X)가 샘플링되기 이전에, 감산기(2)의 출력이 0이 되게 하는 리셋 스테이지(11)에서 시작한다. 다음 스테이지(12)에서, 변환기가 초기화되고, 입력 신호 X는 감산기 출력(Q)이 X와 같아지도록 감산기(2)에 의해 샘플링되며, 디지털 출력(Y)은 여기서 9-스테이지 2진 카운터로 예시된 누산기(8)의 최대 범위로 설정되어, Y가 511이며, 인덱스(E1)는 감산기(2)의 출력 신호(Q)의 부호(양 또는 음)를 나타내도록 설정된다. 초기화 단계(12)는 프로세스는 피드백 루프에 진입하는 종점에서 몇몇 클록 주기들을 소요할 수 있다.
제 1 피드백 스테이지(13)에서, 감산기(2)로부터의 출력 신호(Q)는 선행 클록 주기에서의 이의 값에서 새로운 피드백 신호(F)를 차감한 값으로 설정되고, 인덱스(E2)는 출력 신호(Q)의 새로운 부호로 설정된다. 후속 스테이지는 감산기(2)의 출력 신호(Q)의 절대값(modulus)이 문턱값(Vt)보다 큰지 아닌지 여부의 상태(14)에 의존한다. 큰 경우에, 스테이지(15)에서, 피드백 신호(F)는 감산기(2)의 출력 신호(Q)의 부호로 승산된 큰 단차에 대응하는 디지털-대-아날로그 변환기(5)의 출력(Vr) 만큼 증분되고, 적분기 피드백의 이득(g)으로 승산되며; 디지털 출력 신호(Y)는 감산기(2)의 출력 신호(Q)의 부호로 승산된 큰 단차에 대응하는 수치값(r)(=25, 본 실시예에서) 만큼 증분되고, 인덱스(E1)는 인덱스(E2)의 값으로 설정되며, 동작은 피드백 단계(13)로 귀환한다.
상태(14)가 음인 경우에, 신호(Q)의 절대값은 Vt보다 작고, 다음 스테이지는 인덱스(E1)가 인덱스(E2)와 다른지 여부 및 E1이 양인지 여부의 상태(16)에 의존하며, E1이 E2와 다르지 않은 경우에, 이는 아날로그 대 디지털 변환기가 여전히 입력 신호(X)를 향해 수렴하는 것을 의미하며, 이 경우에, 스테이지(17)에서, 피드백 신호(F) 및 출력 신호(Y)가 출력 신호(Q)의 부호로 승산된 작은 단차들 각각 Vq 및 q(=21, 본 실시예에서) 만큼 조절된다. 아날로그 적분기(6)의 출력이 입력 신호(X)의 초기 진폭에 도달 및 통과할 때, 양자화기(7)의 출력은 부호를 변경하고, 이는 변환 작업의 종료를 규정하는데 사용된다. 이는 상태들(16)에 대한 긍정 응답으로 표시되며, 측정 사이클은 최하위 비트('LSB') 스테이지(18)로 진행한다. 상태(16)에서, 비록 E2가 음이지만 E1이 양인 경우에, 이는 X가 양이었던 것을 의미하며, 프로세스는 LSB 스테이지(18)로 직접적으로 진행한다; 그러나, E2가 양이지만 E1이 음인 경우에, 이는 X가 음이었던 것을 의미하며, 동일한 LSB 스테이지(18)를 유지하기 위해, 프로세스는 신호(Q)의 부호를 반전시키기 위해, 우선 다시 스테이지(18)를 통과한다.
LSB 스테이지(18)에서, 피드백 신호의 값은 신호(Q)의 부호로 승산된 Vq/2 만큼 증분되고, 적분기 피드백의 이득으로 승산되며, E1은 E2로 설정되고, E2는 신호 Q의 부호로 설정되며, 신호 Q는 피드백 신호(F)의 값보다 작은 이전 클록 주기의 그 값으로 설정된다.
최하위 비트(LSB)의 추출은 단 하나의 초과 클록 주기이다. 사실, 변환의 종료시, 단차 크기가 Vq/2로 변경될 때, 후속 단계는 인덱스(E2)가 양인지 여부의 상태(19)에 의존하며, 양인 경우에, 누산기(8)의 카운트는 1만큼 증가되고, 양이 아닌 경우에, 누산기(8)의 카운트는 변하지 않은채 남아있다. 변환 사이클은 그 후 종결된다.
입력 전압(X)은 변환 프로세스 동안 일정한 것으로 가정된다. 상기 설명은 출력 신호들이 하기와 같이 기재될 수 있다는 것을 보여준다.
Figure 112004018398805-pct00001
Figure 112009027110060-pct00020
Figure 112004018398805-pct00003
여기서, Nck는 현재 측정 사이클 내의 단계들 또는 클록들의 총 수를 나타내고, yd[Nck]는 Nck 단계들 이후 디지털 출력 신호(Y)의 값을 나타내며, Nl는 큰 단차들의 수를 나타내고, Ns는 작은 단차들의 수를 나타내며, 단차들 또는 클록들의 총 수 Nck = Nl+Ns이다.
명백히, 최소 단차 크기는 ADC의 해상도를 나타낸다. 그래서, N-1 비트의 해상도를 위해, 우리는 이하를 필요로 한다:
Figure 112004018398805-pct00004
본 실시예에서, 전압 기준은 대역-간격 기준 전압(Vr=1.2V)에 의해 제공된다. ADC의 목표 해상도는 2.4V의 입력 전압 범위에 걸쳐 10비트이며, 그래서, 1 LSB = 2.34375mV이다. 전압은 저항 전압-분할기에 의해 생성되는 것이 바람직하다. 아날로그 적분기는 바람직하게는 스위치형-캐패시터-적분기이며, 그 이득은 캐패시터 비율들에 의해 설정된다. 아날로그-대-디지털 변환기에서 선택되는 두 개의 첫 번째 파라미터들은 전압 및 적분기 이득(g)이다. 양자화기 입력이 문턱 전압(Vt)을 초과할 때, 다음 클록에서, 양자화기 입력이 +Vt와 -Vt 사이의 영역에 존재할 것을 확실하게 하기 위해 사전 대책들이 취해진다. 그렇지 않으면, 양자화기 입력은 +Vt와 -Vt 주변에서 진동할 것이다. 이러한 상태는 이하를 필요로 한다.
Figure 112004018398805-pct00005
하기의 값들은 본 실시예에서 사용되며, 정확도, 변환 시간 및 전력 소비 사이의 양호한 절충을 제공하는 것으로 판명되었다.
Figure 112004018398805-pct00007
Figure 112004018398805-pct00008
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이들 값들은 9비트의 해상도에 대응한다. ADC의 최종 비트는 변환 사이클의 최종 클록에서만 사용되는 절반 값 단차 크기 Vq/2로부터 얻어진다.
이제 도 6을 참조하면, 도 5의 알고리즘에 따른 도 3의 회로의 동작이 시뮬레이션에 의해 예시되며, 여기서, 출력 신호(Y)는 전체 스케일(full scale)에서 Y가 Vr과 같도록 비례 전압에 의해 표현된다. 이 시뮬레이션은 측정 사이클 동작들(18, 19)의 종료가 불능화되는 동작을 나타낸다. 0 내지 19의 클록 주기들로부터, 입력 신호(X)는 0이고, 출력 신호(Y)는 ±Vq사이에서 변동한다. 클록 주기(20)에서, 입력 신호(X)는 +0.2V로 증가된다. 클록 주기(21)에서, 출력 신호(Y)는 Vr에 대응하는 양만큼 증가된다. 클록 주기(22)에서, 적분기(6)는 동일 양(Vr) 만큼 피드백 신호(F)를 증가시키며, 누산기(8)로부터의 출력(Y)은 대응량 만큼 증가된다. 적분기(6) 및 누산기(8)의 출력들 F 및 Y은 클록 주기(23)에서 다시 동일량(Vr)만큼 증가한다. 클록 주기(24)에서, 감산기(2)의 출력(Q)은 문턱값 Vt 보다 작게 되고, 출력 신호(Y)는 더 적은 양(Vq) 만큼 증가한다. 감산기(2)로부터의 신호(Q)의 부호가 양으로부터 음으로 변하고 출력 신호(Y)가 증가 대신 Vq 만큼 감소할 때, 클록 주기(28)까지 출력 신호(Y) 및 피드백 신호(F)는 작은 단차들(Vq) 만큼 증가를 지속한다. 이 시뮬레이션에서, 비록, 실제로, 측정 사이클은 동작들(18, 19)으로 도 5에 도시된 알고리즘에 따라 종결하지만, 출력 신호(Y) 및 피드백 신호(F)는 입력 신호(X)에 대응하는 값 주변에서 이후에 진동한다.
완료한 변환에 대한 입력 신호 레벨의 함수로서의 클록 사이클들의 수가 도 7에 그려져 있다. 최소 필요한 클록 Nck|min =2이고, 최대 클록 Nck|max =28이며, 평균 클록 Nck|ave =14.28이라는 것을 알 수 있다. 이는 회로 전력 소비가 입력 신호 레벨에도 의존한다는 것을 의미한다. 따라서, 바람직한 실시예에서, 회로는 각 변환 프로세스의 종료시 꺼지고, 평균 회로 전력 소비가 효과적으로 2로 나누어지게 된다. 디지털 블록들은 완전히 턴 오프되지만, 소정의 복구 문제를 유발하는 것을 피하기 위해 아날로그 블록들은 그렇지 않다.
도 8은 도 3에 도시된 기본 아날로그 대 디지털 변환기의 실제 실시예를 보다 상세히 도시한다. 상기 실시예에서, 입력 신호(X)가 먼저 샘플링되고, 후속하여 피드백 신호(F)가 샘플링, 적분 및 감산 동작들을 수행하는 공용 증폭기를 가지는 스위치형-캐패시터 회로를 사용하여 연속적인 클록 주기들에서 입력 신호로부터 차감된다.
입력 신호(X)는 제 1 초기화 스위치(S1)를 통해 샘플링 캐패시터(Cs)의 좌측판에 접속된 단자(20)에 인가되며, 샘플링 캐패시터(Cs)의 좌측판은 제 1 샘플링 스위치(S2)를 통해 접지에 접속된다. 샘플링 캐패시터(Cs)의 우측판은 제 2 초기화 스위치(S1)를 통해 접지에 접속되고, 제 2 샘플링 스위치(S2)를 통해 증폭기(21)의 음의 입력에 접속되며, 증폭기(21)의 양의 입력은 접지에 접속된다. 증폭기(21)의 출력 신호(Q)는 리셋 스위치(10)와 병렬인 적분 캐패시터(Ci)를 통해 증폭기의 음의 입력에 피드백 루프에 의해 인가된다. 디지털-대-아날로그 변환기(5)의 출력은 제 1 적분 위상 스위치(φ1)를 통해 피드백 캐패시터(Cf)의 우측 판에 접속되고, 캐패시터(Cf)의 우측판은 또한 제 2 적분 위상 스위치(φ2)를 통해 접지에 접속된다. 캐패시터(Cf)의 좌측판은 다른 제 1 적분 위상 스위치(φ1)를 통해 접지에 접속되고, 다른 제 2 적분 위상 스위치(φ2)를 통해 증폭기(21)의 음의 단자에 접속된다.
양자화기(7)는 세 개의 비교기들(22, 23, 24) 및 로직 회로(25)를 포함한다. 각 비교기들(22, 23)의 양의 입력 단자들 및 비교기(24)의 음의 입력 단자는 증폭기(21)의 출력에 접속된다. 비교기(22)의 음의 입력 단자는 전압(Vt)을 수신하고, 비교기(23)의 음의 입력 단자는 접지에 접속되며, 비교기(24)의 양의 입력 단자는 문턱 전압(-Vt)을 수신한다. 비교기(22, 23, 24) 각각의 출력들은 로직 회로(25)에 접속되며, 이 로직 회로(25)는 업 다운 카운터(8)를 적절한 양 또는 음의 부호로 증분시키고 또한 디지털-대-아날로그 변환기(5)의 대응 출력 전압(Vr, Vq, 또는 Vq/2)을 선택하도록 인가되는 디지털 값(r, q, 또는 q/2)을 선택한다.
동작시, 측정 사이클은 리셋 스테이지(11)에서 시작하며, 여기서는 제 1 초기화 스위치(S1) 및 제 2 샘플링 스위치(S2)가 개방되고, 제 2 초기화 스위치(S1) 및 제 1 샘플링 스위치(S2)가 폐쇄되어 증폭기(21)로부터 절연되면서 샘플링 캐패시터(Cs)를 접지에 대해 단락-회로가 되게 한다. 스위치(10)는 또한 적분 캐패시터(Ci)를 단락시키기 위해 폐쇄된다.
샘플링 단계(12) 동안, 초기화 스위치들(S1)은 폐쇄되고, 샘플링 스위치들(S2)은 하나 또는 그 이상의 초기화 클록 주기들 동안 개방되어, 캐패시터(Cs)의 좌측판을 신호(X)의 전압으로 충전하고, 그 좌측판은 접지된 상태에 있다. 하나 또는 그 이상의 후속 클록 주기들에서, 초기화 스위치들(S1)은 개방되고, 샘플링 스위치들(S2)은 폐쇄되어 캐패시터(Cs)의 우측판을 접지에 접속하고, 캐패시터(Cs)의 우측판의 전압을 증폭기(21)의 음의 입력 단자에 인가한다. 이 시간 동안, 회로는 단위 이득을 가지는 스위치형-캐패시터 증폭기로서 동작해서, 적분 캐패시터(Ci)는 전압(X)으로 충전된다. 샘플링이 완료될 때, 스위치들(S1, S2)은 개방되어 샘플링 캐패시터(Cs)로부터 증폭기를 절연시킨다. 양자화기(7)는 문턱 전압들 ±Vt에 대한, 그리고, 접지에 대한 증폭기(21)의 출력 신호(Q)의 값을 비교기들(22, 23, 24)의 출력들의 함수로서 등록한다.
다음 클록 주기에서, 증분의 값들(±r, q 또는 q/2)이 카운터(8)에 인가되고, 디지털-대-아날로그 변환기(5)의 출력에서의 대응 값들(±Vr, Vq 또는 Vq /2)이 선택되며, 피드백 루프에 인가된다.
피드백 단계들(13 내지 19) 동안, 제 1 피드백 스위치들(φ1)은 초기에 피드백 캐패시터(Cf)를 선택된 디지털-대-아날로그 변환기 측으로부터의 선택된 출력 전압으로 충전하기 위해 폐쇄되고, 다음 클록 주기 동안, 스위치들(φ1)은 개방되며, 피드백 스위치들(φ2)이 폐쇄되어 증폭기(21)의 음의 입력을 통해 캐패시터(Ci)로 피드백 캐패시터(Cf)의 전하를 전달한다.
적분기의 이득은 피드백과 적분 커패시턴스들의 비율 : g=Cf/Ci에 의해 주어진다. 증폭기(21)의 이득(A)을 위한 60dB의 값은 적분기 누설로 인한 에러를 0.2LSB 미만으로 유지하기에 충분하고, 75dB의 이득은 에러를 0.04LSB로 감소시키며, 따라서, 회로는 증폭기(21)의 이득(A)에 민감하지 않다.
이제 도 9를 참조하면, 집적 회로에서의 구현에 적합한 바람직한 실시예에서, 감산기 및 적분기 회로들(2, 6)과 양자화기 회로들(7)은 잔류 에러들을 감소시키기 위해 완전한 차동 구현예들이다. 도 9에서, 유사한 참조 번호들은 유사한 요소들에 대하여 사용된다.
차동 감산기(2)에서, 차동 구현의 상단 절반에 인가되는 입력 신호(X)는 차동 구현의 하단 절반에 인가되는 전압(Vref)과 비교된다. 제어 로직(25)은 증폭기(21)로부터의 출력 신호(Q)의 부호를 나타내는 비교기들(22, 23, 24)의 출력들로부터 신호 부호를 생성한다. 디지털-대-아날로그 변환기(5)의 출력은 신호 부호의 값에 따라 증폭기(21)에 대한 양 또는 음 입력에 인가된다.
증폭기 오프셋 전압을 보상하기 위해, 오프셋 보상 회로(26)가 스위치들(S2)과 증폭기(21)의 입력들 사이에 삽입된다. 도 10은 도 8의 증폭기(21)를 위한 단일-측면형 형태의 오프셋 보상 회로를 도시하고, 도 9에서와 같은 완전 차동 구현에 대한 그 구성은 본 기술 분야의 숙련자들에게 명백할 것이다. 오프셋 보상 요소들은 증폭기(21)의 음의 입력과 스위치(S2) 사이에 삽입된 캐패시터(Cc)와, 캐패시터(Cc)의 좌측판과 접지 사이에 접속된 스위치(D)를 포함하고, 스위치(D)는 캐패시터(Ci)의 좌측판과 증폭기(21)의 음의 입력 사이에 직렬로 접속되고, 스위치(D)는 캐패시터(Ci)의 좌측판과 캐패시터(Cc)의 좌측판 사이에 접속된다. 동작시, 증폭기 오프셋은 리셋 스테이지(11)의 종료시 각 변환 사이클의 시작시에 일회 샘플링된다. 클록 위상(D) 동안, 스위치들(D)은 폐쇄되고, 스위치(10)도 폐쇄되다; 스위치(D)는 개방하고; 적분 캐패시터(Ci)는 방전하고, 동시에 보상 캐패시터(Cc)는 증폭기 입력에 오프셋 전압을 충전한다. 후속 샘플링 위상들 및 피드백 위상들 동안, 회로의 가상 접지는 캐패시터(Cc)의 좌측판이 될것이고, 그 결과 오프셋 전압은 캐패시터(Cc)를 가로지른 전압에 의해 보정된다.
도 9를 다시 참조하면, 비교기들(22, 23, 24) 각각은 비교기들을 위한 차동 비교 및 오프셋 보상 양자 모두의 기능들을 수행하는 전치증폭기(22a, 23a, 24a)를 포함하고, 각 캐패시터(Ccmp)는 전치증폭기들(22a, 23a, 24a) 각각의 각 입력에 직렬로 접속된다. 비교기(22)의 전치증폭기의 양의 입력은 각 캐패시터(Ccmp)를 통해 적분기에 접속되고, 스위치(φ1)를 통해 증폭기(21)의 양의 출력에 접속되고, 스위치(φ2)를 통해 기준 전압(Vref)에 연결된다. 전치증폭기의 음의 입력은 각 비교기(Ccmp)를 통해 적분기의 음의 출력에 접속되고, 스위치(φ1)를 통해 증폭기(21)에 접속되며, 스위치(φ2)를 통해 전압(Vref-Vt)에 접속된다. 비교기(24)는 반대 방향으로 접속된다. 비교기(23)는 각 비교기들(Ccmp)을 통해 적분기의 양 및 음의 출력들 각각에 접속된 그 양 및 음 입력들을 가지며, 스위치(φ1)를 통해 증폭기(21)에 접속되고, 스위치들(φ2)을 통해 기준 전압(Vref)에 접속된다. 각 전치증폭기들(22a, 23a, 24a)의 각 출력은 각 스위치(φ1)를 통해 그 대응 입력에 접속된다. 동작시, 클록 위상(φ1) 동안 전치증폭기는 전압 팔로워(voltage follower)로서 구성되며, 그래서, 전치증폭기 입력들과 직렬로 삽입된 캐패시터(Ccmp)의 우측판들은 최초에 전치증폭기 입력 오프셋으로 충전되고, 좌측판들은 적분기 출력들에 접속된다. 클록 위상(φ2)시, 보상 캐패시터들(Ccmp)의 좌측판들은 입력 전압들(Vref 또는 Vref-Vt)로 충전된다.
디지털-대-아날로그 변환기(5)는 단위 저항들의 체인을 포함한다. 전압(Vr)은 4 단위 저항들(27), 2 단위 저항들(28), 12 단위 저항들(29), 3 단위 저항들(30) 및 3 단위 저항들(31)의 직렬 접속에 인가된다. 단일 단위 저항(32)이 단위 저항들(27, 28)의 직렬 조합과 병렬로 접속되며, 단위 저항(33)은 단위 저항들(30, 31)의 직렬 조합과 병렬로 접속된다. 전압(Vref-Vt)은 저항들(27, 28) 사이의 접합부로부터 얻어진다. 전압(Vq)은 저항들(29, 30) 사이의 접합부로부터 얻어지고 전압(Vq/2)은 저항들(30, 31) 사이의 접합부로부터 얻어진다. 단지 전압들(Vq 및 Vq/2)만이 저항 스트링으로부터 유도되기 때문에, 전압 Vr은 기준 전압으로부터 직접적으로 유도되며, 스트링내의 단위 저항들의 값들의 부정확성들만이 적분기에 사용되는 1*LSB 및 2*LSB의 값들에 영향을 미친다. 따라서 결과는 단위 저항들의 부정확성들에 덜 민감하다.
도면에 도시된 아날로그-대-디지털 변환기는 속도, 정확성 및 전력 소비 사이의 양호한 절충을 나타낸다. 또한, 특수한 설계 기술들은 아날로그 회로에 대한 감소된 민감성을 가능하게 한다. 제안된 아키텍쳐는 특히 저-전력 중간-속도 및 중간-해상도 응용분야들에 특히 유용하며, 시그마-델타 변환기보다 빠르다. 사이클릭 변환기와 비교할 때, 도면에 도시된 변환기는 2개 대신 단지 하나의 연산 증폭기만을 필요로 하며, 7개 대신 두 개의 대형 캐패시터들을 필요로 하고, 보다 많은 비교기들을 사용하면서, 이들은 비교적 작은 반도체 영역을 점유하고, 클록 생성은 실질적으로 보다 단순하다. 도면에 도시된 변환기는 만족스러운 정확성을 가진다.

Claims (11)

  1. 증분-델타 변환(incremental-delta conversion)에 의해 아날로그 입력 신호를 디지털 출력 신호로 변환하는 방법으로서, 클록 간격들에서, 양자화기가 디지털 양자화기 신호들을 생성하고, 디지털-대-아날로그 변환기가 상기 디지털 양자화기 신호들의 함수인 아날로그 양자화기 신호들을 생성하고, 적분기(integrator)가 적분기 리셋 신호들에 응답하여 상기 리셋 신호들 이후의 상기 아날로그 양자화기 신호들의 시간으로의 적분들인 적분기 신호들을 생성하고, 피드백 루프가 상기 입력 신호와 상기 적분기 신호 사이의 차 및 피드백 루프 이득의 함수인 아날로그 차 신호들을 상기 양자화기에 인가하고, 상기 디지털 출력 신호는 상기 리셋 신호 이후의 상기 디지털 양자화기 신호들의 합의 함수로서 생성되는, 상기 변환 방법에 있어서,
    상기 양자화기는 상기 아날로그 차 신호들이 문턱 크기보다 작은 크기를 나타내는 경우에 상기 디지털 양자화기 신호들이 제 1 크기를 가지고, 상기 아날로그 차 신호들의 크기가 상기 문턱 크기보다 큰 경우에 상기 제 1 크기보다 실질적으로 큰 제 2 크기를 가지는 비균일 양자화기(non-uniform quantizer)이며, 상기 문턱 크기는 상기 제 2 크기에 대응하는 상기 아날로그 양자화기 신호들의 크기보다 실질적으로 작고, 상기 디지털-대-아날로그 변환기로부터 상기 양자화기로의 피드백 루프의 이득이 실질적으로 1 보다 작도록, 상기 아날로그 차 신호들은 두 개의 연속 클록 사이클들 사이에서 대응하는 아날로그 양자화기 신호들의 크기보다 실질적으로 작은 크기로 변화하는, 아날로그 입력 신호를 디지털 출력 신호로 변환하는 방법.
  2. 제 1 항에 있어서,
    상기 문턱 크기는 상기 제 2 크기에 대응하는 상기 아날로그 양자화기 신호들의 크기로 승산된 상기 피드백 루프 이득의 값의 절반보다 큰, 아날로그 입력 신호를 디지털 출력 신호로 변환하는 방법.
  3. 제 1 항에 있어서,
    상기 변환은 두 개의 연속 클록 기간들 사이의 상기 아날로그 차 신호들의 변화가 부호(sign)를 변화시킬 때까지 계속되는, 아날로그 입력 신호를 디지털 출력 신호로 변환하는 방법.
  4. 제 3 항에 있어서,
    상기 변환의 종료시, 상기 디지털 출력 신호의 최하위 디지트는 상기 양자화기 디지털 신호의 잔류 크기(residual magnitude)의 함수로서 변형되는, 아날로그 입력 신호를 디지털 출력 신호로 변환하는 방법.
  5. 아날로그 입력 신호를 디지털 출력 신호로 변환하기 위한 증분-델타 아날로그-대-디지털 변환기에 있어서:
    클록 간격들을 규정하기 위한 클록 수단;
    상기 클록 간격들에서 디지털 양자화기 신호들을 생성하기 위한 양자화기 수단;
    상기 디지털 양자화기 신호들의 함수인 아날로그 양자화기 신호들을 생성하기 위한 디지털-대-아날로그 변환기 수단;
    리셋 신호를 생성하기 위한 리셋 수단;
    상기 리셋 신호에 응답하여 상기 리셋 신호 이후의 상기 아날로그 양자화기 신호들의 시간으로의 적분인 적분기 신호를 생성하기 위한 적분기 수단;
    상기 입력 신호와 상기 적분기 신호간의 차 및 피드백 루프 이득의 함수인 아날로그 차 신호들을 피드백 루프를 거쳐 상기 양자화기 수단에 인가하기 위한 피드백 수단; 및
    상기 리셋 신호 이후의 상기 디지털 양자화기 신호들의 합의 함수로서 상기 디지털 출력 신호를 생성하기 위한 출력 수단을 포함하고,
    상기 양자화기 수단은 상기 디지털 양자화기 신호들이 상기 아날로그 차 신호들이 문턱 크기보다 작은 크기를 나타내는 경우에 제 1 크기를 가지고, 상기 아날로그 차 신호들의 크기가 상기 문턱 크기보다 큰 경우에 상기 제 1 크기보다 실질적으로 큰 제 2 크기를 가지는 비균일 양자화기 수단을 포함하고, 상기 아날로그 차 신호들이 아날로그 양자화기 신호들의 크기보다 실질적으로 작은 크기만큼 두 개의 연속 클록 사이클들 사이에서 변화하도록, 상기 디지털-대-아날로그 변환기로부터 상기 양자화기로의 피드백 루프의 이득이 실질적으로 1보다 작은, 증분-델타 아날로그-대-디지털 변환기.
  6. 제 5 항에 있어서,
    상기 문턱 크기는 상기 제 2 크기에 대응하는 상기 아날로그 양자화기 신호들의 크기로 승산된 상기 이득의 값의 절반보다 큰, 증분-델타 아날로그-대-디지털 변환기.
  7. 제 5 항에 있어서,
    상기 변환은 두 개의 연속 클록 기간들 사이의 상기 아날로그 차 신호들의 변화가 부호를 변경할 때까지 계속되는, 증분-델타 아날로그-대-디지털 변환기.
  8. 제 7 항에 있어서,
    상기 변환의 종료시, 상기 디지털 출력 신호의 최하위 디지트는 상기 양자화기 디지털 신호의 잔류 크기(residual magnitude)의 함수로서 변형되는, 증분-델타 아날로그-대-디지털 변환기.
  9. 제 5 항에 있어서,
    상기 출력 수단은 디지털 누산기(digital accumulator)를 포함하는, 증분-델타 아날로그-대-디지털 변환기.
  10. 제 5 항에 있어서,
    상기 피드백 수단과 상기 양자화기 수단은 입력 전압 오프셋 보상을 가지는 스위치식-캐패시터 증폭기들을 포함하는, 증분-델타 아날로그-대-디지털 변환기.
  11. 제 5 항에 있어서,
    상기 디지털-대-아날로그 변환기 수단은 상기 제 1 크기에 대응하는 상기 아날로그 신호와 상기 문턱 크기를 규정하기 위해 상기 제 2 크기에 대응하는 상기 아날로그 신호에 의해 공급된 레지스터 스트링(resistor string)을 포함하는, 증분-델타 아날로그-대-디지털 변환기.
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