JP2576222B2 - ディジタルーアナログ変換器 - Google Patents
ディジタルーアナログ変換器Info
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- JP2576222B2 JP2576222B2 JP1091394A JP9139489A JP2576222B2 JP 2576222 B2 JP2576222 B2 JP 2576222B2 JP 1091394 A JP1091394 A JP 1091394A JP 9139489 A JP9139489 A JP 9139489A JP 2576222 B2 JP2576222 B2 JP 2576222B2
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- JP
- Japan
- Prior art keywords
- operational amplifier
- output
- digital
- capacitor
- input terminal
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタル符号をアナログ信号に変換するデ
ィジタル−アナログ変換器に関する。
ィジタル−アナログ変換器に関する。
従来、この種のディジタル−アナログ変換器（以下D/
A変換器と記す）のうち、第２図に示される回路による
方式は集積化するのに適した構造として公知である。本
回路の動作は蓄電器C1〜CNのうち、ディジタル入力端子
ａの入力ディジタル符号に対応した蓄電器において、蓄
電器の片方の電極に基準電圧源VREF1又はVREF2が接続さ
れる。蓄電器の他方の電極に基準電圧源VREF1又はVREF2
の中間電位が出力され、これが演算増幅器１の正相入力
に入力され、演算増幅器１の出力に入力ディジタル符号
に比例したアナログ電圧をアナログ出力端子ｂに得るも
のである。10は電圧分圧手段である。
A変換器と記す）のうち、第２図に示される回路による
方式は集積化するのに適した構造として公知である。本
回路の動作は蓄電器C1〜CNのうち、ディジタル入力端子
ａの入力ディジタル符号に対応した蓄電器において、蓄
電器の片方の電極に基準電圧源VREF1又はVREF2が接続さ
れる。蓄電器の他方の電極に基準電圧源VREF1又はVREF2
の中間電位が出力され、これが演算増幅器１の正相入力
に入力され、演算増幅器１の出力に入力ディジタル符号
に比例したアナログ電圧をアナログ出力端子ｂに得るも
のである。10は電圧分圧手段である。
一例として、Ｎ＝16として、蓄電器が16個のD/A変換
器を考える。また、蓄電器C1〜C16の容量値は全て等し
く、Cuで表わせるとするとし、入力ディジタル符号が２
進表示（0111）２であるとする。この場合、（0111）２
＝（７）10であるから、C1〜C16の内、７個の蓄電器がV
REF1に接続され、残りはVREF2に接続されるため、D/A変
換器の出力電圧VOUTは VOUT＝7/16（Vref1−Vref2） ……（１）となる。
器を考える。また、蓄電器C1〜C16の容量値は全て等し
く、Cuで表わせるとするとし、入力ディジタル符号が２
進表示（0111）２であるとする。この場合、（0111）２
＝（７）10であるから、C1〜C16の内、７個の蓄電器がV
REF1に接続され、残りはVREF2に接続されるため、D/A変
換器の出力電圧VOUTは VOUT＝7/16（Vref1−Vref2） ……（１）となる。
（ただし、基準電圧源VREF1,VREF2の電位をそれぞれVre
f1,Vref2とする。） このように、入力ディジタル符号に比例したアナログ
信号を得ることができる。（１）式に表されるように、
本方式によるD/A変換器の精度は容量の絶対値には依存
せず、C1〜CNのＮ個の容量値の相対精度にのみ依存する
（Vref1,Vref2は一定値である）。
f1,Vref2とする。） このように、入力ディジタル符号に比例したアナログ
信号を得ることができる。（１）式に表されるように、
本方式によるD/A変換器の精度は容量の絶対値には依存
せず、C1〜CNのＮ個の容量値の相対精度にのみ依存する
（Vref1,Vref2は一定値である）。
特に半導体集積装置においては、上述した蓄電器C1〜
CNの相対精度が高く、10ビット程度までのD/A変換器を
集積化するのに適している。
CNの相対精度が高く、10ビット程度までのD/A変換器を
集積化するのに適している。
上述したD/A変換器において演算増幅器１は負荷条件
の変動や外来雑音に対する充分な耐力を備えるためのも
のであり、高精度D/A変換器を構成するためには不可欠
である。
の変動や外来雑音に対する充分な耐力を備えるためのも
のであり、高精度D/A変換器を構成するためには不可欠
である。
しかしながら、上述したD/A変換器は演算増幅器１の
過渡応答特性に依存する歪を発生するため、ディジタル
符号の変化時に、過渡的に歪が増大するという欠点があ
った。
過渡応答特性に依存する歪を発生するため、ディジタル
符号の変化時に、過渡的に歪が増大するという欠点があ
った。
即ち、全ての演算増幅器１は有限のスルーレート を有するため、大振幅を出力する場合と、小振幅を出力
する場合で出力最終値に収束するまでの時間が異なる。
このため、入力電圧の変化時に過渡的に歪が増大するの
である。
する場合で出力最終値に収束するまでの時間が異なる。
このため、入力電圧の変化時に過渡的に歪が増大するの
である。
第３図に一例を挙げて説明する。VOUT＝OVの状態より
VOUT＝3VO及びVOUT＝VOを出力する場合を考える。演算
増幅器のスルーレートをSLとすると、VOUT＝3VOを出力
する場合はｔ＜3VO/SLにおいて、VOUT＝VOを出力する場
合にはｔ＜VO/SLにおいて出力波形の傾斜が一定とな
る。出力電圧が最終値に収束した後（ｔ≧3VO/SL）であ
れば、両者の電圧比は3:1で一定であるが、（VO/SL＜ｔ
＜3VO/t）においてはn:1ただし１＜ｎ＜３、また、（ｔ
＜VO/SL）においては1:1である。従って、出力電圧が最
終値に収束するまの間（０＜ｔ＜3VO/SL）過渡的に歪が
増大する。
VOUT＝3VO及びVOUT＝VOを出力する場合を考える。演算
増幅器のスルーレートをSLとすると、VOUT＝3VOを出力
する場合はｔ＜3VO/SLにおいて、VOUT＝VOを出力する場
合にはｔ＜VO/SLにおいて出力波形の傾斜が一定とな
る。出力電圧が最終値に収束した後（ｔ≧3VO/SL）であ
れば、両者の電圧比は3:1で一定であるが、（VO/SL＜ｔ
＜3VO/t）においてはn:1ただし１＜ｎ＜３、また、（ｔ
＜VO/SL）においては1:1である。従って、出力電圧が最
終値に収束するまの間（０＜ｔ＜3VO/SL）過渡的に歪が
増大する。
本発明の目的は前記課題を解決したディジタル−アナ
ログ変換器を提供することにある。
ログ変換器を提供することにある。
前記目的を達成するため、本発明に係るディジタル−
アナログ変換器は、第１及び第２の基準電圧源と、電圧
分圧手段と、演算増幅器と、蓄電器と、抵抗器とを有
し、演算増幅器の出力信号をアナログ出力端子に出力す
るディシタル−アナログ変換器であって、 第１及び第２の基準電圧源は、互いに異なる電位を有
するものであり、 電圧分圧手段は、複数の容量と、各容量を第１又は第
２の基準電圧源に選択的に接続するスイッチ素子と、ス
イッチ素子を制御するスイッチ制御回路とを有し、ディ
ジタル符号入力端子より入力されるディジタル符号値に
比例して前記第１及び第２の基準電圧源の中間電位を出
力するものであり、 演算増幅器は、その正相入力端子が接地電位に接続さ
れたものであり、 蓄電器は、前記演算増幅器の逆相入力端子と出力端子
に対して直列接続されたものであり、 抵抗器は、前記演算増幅器の逆相入力端子と前記電圧
分圧手段の出力に対して直列接続されたものである。
アナログ変換器は、第１及び第２の基準電圧源と、電圧
分圧手段と、演算増幅器と、蓄電器と、抵抗器とを有
し、演算増幅器の出力信号をアナログ出力端子に出力す
るディシタル−アナログ変換器であって、 第１及び第２の基準電圧源は、互いに異なる電位を有
するものであり、 電圧分圧手段は、複数の容量と、各容量を第１又は第
２の基準電圧源に選択的に接続するスイッチ素子と、ス
イッチ素子を制御するスイッチ制御回路とを有し、ディ
ジタル符号入力端子より入力されるディジタル符号値に
比例して前記第１及び第２の基準電圧源の中間電位を出
力するものであり、 演算増幅器は、その正相入力端子が接地電位に接続さ
れたものであり、 蓄電器は、前記演算増幅器の逆相入力端子と出力端子
に対して直列接続されたものであり、 抵抗器は、前記演算増幅器の逆相入力端子と前記電圧
分圧手段の出力に対して直列接続されたものである。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す回路図である。
図において、本発明は互いに異なる電位Vref1,Vref2
を有する第１及び第２の基準電圧源VREF1及びVREF2と、
ディジタル入力端子ａとディジタル入力端子ａより入力
されるディジタル符号値に比例して基準電圧Vref1とVre
f2の中間電位を出力する電圧分圧手段10と、正相入力端
子が接地電位に接続される演算増幅器１と、演算増幅器
１の逆相入力端子と出力端子に対して直列接続される蓄
電器30と、演算増幅器１の逆相入力端子と電圧分圧手段
10の出力に対して直列接続さる抵抗器20を備え、演算増
幅器１の出力をアナログ出力端子ｂに接続した構成であ
る。
を有する第１及び第２の基準電圧源VREF1及びVREF2と、
ディジタル入力端子ａとディジタル入力端子ａより入力
されるディジタル符号値に比例して基準電圧Vref1とVre
f2の中間電位を出力する電圧分圧手段10と、正相入力端
子が接地電位に接続される演算増幅器１と、演算増幅器
１の逆相入力端子と出力端子に対して直列接続される蓄
電器30と、演算増幅器１の逆相入力端子と電圧分圧手段
10の出力に対して直列接続さる抵抗器20を備え、演算増
幅器１の出力をアナログ出力端子ｂに接続した構成であ
る。
次に本発明のディジタル−アナログ変換器の動作を説
明をする。
明をする。
電圧分圧手段10は従来例と全く同じであり、一例とし
て、Ｎ＝16として蓄電器が16個のD/A変換器を考える。
また、蓄電器C1〜C16の容量値は全て等しく、Cuで表わ
せるものとし、入力ディジタル符号が２進表示（0111）
２であるとする。この場合、（0111）２＝（７）10ある
から、C1〜C16の内、７個の蓄電器がVREF1に接続され、
残りはVREF2に接続されるため、D/A変換器の出力電圧V
OUTは となる。
て、Ｎ＝16として蓄電器が16個のD/A変換器を考える。
また、蓄電器C1〜C16の容量値は全て等しく、Cuで表わ
せるものとし、入力ディジタル符号が２進表示（0111）
２であるとする。この場合、（0111）２＝（７）10ある
から、C1〜C16の内、７個の蓄電器がVREF1に接続され、
残りはVREF2に接続されるため、D/A変換器の出力電圧V
OUTは となる。
（ただし、蓄電器30の容量値をCFBとする。） このように入力ディジタル符号に比例したアナログ信
号を得ることができる。（２）式に表されるように、本
方式によるD/A変換器の精度は容量の絶対値には依存せ
ず、C1〜CNのＮ個の容量値の相対精度のみに依存する
（Vref1,Vref2,Cu/CFBは一定値である）。この場合、重
要な点は、定常状態においては抵抗器20の両端の電位は
共に仮想接地電位であるため、（２）式は抵抗器20の抵
抗値Ｒが無関係である。
号を得ることができる。（２）式に表されるように、本
方式によるD/A変換器の精度は容量の絶対値には依存せ
ず、C1〜CNのＮ個の容量値の相対精度のみに依存する
（Vref1,Vref2,Cu/CFBは一定値である）。この場合、重
要な点は、定常状態においては抵抗器20の両端の電位は
共に仮想接地電位であるため、（２）式は抵抗器20の抵
抗値Ｒが無関係である。
本回路の過渡応答特性は、抵抗器20の抵抗値Ｒと蓄電
器30の容量値CFBを適当に設定することにより出力最終
値に収束するまでの時間を、入力ディジタル符号に無関
係に一定にすることが可能である。すなわち、CFBとＲ
の積で決まる時定数を大きく設定し、出力の単位時間変
化aVOUT/dtを演算増幅器のスルーレート より小さくする。この場合、第４図に示すように、VOUT
/OVから、VOUT＝3VOあるいはVOUT＝VOを出力する場合で
も、出力最終値に収束するまでの時間が等しい。両者の
電圧比を求めると、 3VO exp（−t/CFBR）:VO exp（−t/CBR）＝3:1 であり、常に一定である。
器30の容量値CFBを適当に設定することにより出力最終
値に収束するまでの時間を、入力ディジタル符号に無関
係に一定にすることが可能である。すなわち、CFBとＲ
の積で決まる時定数を大きく設定し、出力の単位時間変
化aVOUT/dtを演算増幅器のスルーレート より小さくする。この場合、第４図に示すように、VOUT
/OVから、VOUT＝3VOあるいはVOUT＝VOを出力する場合で
も、出力最終値に収束するまでの時間が等しい。両者の
電圧比を求めると、 3VO exp（−t/CFBR）:VO exp（−t/CBR）＝3:1 であり、常に一定である。
以上説明したように本発明はディジタル符号の変化に
対して常に一定の収束時間になるように過渡応答特性が
設定できるため、演算増幅器の有限スレーレートによる
歪が発生せず、信号対歪比の高い高精度のD/A変換が実
現できるという効果がある。
対して常に一定の収束時間になるように過渡応答特性が
設定できるため、演算増幅器の有限スレーレートによる
歪が発生せず、信号対歪比の高い高精度のD/A変換が実
現できるという効果がある。
第１図は本発明の一実施例を示す回路図、第２図は従来
例を示す回路図、第３図は従来のD/A変換器に係るアナ
ログ出力波形図、第４図は本発明のD/A変換器に係るア
ナログ出力波形図である。 VREF1,VREF2……基準電圧源、１……演算増幅器 10……電圧分圧手段、20……抵抗器 30,C1,C2〜CN……蓄電器 ａ……ディジタル入力端子、ｂ……アナログ出力端子
例を示す回路図、第３図は従来のD/A変換器に係るアナ
ログ出力波形図、第４図は本発明のD/A変換器に係るア
ナログ出力波形図である。 VREF1,VREF2……基準電圧源、１……演算増幅器 10……電圧分圧手段、20……抵抗器 30,C1,C2〜CN……蓄電器 ａ……ディジタル入力端子、ｂ……アナログ出力端子
Claims (1)
- 【請求項１】第１及び第２の基準電圧源と、電圧分圧手
段と、演算増幅器と、蓄電器と、抵抗器とを有し、演算
増幅器の出力信号をアナログ出力端子に出力するディジ
タル−アナログ変換器であって、 第１及び第２の基準電圧源は、互いに異なる電位を有す
るものであり、 電圧分圧手段は、複数の容量と、各容量を第１又は第２
の基準電圧源に選択的に接続するスイッチ素子と、スイ
ッチ素子を制御するスイッチ制御回路とを有し、ディジ
タル符号入力端子より入力されるディジタル符号値に比
例して前記第１及び第２の基準電圧源の中間電位を出力
するものであり、 演算増幅器は、その正相入力端子が接地電位に接続され
たものであり、 蓄電器は、前記演算増幅器の逆相入力端子と出力端子に
対して直列接続されたものであり、 抵抗器は、前記演算増幅器の逆相入力端子と前記電圧分
圧手段の出力に対して直列接続されたものであることを
特徴とするディジタル−アナログ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1091394A JP2576222B2 (ja) | 1989-04-11 | 1989-04-11 | ディジタルーアナログ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1091394A JP2576222B2 (ja) | 1989-04-11 | 1989-04-11 | ディジタルーアナログ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02268523A JPH02268523A (ja) | 1990-11-02 |
| JP2576222B2 true JP2576222B2 (ja) | 1997-01-29 |
Family
ID=14025167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1091394A Expired - Lifetime JP2576222B2 (ja) | 1989-04-11 | 1989-04-11 | ディジタルーアナログ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2576222B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06350422A (ja) * | 1993-06-04 | 1994-12-22 | Nec Corp | スルーレート調整回路 |
| CN113741240A (zh) * | 2021-08-02 | 2021-12-03 | 大唐南京发电厂 | 一种模拟量输出通道扩展电路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6367920A (ja) * | 1986-09-10 | 1988-03-26 | Nec Corp | Ｄ／ａ変換器 |
| JPS63274214A (ja) * | 1987-05-01 | 1988-11-11 | Kokusai Electric Co Ltd | ディジタル・アナログ変換回路 |
| JPS6449198A (en) * | 1987-08-20 | 1989-02-23 | Pioneer Electronic Corp | Sample-hold circuit |
-
1989
- 1989-04-11 JP JP1091394A patent/JP2576222B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| Ｍ．Ｅ．ＶＡＮ ＶＡＬＫＥＮＢＵＲＧ，柳沢 健、金井 元「アナログフィルタの設計」（１９８５−３−２５）株式会社産業報知センターＰ．１１２ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02268523A (ja) | 1990-11-02 |
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