JPS6367920A - Ｄ／ａ変換器 - Google Patents
Ｄ／ａ変換器Info
- Publication number
- JPS6367920A JPS6367920A JP21289986A JP21289986A JPS6367920A JP S6367920 A JPS6367920 A JP S6367920A JP 21289986 A JP21289986 A JP 21289986A JP 21289986 A JP21289986 A JP 21289986A JP S6367920 A JPS6367920 A JP S6367920A
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- JP
- Japan
- Prior art keywords
- capacitor
- weighting
- input terminal
- converter
- operational amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 239000004065 semiconductor Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
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- 230000003071 parasitic effect Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
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Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は主として相補型ＭＯ３集積回路とし〔形成され
る高精度なり／Ａ変換器に関する。
る高精度なり／Ａ変換器に関する。
（従来の技術）
第２図は従来のＤ／Ａ変換器を示す回路図である。本図
には、回路図を簡単にするために４ビツトのＤ／Ａ変換
器を示した。このＤ／Ａ変換２旧」演算増幅器Ａと重み
づけキャパシタを用い−Ｃ構成され、演算増幅器Ａの反
転入力端子には重みづ１）キャパシタの上部電極と、演
算増幅器の反転入力端子と出力端子の間に接続されるフ
ィー１：／１ツクキャパシタの上部電極が接続されてい
る。ニーの、〕：うに重みづけキャパシタ及びフィード
バラフキへ・パシタの上部電極を反転入力端子に接続１
−るのは、過去においてはキャパシタの下部型イ１）へ
が拡１１（層により構成されており、基板との寄生台Ｍ
が大きいため雑音を拾いやすく、誤差が大きくなりやす
がったので、これを避けるためであった。
には、回路図を簡単にするために４ビツトのＤ／Ａ変換
器を示した。このＤ／Ａ変換２旧」演算増幅器Ａと重み
づけキャパシタを用い−Ｃ構成され、演算増幅器Ａの反
転入力端子には重みづ１）キャパシタの上部電極と、演
算増幅器の反転入力端子と出力端子の間に接続されるフ
ィー１：／１ツクキャパシタの上部電極が接続されてい
る。ニーの、〕：うに重みづけキャパシタ及びフィード
バラフキへ・パシタの上部電極を反転入力端子に接続１
−るのは、過去においてはキャパシタの下部型イ１）へ
が拡１１（層により構成されており、基板との寄生台Ｍ
が大きいため雑音を拾いやすく、誤差が大きくなりやす
がったので、これを避けるためであった。
（発明が解決しようとしている問題点）近年、キャパシ
タの電極材料としてポリシリコンが用いられるようにな
り寄生容量が著しく減少している。さらに、下部電極と
してポリシリコンを用いるとき、そのしたの基板に拡散
層をもうけ、その電位を安定な電源に接続すれば雑音の
影響も非常に小きくできる。しかし、近年ＶＬＳＩ技術
が進歩し、キャパシタの相間絶縁膜が薄くなると、半導
体を用いた電極によりキャパシタを構成するとキャパシ
タンスに電圧依存性を持つことが避けられない。一方の
電極を金属とし、他方の電極を半導体とするキャパシタ
の電圧依存係数は、で表わされる。ここでε。Ｘは酸化
膜の誘電率、ε、、は、半導体の誘電率、ｔＯＸは酸化
膜厚、Ｎ。
タの電極材料としてポリシリコンが用いられるようにな
り寄生容量が著しく減少している。さらに、下部電極と
してポリシリコンを用いるとき、そのしたの基板に拡散
層をもうけ、その電位を安定な電源に接続すれば雑音の
影響も非常に小きくできる。しかし、近年ＶＬＳＩ技術
が進歩し、キャパシタの相間絶縁膜が薄くなると、半導
体を用いた電極によりキャパシタを構成するとキャパシ
タンスに電圧依存性を持つことが避けられない。一方の
電極を金属とし、他方の電極を半導体とするキャパシタ
の電圧依存係数は、で表わされる。ここでε。Ｘは酸化
膜の誘電率、ε、、は、半導体の誘電率、ｔＯＸは酸化
膜厚、Ｎ。
は半導体中の不純物密度を表わす。両方の電極を半導体
で構成すればある程度このαは小きくできるが、両方の
半導体中の不純物密度を一致させることはできないから
、消すことはできない。第２図の回路においてリセット
時にＳＷＩからＳＷ４が接地電位に接続きれＳＷｏが閉
じられていたとする。すると、演算増幅器Ａの出力もゼ
ロとなりすべてのキャパシタに加わる電位はゼロである
。つぎに、ＳＷＩからＳＷ４がすべて基準電圧に切替ら
れたとする。このようにＳＷＩからＳＷ４が切替られて
も、演算増幅器Ａの正入力端は引きつづき仮想接地され
ているから、その電位は不変である。したがって、今、
基準電圧をＶとすると出力電圧は一１５／１６Ｖとなる
。いま演算増幅器Ａの反転入力端子に接続されている全
てのキャパシタの電極が上部電極であったとすると、重
みづけキャパシタに加わる電圧は、常時接地きれている
ＩＣＣ図では左端のキャパシタ）をのぞいて、−■であ
る。したがって、−１５αＣｖのキャパシタンス変化が
生じる。
で構成すればある程度このαは小きくできるが、両方の
半導体中の不純物密度を一致させることはできないから
、消すことはできない。第２図の回路においてリセット
時にＳＷＩからＳＷ４が接地電位に接続きれＳＷｏが閉
じられていたとする。すると、演算増幅器Ａの出力もゼ
ロとなりすべてのキャパシタに加わる電位はゼロである
。つぎに、ＳＷＩからＳＷ４がすべて基準電圧に切替ら
れたとする。このようにＳＷＩからＳＷ４が切替られて
も、演算増幅器Ａの正入力端は引きつづき仮想接地され
ているから、その電位は不変である。したがって、今、
基準電圧をＶとすると出力電圧は一１５／１６Ｖとなる
。いま演算増幅器Ａの反転入力端子に接続されている全
てのキャパシタの電極が上部電極であったとすると、重
みづけキャパシタに加わる電圧は、常時接地きれている
ＩＣＣ図では左端のキャパシタ）をのぞいて、−■であ
る。したがって、−１５αＣｖのキャパシタンス変化が
生じる。
一方、フィードバックキャパシタに加わる電圧は、１５
／１６Ｖであるから１５αＣｖの変化となる。
／１６Ｖであるから１５αＣｖの変化となる。
そこで、第２図のＤ／Ａ変換器では、リセット時に正し
い値であったキャパシタンスが動作時にはずれて出力電
圧には３０αＶの誤差を生じてしまう。この誤差は、酸
化膜厚が１０００オングストロームのときには５Ｘ１０
−’程度であるが、酸化膜厚が３００オングストローム
になると、−桁悪くなってしまい、１０ビット以上のＤ
／Ａ変換器は構成できなくなってしまう。従来のＤ／Ａ
変換器にはこのような欠点があった。
い値であったキャパシタンスが動作時にはずれて出力電
圧には３０αＶの誤差を生じてしまう。この誤差は、酸
化膜厚が１０００オングストロームのときには５Ｘ１０
−’程度であるが、酸化膜厚が３００オングストローム
になると、−桁悪くなってしまい、１０ビット以上のＤ
／Ａ変換器は構成できなくなってしまう。従来のＤ／Ａ
変換器にはこのような欠点があった。
（問題点を解決するための手段）
この発明の要旨とするところは：演算増幅器とニ一端が
前記演算増幅器の反転入力端子に接続きれ、他端が外部
からの制御によりそれぞれ相異なる二つの基準電圧のど
ちらかに接続される重みづけキャパシタと；前記演算増
幅器の反転入力端子と出力端子の間に接続きれ、前記重
みづけキャパシタと同じ形式の構造を有し、容量が前記
重みづけキャパシタの容量の総和に等しいフィードバッ
クキャパシタとからなるＤ／Ａ変換器において：前記重
みづけキャパシタの上部電極と前記フィードバックキャ
パシタの下部電極が前記演算増幅器の前記反転入力端子
に接続されているか、または前記重みづけキャパシタの
下部電極と前記フィードバックキャパシタの上部電極が
前記演算増幅器の前記反転入力端子に接続きれているこ
とを特徴とするＤ／Ａ変換器にある。
前記演算増幅器の反転入力端子に接続きれ、他端が外部
からの制御によりそれぞれ相異なる二つの基準電圧のど
ちらかに接続される重みづけキャパシタと；前記演算増
幅器の反転入力端子と出力端子の間に接続きれ、前記重
みづけキャパシタと同じ形式の構造を有し、容量が前記
重みづけキャパシタの容量の総和に等しいフィードバッ
クキャパシタとからなるＤ／Ａ変換器において：前記重
みづけキャパシタの上部電極と前記フィードバックキャ
パシタの下部電極が前記演算増幅器の前記反転入力端子
に接続されているか、または前記重みづけキャパシタの
下部電極と前記フィードバックキャパシタの上部電極が
前記演算増幅器の前記反転入力端子に接続きれているこ
とを特徴とするＤ／Ａ変換器にある。
（作用および効果）
上述の本発明を４ビツトのＤ／Ａ変換器として実施した
回路の一例を第１図に示す。本発明では、第１図に例示
するように、フィードバックキャパシタに加わる電圧は
重みづけキャパシタとは極性が逆になるから、第２図に
ついて前述した動作において、重みづけキャパシタで生
じるキャパシタンス変化もフィードバックキャパシタの
キャパシタンス変化も等しく１５αＶとなり、互いに打
消されて誤差を生ずることはまったくない。
回路の一例を第１図に示す。本発明では、第１図に例示
するように、フィードバックキャパシタに加わる電圧は
重みづけキャパシタとは極性が逆になるから、第２図に
ついて前述した動作において、重みづけキャパシタで生
じるキャパシタンス変化もフィードバックキャパシタの
キャパシタンス変化も等しく１５αＶとなり、互いに打
消されて誤差を生ずることはまったくない。
したがって、本発明のＤ／Ａ変換器では、キャパシタン
スに電圧依存性があっても互いに打消されて出力電圧に
誤差を生じない。
スに電圧依存性があっても互いに打消されて出力電圧に
誤差を生じない。
第１図は本発明の詳細な説明するために示す簡車な４ビ
ツトＤ／Ａ変換器（本発明の一実施例）の回路図、第２
図は従来の４ビツトＤ／Ａ変換器の回路図である。
ツトＤ／Ａ変換器（本発明の一実施例）の回路図、第２
図は従来の４ビツトＤ／Ａ変換器の回路図である。
Claims (1)
- 演算増幅器と；一端が前記演算増幅器の反転入力端子に
接続され、他端が外部からの制御によりそれぞれ相異な
る二つの基準電圧のどららかに接続される重みづけキャ
パシタと；前記演算増幅器の反転入力端子と出力端子の
間に接続され、前記重みづけキャパシタと同じ形式の構
造を有し、容量が前記重みづけキャパシタの容量の総和
に等しいフィードバックキャパシタとからなるＤ／Ａ変
換器において：前記重みづけキャパシタの上部電極と前
記フィードバックキャパシタの下部電極が前記演算増幅
器の前記反転入力端子に接続されているか、または前記
重みづけキャパシタの下部電極と前記フィードバックキ
ャパシタの上部電極が前記演算増幅器の前記反転入力端
子に接続されていることを特徴とするＤ／Ａ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21289986A JPS6367920A (ja) | 1986-09-10 | 1986-09-10 | Ｄ／ａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21289986A JPS6367920A (ja) | 1986-09-10 | 1986-09-10 | Ｄ／ａ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6367920A true JPS6367920A (ja) | 1988-03-26 |
Family
ID=16630116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21289986A Pending JPS6367920A (ja) | 1986-09-10 | 1986-09-10 | Ｄ／ａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6367920A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02268523A (ja) * | 1989-04-11 | 1990-11-02 | Nec Corp | ディジタル―アナログ変換器 |
| US6400299B2 (en) | 1999-12-02 | 2002-06-04 | Nec Corporation | Capacitance type digital/analog converter capable of reducing total capacitance |
| US6653967B2 (en) | 2001-02-27 | 2003-11-25 | Asahi Kasei Microsystems Co., Ltd. | Fully differential sampling circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52136552A (en) * | 1976-05-10 | 1977-11-15 | Ibm | Condenser circuit signal converter |
-
1986
- 1986-09-10 JP JP21289986A patent/JPS6367920A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52136552A (en) * | 1976-05-10 | 1977-11-15 | Ibm | Condenser circuit signal converter |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02268523A (ja) * | 1989-04-11 | 1990-11-02 | Nec Corp | ディジタル―アナログ変換器 |
| US6400299B2 (en) | 1999-12-02 | 2002-06-04 | Nec Corporation | Capacitance type digital/analog converter capable of reducing total capacitance |
| US6653967B2 (en) | 2001-02-27 | 2003-11-25 | Asahi Kasei Microsystems Co., Ltd. | Fully differential sampling circuit |
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