JPS5935527B2 - デイジタル・アナログ間変換器 - Google Patents
デイジタル・アナログ間変換器Info
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- JPS5935527B2 JPS5935527B2 JP4243878A JP4243878A JPS5935527B2 JP S5935527 B2 JPS5935527 B2 JP S5935527B2 JP 4243878 A JP4243878 A JP 4243878A JP 4243878 A JP4243878 A JP 4243878A JP S5935527 B2 JPS5935527 B2 JP S5935527B2
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- JP
- Japan
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- electrode
- charge
- floating gate
- digital
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- Analogue/Digital Conversion (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明は複数の基準容量体相互間の電荷配分現象にも
とづいてディジタル信号とアナログ゛信号との間を変換
するディジタル・アナログ間変換器、特に基準容量体の
容量値を修正できるようにしたディジタル・アナログ間
変換器に関する。
とづいてディジタル信号とアナログ゛信号との間を変換
するディジタル・アナログ間変換器、特に基準容量体の
容量値を修正できるようにしたディジタル・アナログ間
変換器に関する。
大きさに重みをつけた容量列等における電荷配分現象を
用いてディジタル入力信号をアナログ出力信号に変換（
ＤＡ変換）し、あるいはアナログ入力信号をディジタル
出力信号に変換（ＡＤ変換）するディジタル・アナログ
間変換器はＭＯＳ集積回路に適合したものとして低電力
、かつ小面積の伝送用符号器、復号器等に応用できる可
能性がある。
用いてディジタル入力信号をアナログ出力信号に変換（
ＤＡ変換）し、あるいはアナログ入力信号をディジタル
出力信号に変換（ＡＤ変換）するディジタル・アナログ
間変換器はＭＯＳ集積回路に適合したものとして低電力
、かつ小面積の伝送用符号器、復号器等に応用できる可
能性がある。
この容量列等における電荷配分現象を用いたディジタル
・アナログ間変換に関しては、例えば下記の文献に詳細
が述べられている。ビー、アール、グレイ他（Ｐ、Ｒ、
Ｇｒａｙ、ｅｔａｌ）オール、ＭＯＳチャージ ーリデ
イストリビユーシヨン アナログーツウーデイジタル
コンバーシヨン テクニックス パートＩ アンド パ
ート■（ＡＩＩＭＯＳＣｈａｒｇｅＲｅｄ１ｓｔｒｉｂ
ｕｔｉｏｎＡｎａ１ｏｇｔｏＤｉｇｉｔａｌＣｏｎｖｅ
ｒｓｉｏｎＴｅｃｈｎｉｑｕｅｓ−ＰａｒｔｌａｎｄＰ
ａｒｔ■）アイイーイーイー ジャーナル オブ ソリ
ドステート サーキット（１ＥＥＥＪ０ｕｒｎａ１０ｆ
５０１ｉｄ５ｔａｔｅＣｉｒｃｕｉｔＶ０１．５Ｃ−１
０Ａ６６ｐｐ３７１〜３８５（１９７５）０容量列等の
電荷配分現象にもとづくディジタル・アナログ間変換で
は、基準として用いる容量列等の複数の容量体における
容量値の相対精度が変換精度を決定することが多い。
・アナログ間変換に関しては、例えば下記の文献に詳細
が述べられている。ビー、アール、グレイ他（Ｐ、Ｒ、
Ｇｒａｙ、ｅｔａｌ）オール、ＭＯＳチャージ ーリデ
イストリビユーシヨン アナログーツウーデイジタル
コンバーシヨン テクニックス パートＩ アンド パ
ート■（ＡＩＩＭＯＳＣｈａｒｇｅＲｅｄ１ｓｔｒｉｂ
ｕｔｉｏｎＡｎａ１ｏｇｔｏＤｉｇｉｔａｌＣｏｎｖｅ
ｒｓｉｏｎＴｅｃｈｎｉｑｕｅｓ−ＰａｒｔｌａｎｄＰ
ａｒｔ■）アイイーイーイー ジャーナル オブ ソリ
ドステート サーキット（１ＥＥＥＪ０ｕｒｎａ１０ｆ
５０１ｉｄ５ｔａｔｅＣｉｒｃｕｉｔＶ０１．５Ｃ−１
０Ａ６６ｐｐ３７１〜３８５（１９７５）０容量列等の
電荷配分現象にもとづくディジタル・アナログ間変換で
は、基準として用いる容量列等の複数の容量体における
容量値の相対精度が変換精度を決定することが多い。
この容量体は多くの場合シリコン酸化膜を絶縁層とした
ＭＯＳ構造により構成されるが、製造工程条件のバラツ
キのために予め得られた状態で容量値に無視できない相
対誤差を生じる。ところが集積回路内の容量値に対して
はこれを全工程終了後に修正する有効な手段が何ら提供
されていないため容量値の相対精度には限度があり、こ
れが容量列等を用いたデイジタル・アナログ間変換器の
変換精度を低い値に制限していた。この発明はこのよう
な点に鑑みて容量列等を用いてデイジタル・アナログ間
変換をなす変換系内の基準容量体の容量値を製造工程終
了後に修正可能とし、よつて変換精度が良好であり、し
かも構成素子数が少なく占有面積が小さい半導体集積回
路のデイジタル・アナログ間変換器を提供することを目
的とする。
ＭＯＳ構造により構成されるが、製造工程条件のバラツ
キのために予め得られた状態で容量値に無視できない相
対誤差を生じる。ところが集積回路内の容量値に対して
はこれを全工程終了後に修正する有効な手段が何ら提供
されていないため容量値の相対精度には限度があり、こ
れが容量列等を用いたデイジタル・アナログ間変換器の
変換精度を低い値に制限していた。この発明はこのよう
な点に鑑みて容量列等を用いてデイジタル・アナログ間
変換をなす変換系内の基準容量体の容量値を製造工程終
了後に修正可能とし、よつて変換精度が良好であり、し
かも構成素子数が少なく占有面積が小さい半導体集積回
路のデイジタル・アナログ間変換器を提供することを目
的とする。
この発明の実施例によれは浮遊ゲートを有し、比較的大
なる容量値の状態と比較的小なる容量値の状態とのいず
れかを浮遊ゲートの電荷蓄積状態に応じて不揮発的に記
憶することができる修正用容量素子が修正されるべき基
準容量体と並列に接続される。
なる容量値の状態と比較的小なる容量値の状態とのいず
れかを浮遊ゲートの電荷蓄積状態に応じて不揮発的に記
憶することができる修正用容量素子が修正されるべき基
準容量体と並列に接続される。
その浮遊ゲート内の電荷蓄積状態を選択して当該修正用
容量体の容量値を比較的大あるいは比較的小となすこと
により基準容量体の容量値に修正を施すことができる。
以下図面を参照して説明する。
容量体の容量値を比較的大あるいは比較的小となすこと
により基準容量体の容量値に修正を施すことができる。
以下図面を参照して説明する。
第１図は従来のデイジタルアナログ間変換器を概略的に
示す。基準容量体１１の容量値Ｃ。は誤差を含む可能性
がある。容量がそれぞれＣｌ，Ｃ２及びＣ３の補正用容
量体１２，１３及び１４はそれぞれ絶縁ゲート形電界効
果素子１５，１６及び１７に直列接続される。これ等直
列接続は基準容量体１１に並列に接続される。電界効果
素子１５，１６，１７は浮遊ゲートの電荷蓄積状態に応
じて導通あるいは非導通の状態を不揮発的に記憶するこ
とができるものである。初期状態ではすべて非導通状態
であつた電界効果素子１５，１６及び１７の一つあるい
は複数の浮遊ゲートの電荷蓄積状態を外部から操作を加
えることによりこれ等素子を選択して導通状態となし、
これに直列接続されている補正用容量体を予め設定され
た容量体１１と並列接続させ、よつて容量体１１の両端
の端子１８及び１９から見込んノつ だ容量値を所定の値にすることができる。
示す。基準容量体１１の容量値Ｃ。は誤差を含む可能性
がある。容量がそれぞれＣｌ，Ｃ２及びＣ３の補正用容
量体１２，１３及び１４はそれぞれ絶縁ゲート形電界効
果素子１５，１６及び１７に直列接続される。これ等直
列接続は基準容量体１１に並列に接続される。電界効果
素子１５，１６，１７は浮遊ゲートの電荷蓄積状態に応
じて導通あるいは非導通の状態を不揮発的に記憶するこ
とができるものである。初期状態ではすべて非導通状態
であつた電界効果素子１５，１６及び１７の一つあるい
は複数の浮遊ゲートの電荷蓄積状態を外部から操作を加
えることによりこれ等素子を選択して導通状態となし、
これに直列接続されている補正用容量体を予め設定され
た容量体１１と並列接続させ、よつて容量体１１の両端
の端子１８及び１９から見込んノつ だ容量値を所定の値にすることができる。
この場合電界効果素子１５，１６及び１７を初期状態で
はすべて導通状態となし、これらの一つあるいは複数の
浮遊ゲートの電荷蓄積状態を選択して非導通状態とする
ことにより端子１８と１９とから見込んだ容量値を所定
の値となすことも可能である。第２図は第１図の構成を
集積回路として実現した一例を示す。ｎ形半導体基板２
１の主面側にｐ形領域２１，２３が分離して形成され、
その主面上に酸化膜２４が形成され、この酸化膜２４は
ＭＯＳ容量体１１，１２の各絶縁層をも構成している。
ｐ形領域２２，２３間の絶縁層２４内に埋込まれて浮遊
ゲート２５が形成される。ｐ形領域２２，２３の酸化膜
上に金属電極２６，２７が形成されると共に領域２２，
２３と接触して金属電極２８，２９が形成される。ｐ形
領域２２と金属電極２６とによりＭＯＳ容量体１１がｐ
形領域２３と金属電極２７とによりＭＯＳ容量体１２が
それぞれ形成される。第１図の電界効果素子１５は第２
図においてｐ形領域２２及び２３と浮遊ゲート２５とに
より構成される。端子１８は電極２６，２７に接続され
、端子１９は電極２８に接続される。第１図の補助容量
体１３，１４、電界効果素子１６，１７は第２図では省
略されている。第２図の構成では浮遊ゲート２５に電荷
の蓄積がないかぎり、ｐ形領域２２及び２３は互に電気
的に分離されているため端子１８と１９とから見込んだ
容量値は電極２６とｐ形領域２２とで形成される容量Ｃ
。である。次に浮遊ゲート２５に電子を蓄積してその直
下にｐ形反転層３１の導電チヤネルを形成させると、ｐ
形領域２２と２３とが互に導通し、端子１８と１９とか
ら見込んだ容量値は電極２７とｐ形領域２３とからなる
容量値Ｃ１が新たに加わつた結果Ｃ。＋Ｃ１となり、初
期の値が修正される。浮遊ゲート２５に電子を蓄積する
手段として例えば第２図ではｐ形領域２３より金属電極
２９を取出し、これをＭＯＳ形電界効果素子３２を介し
て電源電圧Ｖ。
はすべて導通状態となし、これらの一つあるいは複数の
浮遊ゲートの電荷蓄積状態を選択して非導通状態とする
ことにより端子１８と１９とから見込んだ容量値を所定
の値となすことも可能である。第２図は第１図の構成を
集積回路として実現した一例を示す。ｎ形半導体基板２
１の主面側にｐ形領域２１，２３が分離して形成され、
その主面上に酸化膜２４が形成され、この酸化膜２４は
ＭＯＳ容量体１１，１２の各絶縁層をも構成している。
ｐ形領域２２，２３間の絶縁層２４内に埋込まれて浮遊
ゲート２５が形成される。ｐ形領域２２，２３の酸化膜
上に金属電極２６，２７が形成されると共に領域２２，
２３と接触して金属電極２８，２９が形成される。ｐ形
領域２２と金属電極２６とによりＭＯＳ容量体１１がｐ
形領域２３と金属電極２７とによりＭＯＳ容量体１２が
それぞれ形成される。第１図の電界効果素子１５は第２
図においてｐ形領域２２及び２３と浮遊ゲート２５とに
より構成される。端子１８は電極２６，２７に接続され
、端子１９は電極２８に接続される。第１図の補助容量
体１３，１４、電界効果素子１６，１７は第２図では省
略されている。第２図の構成では浮遊ゲート２５に電荷
の蓄積がないかぎり、ｐ形領域２２及び２３は互に電気
的に分離されているため端子１８と１９とから見込んだ
容量値は電極２６とｐ形領域２２とで形成される容量Ｃ
。である。次に浮遊ゲート２５に電子を蓄積してその直
下にｐ形反転層３１の導電チヤネルを形成させると、ｐ
形領域２２と２３とが互に導通し、端子１８と１９とか
ら見込んだ容量値は電極２７とｐ形領域２３とからなる
容量値Ｃ１が新たに加わつた結果Ｃ。＋Ｃ１となり、初
期の値が修正される。浮遊ゲート２５に電子を蓄積する
手段として例えば第２図ではｐ形領域２３より金属電極
２９を取出し、これをＭＯＳ形電界効果素子３２を介し
て電源電圧Ｖ。
の電源端子３３に接続する。この電圧Ｖ。はｐ形領域２
３と基板２１との間の接合表面になだれ降伏を発生せし
めるに充分な値としＭＯＳ形電界効果素子３２のゲート
端子３４に電圧Ｖ１を与えてＭＯＳ形電界効果素子３２
を導通状態とすればｐ形領域２３と基板２１との間の接
合表面で生じたなだれ降伏により浮遊ゲート２５に電子
が注入されて目的を達する。上記においては浮遊ゲート
２５に初期状態で電荷が蓄積されない状態としたが、初
期状態では浮遊ゲートに電荷が蓄積された状態となし、
必要に応じて電気的もしくは紫外線等の照射により浮遊
ゲート２５の電荷を放電させて容量値修正を達成する構
成も可能である。
３と基板２１との間の接合表面になだれ降伏を発生せし
めるに充分な値としＭＯＳ形電界効果素子３２のゲート
端子３４に電圧Ｖ１を与えてＭＯＳ形電界効果素子３２
を導通状態とすればｐ形領域２３と基板２１との間の接
合表面で生じたなだれ降伏により浮遊ゲート２５に電子
が注入されて目的を達する。上記においては浮遊ゲート
２５に初期状態で電荷が蓄積されない状態としたが、初
期状態では浮遊ゲートに電荷が蓄積された状態となし、
必要に応じて電気的もしくは紫外線等の照射により浮遊
ゲート２５の電荷を放電させて容量値修正を達成する構
成も可能である。
なお第２図において浮遊ゲート２５の上側に絶縁層を隔
てて第２の制御ゲートを設け、これによつて浮遊ゲート
２５の電荷の蓄積あるいは放電を容易にする構造等もも
ちろん構成可能である。第３図に第２図の構成を用いて
６ビツト容量列の上位２ビツトの容量値を修正するため
の回路例を示す。
てて第２の制御ゲートを設け、これによつて浮遊ゲート
２５の電荷の蓄積あるいは放電を容易にする構造等もも
ちろん構成可能である。第３図に第２図の構成を用いて
６ビツト容量列の上位２ビツトの容量値を修正するため
の回路例を示す。
基準容量体３６，３７，３８，３９，４０及び４１はそ
れぞれ容量値が３０Ｃ，１５Ｃ，８Ｃ，４Ｃ，２Ｃ及び
Ｃであり、その各一端は互に接続される。容量体３６に
はそれぞれ容量値がＣ／４，Ｃ／２，Ｃ及び２Ｃの補正
用容量体４２，４３，４４及び４５が直列接続された浮
遊ゲートを有する不揮発性記憶素子４６，４７，４８及
び４９を介して並列に接続される。容量値がそれぞれＣ
／４，Ｃ／２及びＣの補助容量体５１，５２及び５３は
それぞれ浮遊ゲートを有する不揮発性記憶素子５４，５
５及び５６を介して容量体３７と並列に接続される。各
補助容量体と不揮発性記憶素子との接続点はそれぞれ不
揮発性記憶素子を導通状態とするため電源電圧Ｖ。を供
給する制御用ＭＯＳ形電界効果素子５７〜６３を通じて
電源端子３３に接続される。これ等制御用ＭＯＳ形電界
効果素子５７〜６３のゲートにはデコーダ６４の出力が
与えられる。例えばデコーダ６４により電界効果素子５
７を選択してこれを導通させれば素子５７が接続された
記憶素子４６の一端子に電源電圧Ｖ。
れぞれ容量値が３０Ｃ，１５Ｃ，８Ｃ，４Ｃ，２Ｃ及び
Ｃであり、その各一端は互に接続される。容量体３６に
はそれぞれ容量値がＣ／４，Ｃ／２，Ｃ及び２Ｃの補正
用容量体４２，４３，４４及び４５が直列接続された浮
遊ゲートを有する不揮発性記憶素子４６，４７，４８及
び４９を介して並列に接続される。容量値がそれぞれＣ
／４，Ｃ／２及びＣの補助容量体５１，５２及び５３は
それぞれ浮遊ゲートを有する不揮発性記憶素子５４，５
５及び５６を介して容量体３７と並列に接続される。各
補助容量体と不揮発性記憶素子との接続点はそれぞれ不
揮発性記憶素子を導通状態とするため電源電圧Ｖ。を供
給する制御用ＭＯＳ形電界効果素子５７〜６３を通じて
電源端子３３に接続される。これ等制御用ＭＯＳ形電界
効果素子５７〜６３のゲートにはデコーダ６４の出力が
与えられる。例えばデコーダ６４により電界効果素子５
７を選択してこれを導通させれば素子５７が接続された
記憶素子４６の一端子に電源電圧Ｖ。
が印加されてなだれ降伏が生じ、その結果記憶素子４６
は導通状態となつて補正用容量体４２の容量Ｃ／４が修
正されるべき容量体３６の容量３０Ｃに加算される。こ
のような構成により２進の重み付けされた６ビツト容量
列の上位２ビツトを修正することができる。即ち最土位
ビツトにおいては中心容量値３２Ｃに対して３０Ｃから
３３−Ｃまでの範囲で修正可能であり、第２ビツトにお
いては中心容量値１６Ｃに対して１５Ｃから１６−Ｃま
での範囲で修正可能である。よつて製造工程のバラツキ
により製造工程終了後に得られた容量値が誤差を含んで
いる場合ではこれを製造後に修正することが可能となる
。以上述べてきた従来技術において浮遊ゲートのかわり
に絶縁層中の電荷捕獲準位をもつ素子を用いることもで
きる。
は導通状態となつて補正用容量体４２の容量Ｃ／４が修
正されるべき容量体３６の容量３０Ｃに加算される。こ
のような構成により２進の重み付けされた６ビツト容量
列の上位２ビツトを修正することができる。即ち最土位
ビツトにおいては中心容量値３２Ｃに対して３０Ｃから
３３−Ｃまでの範囲で修正可能であり、第２ビツトにお
いては中心容量値１６Ｃに対して１５Ｃから１６−Ｃま
での範囲で修正可能である。よつて製造工程のバラツキ
により製造工程終了後に得られた容量値が誤差を含んで
いる場合ではこれを製造後に修正することが可能となる
。以上述べてきた従来技術において浮遊ゲートのかわり
に絶縁層中の電荷捕獲準位をもつ素子を用いることもで
きる。
即ち補正用容量体に直列接続する記憶素子としてＭＮＯ
Ｓ素子、ＭＡＯＳ素子等を使用できる。第４図はその一
例として６ビツト容量列の上位２ビツトの容量値をＭＮ
ＯＳ素子により修正するための構成を第３図と対応する
部分に同一符号を付けて示す。この例においては補正用
容量体４６〜４９，５４〜５６にそれぞれ直列接続され
る記憶素子としてＭＮＯＳ素子５７〜６３がそれぞれ接
続され、デコーダ６４から選択されたＭＮＯＳ素子にゲ
ート電圧が供給され、その素子を非導通から導通状態に
変化させられる。第４図の構成における動作は第３図の
構成のそれと同様に考えられるので説明を省略する。電
荷捕獲準位にもとづく記憶作用を呈する絶縁ゲート形電
界効果素子については、例えば下記の文献に詳細に説明
されている。西義雄″１１１ｖｉＮ０Ｓメモリ”電子通
信学会誌ＶＯｌ．６Ｏ腐１１ｐｐ１２４８〜１２５２（
昭和５２年）以上述べたように従来のこの種のデイジタ
ル・アナログ間変換器においては修正用容量素子と基準
容量体とを浮遊ゲートを有する不揮発性記憶素子を介し
て接続しており、つまり各修正用容量素子ごとに不揮発
性記憶素子を必要とし、それだけ素子数が多くなり、か
つ集積回路として占有面積が広くなり、これらのため製
造歩留りも悪くなる。
Ｓ素子、ＭＡＯＳ素子等を使用できる。第４図はその一
例として６ビツト容量列の上位２ビツトの容量値をＭＮ
ＯＳ素子により修正するための構成を第３図と対応する
部分に同一符号を付けて示す。この例においては補正用
容量体４６〜４９，５４〜５６にそれぞれ直列接続され
る記憶素子としてＭＮＯＳ素子５７〜６３がそれぞれ接
続され、デコーダ６４から選択されたＭＮＯＳ素子にゲ
ート電圧が供給され、その素子を非導通から導通状態に
変化させられる。第４図の構成における動作は第３図の
構成のそれと同様に考えられるので説明を省略する。電
荷捕獲準位にもとづく記憶作用を呈する絶縁ゲート形電
界効果素子については、例えば下記の文献に詳細に説明
されている。西義雄″１１１ｖｉＮ０Ｓメモリ”電子通
信学会誌ＶＯｌ．６Ｏ腐１１ｐｐ１２４８〜１２５２（
昭和５２年）以上述べたように従来のこの種のデイジタ
ル・アナログ間変換器においては修正用容量素子と基準
容量体とを浮遊ゲートを有する不揮発性記憶素子を介し
て接続しており、つまり各修正用容量素子ごとに不揮発
性記憶素子を必要とし、それだけ素子数が多くなり、か
つ集積回路として占有面積が広くなり、これらのため製
造歩留りも悪くなる。
この発明においては修正用容量素子と不揮発性記憶素子
とを一体に構成する。このためこの発明では例えば浮遊
ゲートを有し、比較的大なる容量値と比較的小なる容量
値とのいずれかの状態を、その浮遊ゲートの電荷蓄積状
態に応じて不揮発的に記憶する修正用容量体を、修正さ
れるべき基準容量体と並列接続することにより構成され
る。この不揮発性記憶作用を有する修正用容量体は次の
三つの要素より構成することができる。即ち周囲が絶縁
層に囲まれた浮遊ゲートと、その浮遊ゲートの電荷蓄積
状態に応じて表面反転層が形成された場合にこの反転層
と電気的に導通する導電領域と、上記表面反転層と容量
的に結合する導電領域とより構成することができ、この
三つの要素を有することを特徴とする。第５図は上記不
揮発性記憶作用を有する修正用容量体の概略説明図であ
り基板２１に基板２１とは逆の導電形を有する導電領域
２２が形成され、この導電領域２２は絶縁層２４に囲ま
れた浮遊ゲート２５の電荷蓄積状態に応じて表面反転層
３１が形成されたときこの反転層３１と電気的に導通す
る。
とを一体に構成する。このためこの発明では例えば浮遊
ゲートを有し、比較的大なる容量値と比較的小なる容量
値とのいずれかの状態を、その浮遊ゲートの電荷蓄積状
態に応じて不揮発的に記憶する修正用容量体を、修正さ
れるべき基準容量体と並列接続することにより構成され
る。この不揮発性記憶作用を有する修正用容量体は次の
三つの要素より構成することができる。即ち周囲が絶縁
層に囲まれた浮遊ゲートと、その浮遊ゲートの電荷蓄積
状態に応じて表面反転層が形成された場合にこの反転層
と電気的に導通する導電領域と、上記表面反転層と容量
的に結合する導電領域とより構成することができ、この
三つの要素を有することを特徴とする。第５図は上記不
揮発性記憶作用を有する修正用容量体の概略説明図であ
り基板２１に基板２１とは逆の導電形を有する導電領域
２２が形成され、この導電領域２２は絶縁層２４に囲ま
れた浮遊ゲート２５の電荷蓄積状態に応じて表面反転層
３１が形成されたときこの反転層３１と電気的に導通す
る。
従つて浮遊ゲート２５の一部は絶縁層２４を介して導電
領域２２と重なつている反転層３１が形成された場合に
これと容量的に結合する導電領域７２が絶縁層１４を介
して浮遊ゲート２５と対向して形成され、その結合容量
は図に示す例では反転層３１と浮遊ゲート２５との間の
容量値、ならびに浮遊ゲート２５と導電領域７２との間
の容量値を直列に接続した容量値である。この修正用容
量体の端子７３，７４は導電領域２２，７２にそれぞれ
接続される。第５図の構成において反転層３１が形成さ
れない場合の端子７３と７４との間の容量値は導電領域
２２と７２との間の容量値であつて比較的小さい値を示
す。
領域２２と重なつている反転層３１が形成された場合に
これと容量的に結合する導電領域７２が絶縁層１４を介
して浮遊ゲート２５と対向して形成され、その結合容量
は図に示す例では反転層３１と浮遊ゲート２５との間の
容量値、ならびに浮遊ゲート２５と導電領域７２との間
の容量値を直列に接続した容量値である。この修正用容
量体の端子７３，７４は導電領域２２，７２にそれぞれ
接続される。第５図の構成において反転層３１が形成さ
れない場合の端子７３と７４との間の容量値は導電領域
２２と７２との間の容量値であつて比較的小さい値を示
す。
浮遊ゲート２５の電荷蓄積状態を選択して反転層３１を
形成するとこの反転層３１は導電領域２５・占広い面積
にわたつて対向するため大なる結合容量値を有する結果
、端子７３と７４の間の容量値は比較的大きい値となる
。第６図は第５図の構成を用いて容量値修正する場合の
この発明の一実施例を示し、第２図及び第５図と対応す
る部分には同一符号を付けてある。
形成するとこの反転層３１は導電領域２５・占広い面積
にわたつて対向するため大なる結合容量値を有する結果
、端子７３と７４の間の容量値は比較的大きい値となる
。第６図は第５図の構成を用いて容量値修正する場合の
この発明の一実施例を示し、第２図及び第５図と対応す
る部分には同一符号を付けてある。
ｎ形基板２１にｐ形領域２２，２３が形成され、これ等
領域２２，２３間の基板２１土に絶縁層１４を介して絶
縁層に囲まれた浮遊ゲート２５が設けられる。ｐ形領域
２２と金属電極２６とにより構成されるＭＯＳ容量体が
修正を加えられるべき基準容量体１１である。第６図の
構成では浮遊ゲート２５に電荷が蓄積されていない場合
には端子１８と１９から見込んだ容量値は電極２６とｐ
形領域２２とで形成されるＣ。
領域２２，２３間の基板２１土に絶縁層１４を介して絶
縁層に囲まれた浮遊ゲート２５が設けられる。ｐ形領域
２２と金属電極２６とにより構成されるＭＯＳ容量体が
修正を加えられるべき基準容量体１１である。第６図の
構成では浮遊ゲート２５に電荷が蓄積されていない場合
には端子１８と１９から見込んだ容量値は電極２６とｐ
形領域２２とで形成されるＣ。
である。浮遊ゲート２５に電子を蓄積して直下にｐ形反
転層３１を形成すると端子１８と１９から見込んだ容量
値は電極７２と反転層３１とからなる容量値Ｃ１が新た
に加わつた結果Ｃ。＋Ｃ１となり、初期の容量値が修正
される。浮遊ゲート２５に電子を蓄積する手段として、
例えば第６図ではｐ形領域２３を設け、電極２９を取出
しこれをＭＯＳ形電界効果素子３２を介して電源電圧Ｖ
。の端子３３に接続する。このＶ。はｐ形領域２３と基
板２１との間の接合表面になだれ降伏を発生させるに充
分な値とし、ＭＯＳ形電果効果素子３２のゲート電圧Ｖ
１を選択してその電界効果素子３２を導通状態とすれば
ｐ形領域２３と基板２１との間の接合表面で生じたなだ
れ降伏により浮遊ゲート２５に電子が注入されて目的を
達する。土述においては浮遊ゲート２５に初期状態では
電荷が蓄積されない状態としたが、初期状態で浮遊ゲー
ト２５に電荷が蓄積された状態としておき、必要に応じ
て電気的もしくは紫外線の照射等により浮遊ゲート２５
の電荷を放電させて容量値修正を達成するようにしても
よい。なお第６図の浮遊ゲート２５の上側の電極７２に
電圧を印加して浮遊ゲート２５の電荷の蓄積あるいは放
電を容易にすること等ももちろん可能である。第６図は
この発明にもとづく構成の基本的な一例を示したにすぎ
ず、この発明の思想を逸脱しない範囲で多くの変形が考
えられるものである。例えば浮遊ゲート２５のかわりに
絶縁層中の電荷捕獲準位を有するＭＯＳ記憶素子を利用
してもよい。要するに第１、第２の実施例において浮遊
ゲート２５又は電荷捕獲準位を有する絶縁層などの電荷
を不揮発的に保持し、反転層３１を形成して導電領域２
２及び電極７２間に介在される容量を変化させることが
できる電荷蓄積領域であればよい。また基準容量列等の
精度修正を行う回路構成としては、先に述べた従来技術
に対する例を参考にして同様に構成することができるの
で説明を省略する。以上要するにこの発明によれば基準
容量列等の複数の容量体間における電荷配分現象を用い
てデイジタル・アナログ間変換を行うデイジタル・アナ
ログ間変換器の変換精度を、容量体の容量値に修正を加
えることにより向上させることができる。
転層３１を形成すると端子１８と１９から見込んだ容量
値は電極７２と反転層３１とからなる容量値Ｃ１が新た
に加わつた結果Ｃ。＋Ｃ１となり、初期の容量値が修正
される。浮遊ゲート２５に電子を蓄積する手段として、
例えば第６図ではｐ形領域２３を設け、電極２９を取出
しこれをＭＯＳ形電界効果素子３２を介して電源電圧Ｖ
。の端子３３に接続する。このＶ。はｐ形領域２３と基
板２１との間の接合表面になだれ降伏を発生させるに充
分な値とし、ＭＯＳ形電果効果素子３２のゲート電圧Ｖ
１を選択してその電界効果素子３２を導通状態とすれば
ｐ形領域２３と基板２１との間の接合表面で生じたなだ
れ降伏により浮遊ゲート２５に電子が注入されて目的を
達する。土述においては浮遊ゲート２５に初期状態では
電荷が蓄積されない状態としたが、初期状態で浮遊ゲー
ト２５に電荷が蓄積された状態としておき、必要に応じ
て電気的もしくは紫外線の照射等により浮遊ゲート２５
の電荷を放電させて容量値修正を達成するようにしても
よい。なお第６図の浮遊ゲート２５の上側の電極７２に
電圧を印加して浮遊ゲート２５の電荷の蓄積あるいは放
電を容易にすること等ももちろん可能である。第６図は
この発明にもとづく構成の基本的な一例を示したにすぎ
ず、この発明の思想を逸脱しない範囲で多くの変形が考
えられるものである。例えば浮遊ゲート２５のかわりに
絶縁層中の電荷捕獲準位を有するＭＯＳ記憶素子を利用
してもよい。要するに第１、第２の実施例において浮遊
ゲート２５又は電荷捕獲準位を有する絶縁層などの電荷
を不揮発的に保持し、反転層３１を形成して導電領域２
２及び電極７２間に介在される容量を変化させることが
できる電荷蓄積領域であればよい。また基準容量列等の
精度修正を行う回路構成としては、先に述べた従来技術
に対する例を参考にして同様に構成することができるの
で説明を省略する。以上要するにこの発明によれば基準
容量列等の複数の容量体間における電荷配分現象を用い
てデイジタル・アナログ間変換を行うデイジタル・アナ
ログ間変換器の変換精度を、容量体の容量値に修正を加
えることにより向上させることができる。
しかもこの発明においては、第１図などに示した例と比
較ぼ修正用容量素子と不揮発性記憶素子とが一体構成と
されており、構成素子数が少なく、占有面積を小さくす
ることができ、この種のデイジタル・アナログ間変換器
の精度及び製造歩留まりを向上させることができる。半
導体集積回路においては占有面積を少しでも小さくでき
ることは製造歩留まり向上に対し大きく寄与するもので
あり、この発明の効果は顕著である。
較ぼ修正用容量素子と不揮発性記憶素子とが一体構成と
されており、構成素子数が少なく、占有面積を小さくす
ることができ、この種のデイジタル・アナログ間変換器
の精度及び製造歩留まりを向上させることができる。半
導体集積回路においては占有面積を少しでも小さくでき
ることは製造歩留まり向上に対し大きく寄与するもので
あり、この発明の効果は顕著である。
第１図は従来のこの種回路を示す回路図、第２図は第１
図の回路を半導体集積回路として構成した例を示す断面
図、第３図は６ビツトデイジタル・アナログ変換器の上
位２ビツトに第１図の回路を適用した例を示す回路図、
第４図は電荷捕獲準位を有する絶縁層を使用した第３図
と対応した回路図、第５図はこの発明の実施例の不揮発
性記憶作用を有する容量修正素子部分を示す断面図、第
６図はこの発明の実施例を適用した第２図と対応した断
面図である。 １１，３６，３７：基準容量体、１２〜１４，４２〜４
５，５１〜５３：補助容量体、１５〜１７，４６〜４９
，５４〜５６：浮遊ゲート電界効果素子、２２，２３，
７２：導電領域、２５：浮遊ゲート、３１：反転層、６
５〜７１：電荷捕獲準位を有する電界効果素子。
図の回路を半導体集積回路として構成した例を示す断面
図、第３図は６ビツトデイジタル・アナログ変換器の上
位２ビツトに第１図の回路を適用した例を示す回路図、
第４図は電荷捕獲準位を有する絶縁層を使用した第３図
と対応した回路図、第５図はこの発明の実施例の不揮発
性記憶作用を有する容量修正素子部分を示す断面図、第
６図はこの発明の実施例を適用した第２図と対応した断
面図である。 １１，３６，３７：基準容量体、１２〜１４，４２〜４
５，５１〜５３：補助容量体、１５〜１７，４６〜４９
，５４〜５６：浮遊ゲート電界効果素子、２２，２３，
７２：導電領域、２５：浮遊ゲート、３１：反転層、６
５〜７１：電荷捕獲準位を有する電界効果素子。
Claims (1)
- １ 複数の基準容量体相互間の電荷配分現象にもとずい
てディジタル信号とアナログ信号との間の変換を行うデ
ィジタル・アナログ変換器において、半導体基板の主面
側にその半導体基板と逆導電形の導電領域が形成され、
その半導体基板の主面上に絶縁膜が形成され、その絶縁
膜を介して上記導電領域上に第１電極が形成され、その
第１電極及び上記導電領域により上記基準容量体の一つ
が構成され、上記絶縁膜内にその絶縁膜を介して上記導
電領域と一部重なつて電荷蓄積領域が形成され、その電
荷蓄積領域は不揮発的に電荷を記憶することができ、か
つこれに電荷が記憶されると、これと対向して上記半導
体基板の主面に上記導電領域と接続された反転層を形成
するものであり、上記電荷蓄積領域上に絶縁膜を介して
第２電極が形成され、その第２電極及び上記第１電極は
互に接続され、上記電荷蓄積領域、上記絶縁膜、上記第
２電極及び上記半導体基板は不揮発性記憶作用を有する
修正容量素子を構成し、上記電荷蓄積領域に対し電荷が
記憶されているか否かにより、上記基準容量体に並列に
接続される上記第２電極及び上記導電領域間の容量が変
化するようにされてなる半導体集積回路で構成されたデ
ィジタル・アナログ間変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4243878A JPS5935527B2 (ja) | 1978-04-10 | 1978-04-10 | デイジタル・アナログ間変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4243878A JPS5935527B2 (ja) | 1978-04-10 | 1978-04-10 | デイジタル・アナログ間変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54134546A JPS54134546A (en) | 1979-10-19 |
| JPS5935527B2 true JPS5935527B2 (ja) | 1984-08-29 |
Family
ID=12636067
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4243878A Expired JPS5935527B2 (ja) | 1978-04-10 | 1978-04-10 | デイジタル・アナログ間変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5935527B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH059581B2 (ja) * | 1989-05-13 | 1993-02-05 | Nat House Ind | |
| JPH059582B2 (ja) * | 1989-05-13 | 1993-02-05 | Nat House Ind |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4399426A (en) * | 1981-05-04 | 1983-08-16 | Tan Khen Sang | On board self-calibration of analog-to-digital and digital-to-analog converters |
| US4709225A (en) * | 1985-12-16 | 1987-11-24 | Crystal Semiconductor Corporation | Self-calibration method for capacitors in a monolithic integrated circuit |
| DE3922977A1 (de) * | 1989-07-12 | 1991-01-24 | Texas Instruments Deutschland | Trimmschaltung und unter verwendung einer solchen trimmschaltung ausfuehrbares abgleichverfahren |
| US5600275A (en) * | 1994-04-29 | 1997-02-04 | Analog Devices, Inc. | Low-voltage CMOS comparator with offset cancellation |
| US5600322A (en) * | 1994-04-29 | 1997-02-04 | Analog Devices, Inc. | Low-voltage CMOS analog-to-digital converter |
| US7609184B2 (en) * | 2007-11-08 | 2009-10-27 | Advantest Corporation | D-A convert apparatus and A-D convert apparatus |
| JP2010045723A (ja) * | 2008-08-18 | 2010-02-25 | Fujitsu Ltd | デジタルアナログコンバータ |
-
1978
- 1978-04-10 JP JP4243878A patent/JPS5935527B2/ja not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH059581B2 (ja) * | 1989-05-13 | 1993-02-05 | Nat House Ind | |
| JPH059582B2 (ja) * | 1989-05-13 | 1993-02-05 | Nat House Ind |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54134546A (en) | 1979-10-19 |
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