JPH0455342B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、互いに異なるキヤパシタンス値を有
する複数個のコンデンサを具える集積回路であつ
て、この集積回路は半導体本体を具えおり、この
半導体本体の表面には第１コンデンサ電極の行が
互いに並べて配置されており、これら第１コンデ
ンサ電極の各々は誘電体層により第２コンデンサ
電極から分離されており、第１および第２コンデ
ンサ電極は行に配置された基本コンデンサの電極
を構成し、互いに異なる個数の基本コンデンサを
それぞれ第１接続電極とこれに関連する第２接続
電極との間で相互接続することにより互いに異な
るキヤパキタンス値のコンデンサを形成してお
り、基本コンデンサの複数の行が同一個数ｎの第
１コンデンサ電極を有し、ｎ個の基本コンデンサ
のこれらの行の各々が第１行導体を有し、この第
１行導体により関連の行のｎ個の第１コンデンサ
電極のすべてを相互接続し、相互接続させた第１
コンデンサ電極をこの関連の行が第１接続電極を
形成しており、ｎ個の基本コンデンサのこれらの
行の相互接続された第２コンデンサ電極の第１群
がこの第１接続電極と関連する第２接続電極を形
成し、ｎ個の基本コンデンサのこれらの相互接続
された第２コンデンサ電極の第２群が第３接続電
極を形成している集積回路に関するものである。

このような集積回路は、特開昭58−103163号公
報（特願昭56−201618号）の明細書および図面に
記載されており既知である。この特開昭58−
103163号公報の特に第３図には、18個の基本コン
デンサを有する行を具えるコンデンサマトリツク
スが示されている。各行の外側の２つの基本コン
デンサは擬似コンデンサを構成している。マトリ
ツクスの他のすべての基本コンデンサの第２コン
デンサ電極は共通の第２接続電極に属しており、
前述した擬似コンデンサの第２コンデンサ電極は
第３接続電極を構成している。種々の異なるキヤ
パシタンス値は基本コンデンサの、異なる個数の
行を相互接続し、16個の基本コンデンサの種々の
倍数を形成することにより得ている。

特にしかし排他的ではなく、集積回路として構
成したデジタル−アナログ変換器或いはアナログ
−デジタル変換器においては、異なる大きさのコ
ンデンサがしばしば必要となり、その製造に高度
の精度を必要とする。この場合、コンデンサの異
なるキヤパシタンス値の比の精度にしばしば厳し
い条件が課せられる。特に、多数のコンデンサお
よびキヤパシタンス値の大きな比の双方またはい
ずれか一方を必要とする場合には、特に集積回路
に対して得られる表面積が制限されていることに
より最小のコンデンサにできる限りの最小の表面
積およびできる限り最小のコンデンサ値を与える
必要がある。コンデンサの寸法を減少させる可能
性には殆どの場合限界があり、製造に必要とする
幾つかの処理と関連する限界は前述した必要な精
度を達成しえなくなるおそれがある。この点で特
に写真食刻および腐食処理と関連するエツジ効果
を挙げることができる。更に精度は、ある種の処
理を大表面積に亘つて見た場合充分に均一に行う
ことができないという事実によつても制限させる
おそれがある。例えば、絶縁層を被着する場合、
所望の均一の厚さ（すなわち全領域に亘つて同じ
厚さ）を有する層の代わりに、場合によつては局
部的に厚さが多かれ少なかれ徐々に変化する層が
得られるおそれがある。

従つて、高精度を得る為には、種々のコンデン
サの幾何学的形状を適当に選択し且つこれらのコ
ンデンサに対し得られる全表面積内にコンデンサ
を適切に配置することが重要である。人手しうる
文献においては、これらの双方の点に既に注意が
払われている。幾つかの例は、“ジヤーナル・オ
ブ・ソリツド・ステート・サーキユイツツ
（Journal of Solid State Circuits）”、第SC−10
巻、第６号（1975年12月号）の第371〜379頁、
“アイ・イー・イー・イー・トランザクシヨン
ズ・オン・コミユニケーシヨンズ（IEEE
Transac tions on Commumications）”、第
COM−27巻、第２号（1979年２月号）の第296〜
304頁および技術論文集“アイ・イー・イー・イ
ー・インターナシヨナル・ソリツド・ステート・
サーキユイツツ・コンフエレンス（IEEE
International Solid State Circuits
Conference）”1984年２月の第64、65および319
頁に開示されている。既知のコンデンサ回路網の
殆どは、しばしばマトリツクスに配置された多数
の標準の、すなわち基本のコンデンサより成つて
おり、異なるキヤパシタンス値はそれぞれ適切な
個数のこれら基本コンデンサを互いに並列に接続
することにより得ている。従つて、特にコンデン
サの幾何学的形状が理想的な形状からずれること
によるキヤパシタンス値の比に及ぼす影響が比較
的わずかとなる。実際の適用および所望の精度に
依存して、0.25〜1pF或いはそれ以上の値を有す
るコンデンサが基本コンデンサとして用いられて
いる。この場合、1024個の基本コンデンサのマト
リツクスを必要とする10ビツトデジタル−アナロ
グ変換器では、コンデンサマトリツクスは約２mm²
或いはそれ以上の表面を占める。

コンデンサ回路網を有する集積回路の適用の可
能性のある範囲を広げるか或いはこのような集積
回路の製造歩留りを高めるか或いはこれらの双方
を行う為には、キヤパシタンス値の必要精度およ
びキヤパシタンス値の比の双方またはいずれか一
方が悪影響を受けることなく、可成り小さな基本
コンデンサを用いたコンデンサ回路網を製造し利
用しうるようにすることが極めて重要である。本
発明の目的は特にこの方向での解決策を提供せん
とするにある。

本発明は特に、このようなコンデンサ回路網で
はしばしば多数の基本コンデンサを有する大きな
コンデンサの相対精度が極めて重要であり、この
精度は比較的小さな基本コンデンサを用いること
により好影響を受けるという事実の認識を基に成
したものである。更に本発明は、１個または数個
のみの基本コンデンサを有する小さなコンデンサ
に対しては比較的大きな表面積を用いうる（ただ
しそれにもかかわらずこれによりコンデンサマト
リツクス全体に対して小さな表面積を必要とする
程度に基本コンデンサの減少に寄与する限り）と
いう事実の認識を基に成したものである。

本発明は、互いに異なるキヤパシタンス値を有
する複数個のコンデンサを具える集積回路であつ
て、この集積回路は半導体本体を具えており、こ
の半導体本体の表面には第１コンデンサ電極の行
が互いに並べて配置されており、これら第１コン
デンサ電極の各々は誘導体層により第コンデンサ
電極から分離されており、第１および第２コンデ
ンサ電極は行に配置された基本コンデンサの電極
を構成し、互いに異なる個数の基本コンデンサを
それぞれ第１接続電極とこれに関連する第２接続
電極との間で相互接続することにより互いに異な
るキヤパキタンス値のコンデンサを形成してお
り、基本コンデンサの複数の行が同一個数ｎの第
１コンデンサ電極を有し、ｎ個の基本コンデンサ
のこれらの行の各々が第１行導体を有し、この第
１行導体により関連のｎ個の第１コンデンサ電極
のすべてを相互接続し、相互接続させた第１コン
デンサ電極のこの関連の行が第１接続電極を形成
しており、ｎ個の基本コンデンサのこれらの行の
相互接続された第２コンデンサ電極の第１群がこ
の第１接続電極と関連する第２接続電極を形成
し、ｎ個の基本コンデンサのこれらの行の相互接
続された第２コンデンサ電極の第２群が第３接続
電極を形成している集積回路において、ｎ個の基
本コンデンサの第１行で関連の第２接続電極に属
する第２コンデンサ電極の個数がｎ個の基本コン
デンサのこれらの行の第２行におけるよりも少な
くし、少なくとも第２行において関連の第２接続
電極に属する第２コンデンサ電極がこの第２行上
で散在していることを特徴とする。

本発明によれば、小さな値のコンデンサでさえ
も、１行全体の基本コンデンサを利用しており、
各コンデンサを構成する有効な基本コンデンサを
各行において散在させている。従つて、コンデン
サの第１および第２電極を分離する誘電体層がコ
ンデンサマトリツクスに亘つて均一な厚さでない
場合にも各コンデンサを構成する有効な基本コン
デンサの個々の誘電体層の厚さの相違はこれらの
基本コンデンサ同志で相互に補償される。この補
償は各基本コンデンサに要する面積を小さくして
も達成しうること明らかである。各基本コンデン
サに要する面積を小さくすることがでれば、コン
デンサマトリツクス全体に要する面積も小さくな
ること明らかである。しかも、この厚さの相違の
補償は各コンデンサの値およびコンデンサ相互間
の値の比を正確にするものである。

本発明によれば、ｎ個よりも少ない基本コンデ
ンサのキヤパシタンス値を有する小さなコンデン
サを基本コンデンサの全マトリツクスの一部すな
わちサブマトリツクスとして構成するのが好まし
い。これらの小さなコンデンサの各々に対し本発
明によれば基本コンデンサの行全体を用いる。基
本コンデンサのこの行のうち必要数の第２コンデ
ンサ電極が第２接続電極に属する。従つて、この
マトリツクス或いはサブマトリツクスの基本コン
デンサの全個数第２接続電極に属する個数よりも
可成り多くしうる。後の説明から明らかとなるよ
うに、基本コンデンサの全個数は実際の構成に依
存して第２接続電極に属する基本コンデンサの個
数の10〜20倍にもしうる。コンデンサ回路網のこ
の部分に対しては比較的極めて大きな表面積を必
要とする。しかし、それにもかかわらず本発明に
至つた実験によれば、これまで知られているコン
デンサ回路網に比べて可成りの改善が得られる程
度に占有表面積が小さくなるということを確かめ
た。

コンデンサ回路網の基本コンデンサの所望の基
礎的なパターンに関連して、関連の第２接続電極
に属するｎ個の基本コンデンサの第１行の第２コ
ンデンサ電極の各々は他の接続電極に属する第１
行の互いに隣接する第２コンデンサ電極間に位置
している。

本発明による集積回路の重要な好適例では、少
なくとも多数個の基本コンデンサがマトリツクス
に配置されており、このマトリツクスは少なくと
も多数個の第１行導体と、第２コンデンサ電極を
相互接続する複数個の列導体とを有しているよう
にする。このマトリツクスは当該マトリツクスの
すべてのコンデンサを有する中央部分を具えてお
り、その第１コンデンサ電極は第１接続電極に属
し、第２コンデンサ電極は関連の第２接続電極に
属し、マトリツクスの中央部分はマトリツクスの
外側部分によりほぼ完全に囲まれており、この外
側部分は中央部分の第１の側に位置する基本コン
デンサの少なくとも２行と、前記の第１の側とは
反対側の中央部分の側に位置する基本コンデンサ
のほぼ完全な少なくとも２行と、中央部分の第２
の側に位置する基本コンデンサのほぼ完全な少な
くとも２列と、前記の第２の側とは反対側の中央
部分の側に位置する基本コンデンサのほぼ完全な
少なくとも２列とを有しており、外側部分に属す
る基本コンデンサの第１コンデンサ電極および第
２コンデンサ電極の少なくとも一方が他の接続電
極に属しているようにするのが有利である。この
例では、マトリツクスの中央部分が、擬似コンデ
ンサを有する外側部分の縁部によりほぼ完全に囲
まれ、この縁部の幅は少なくとも２つの基本コン
デンサの幅である。一方のコンデンサ電極が第１
接続電極に接続され、他方のコンデンサ電極が関
連の第２接続電極に接続されている基本コンデン
サは中央部分に位置され、マトリツクスの外側縁
部から比較的大きな距離にある。従つて、製造に
必要とする幾つかの処理工程で生じる縁部効果
（エツジ効果）による影響が減少する。

他の重要な好適例では、ｎ個の基本コンデンサ
の複数行がマトリツクスに存在しており、その第
１コンデンサ電極は異なるキヤパシタンス値の前
記のコンデンサのうちの１つのコンデンサの第１
接続電極に属しており、列導体の１つ以上がこれ
らの行の２つ間に位置する領域で分断部を有して
おり、従つてこの１つ以上の列導体が少なくとも
２つの互いに分離された部分より成つているよう
にするの好ましい。このように列導体を適当な領
域で分断すると、ｎ個の基本コンデンサの前記の
行の第２コンデンサ電極を比較的簡単に関連の第
２接続電極か或いは他の接続電極に接続すること
ができる。この点で列導体は１つの分断部のみを
有し、分断された列導体が２部分を以つて構成さ
れ、これら部分の各々が少なくともマトリツクス
の縁部まで延在するようにするのが好ましい。

マトリツクス、特にその中央部分におけるコン
デンサ電極および導体細条のパターンの規則性を
高める為には、異なるキヤパシタンス値の前記の
コンデンサの１つ以上に属する１つ以上の基本コ
ンデンサを有するｎ個の基本コンデンサの各行
が、他の接続電極に接続されている２つの行導体
間に位置しているようにする。このようにするこ
とにより、ｎ個の基本コンデンサの関連の行を簡
単に擬似コンデンサの２行間に収容しうる。

本発明による集積回路の他の例では、コンデン
サ回路網が、ｎ個の基本コンデンサの行を複数有
し、これらの行が異なるキヤパシタンス値の前記
のコンデンサの１個以上に属する１個以上の基本
コンデンサを有し、これら行の各２つの隣接行間
に少なくとも２つの行導体が配置され、これら行
導体が他の接続電極に接続されるようにする。こ
れらの２つの行導体により擬似コンデンサの２行
を接続しうる。本例においても列導体が分断部を
有し、これら分断部が前記の２つの行導体間に位
置されるようにするのが好ましい。

図面につき本発明を説明する。

第１図に示す本発明の第１実施例はデジタル−
アナログ変換器を有する集積回路１０である。こ
の第１図には８ビツトで符号化したデジタル情報
を供給しうる入力端子１〜８を有する回路図を示
す。これらのデジタル入力信号は多数のＤフリツ
プ・フロツプ１１とインバータ回路１２とを経
て、コンデンサC₁〜C₁₂₈より成るキヤパシタンス
回路網を駆動する。Ｄフリツプ・フロツプ１１は
ライン１３を経て適当なクロツク信号で制御で
き、これらＤフリツプ・フロツプにはライン１４
を経て非同期リセツト信号を供給しうる。

キヤパシタンス回路網は８個のコンデンサより
成る列を有し、これらコンデンサの各々のキヤパ
シタンス値はこの列の順番で２倍ずつ増大してい
る。従つて、コンデンサC₂のキヤパシタンス値
はコンデンサC₁のキヤパシタンス値の２倍であ
る。コンデンサC₁₂₈のキヤパシタンス値はコンデ
ンサC₆₄のキヤパシタンス値の２倍で、コンデン
サC₁のキヤパシタンス値の128倍である。

コンデンサC₁〜C₁₂₈の、インバータ回路側とは
反対側はライン１５を経て互いに接続するととも
に、エミツタホロワとして接続されているトラン
ジスタ１６の信号入力端に接続する。本例では、
トランジスタをエンハンスメント型のｎチヤネル
電界効果トランジスタとし、そのドレイン電極は
第１電源接続ライン１７に接続し、ソース電極は
例えば適当な抵抗を以つて構成した負荷として作
用する電流源１８を経て第２電源接続ライン１９
に接続する。この第２電源接続ライン１９は例え
ば大地のような適当な基準電位を有する点に接続
しうる。アナログ出力信号は出力端子２０から取
出しうる。更にトランジスタ１６の入力信号に所
望に応じ直流電圧成分を加えるようにするトラン
ジスタ２１を設けることができる。この目的の為
に接続ライン２２を適当な基準電圧源に接続しう
る。トランジスタ１６の入力端には寄生キヤパシ
タンスCpが存在していることも示してある。こ
のキヤパシタンスCpの大きさはその可成りの部
分がコンデンサ回路網の構成によつて決まる。キ
ヤパシタンスCpはデジタル−アナログ変換器の
精度には影響を及ぼさないが、アナログ出力信号
を減衰せしめる傾向にある。

インバータ回路１２は特にフリツプ・フロツプ
１１の出力端とコンデンサC₁〜C₁₂₈との間のバツ
フアとして作用し、従つてフリツプ・フロツプ１
１の出力端があまりにも大きな負荷状態とならな
いようにしうる。一般には、インバータ回路１２
の出力端およびフリツプ・フロツプ１１の出力端
の双方またはいずれか一方を、関連の出力端に接
続されたコンデンサC₁或いはC₂〜C₁₂₈の寸法に適
合せしめ、これらのコンデンサを充分急速に充電
させたり、放電させたりしうる。従つて、第１図
は入力端子８を２つのフリツプ・フロツプ１１お
よび２つのインバータ回路１２を経て比較的大き
なコンデンサC₁₂₈に接続するということを一例で
示してある。バツフアを必要としない場合には、
第１図のインバータ回路１２を省略しうる。

動作中は、インバータ回路１２の出力端が、入
力端子１〜８に供給されるデジタル情報に依存し
て第１基準又は電源電圧に等しいか或いは第２基
準又は電源電圧に等しい電圧をとりうる。本例で
は、第１基準電圧を例えば約＋10Vとし、第２基
準電圧を例えば約0Vとする。コンデンサC₁〜
C₁₂₈の各々は、分圧の結果として、当該コンデン
サC₁或いはC₂〜C₁₂₈の容量値に正比例するライン
１５における信号電圧と、寄生キヤパシタンス
CpおよびコンデンサC₁〜C₁₂₈のキヤパシタンス
値の合計に反比例する関連のインバータ回路１２
の出力電圧とに寄与する。従つて、出力端子２０
における出力信号は、所定の最小値と所定の最大
値との間を255の電圧ステツプに分割した中で、
入力端子１〜８に供給されるデジタル情報によつ
て決まる値の電圧をとりうる。

既知のように、容量性のデジタル−アナログ変
換器は多くの利点を有する。これらの変換器は特
にオーデイオおよびビデオ分野に、また測定機器
に用いることができる。しかし、これらのデジタ
ル−アナログ変換器には、基準のすなわち標準の
コンデンサの必要数が変換すべきデジタル信号の
ビツト数の増大に応じて指数関数的に増大すると
いう欠点がある。従つて、集積化構造では、コン
デンサ回路網に必要とする共通半導体本体の表面
積がしばしば許容しえない程度に大きくなり、或
いは種々のコンデンサのキヤパシタンス値間の比
があまりにも不正確となり、アナログ出力信号が
入力端子に供給されるデジタル情報を信頼的に表
すものとはならなくなつたり、或いはこれらの双
方が起こつたりする。

集積回路１０はキヤパシタンス値の異なる数個
のコンデンサC₁〜C₁₂₈を有しており、この集積回
路は半導体本体３０（第２〜第５図）を有し、こ
の半導体本体の表面に第１コンデンサ電極３１の
行が並べて配置され、これら第１コンデンサ電極
３１の各々は誘電体層３３により第２コンデンサ
電極３２から分離されている。第１および第２コ
ンデンサ電極３１および３２は行に配置された基
本コンデンサ３１，３３，３２の電極を構成し、
異なるキヤパシタンス値を有するコンデンサC₁
〜C₁₂₈を形成する為に、第１コンデンサ電極３１
および第２コンデンサ電極３２を相互接続するこ
とにより異なる個数の基本コンデンサ３１，３
３，３２を１個以上の第１接続電極とこれに関連
する１個以上の第２接続電極との間で互いに並列
に接続する。後の説明から明らかとなるように、
本例における基本コンデンサの各行は20個の基本
コンデンサ３１，３３，３２を有する。第２図の
平面図はすべての行を示しておらず、更に図示の
行は完全に示していない。

基本コンデンサの数個の行はｎに等しい同じ個
数の第１コンデンサ電極３１を有し、ｎ個の基本
コンデンサ３１，３３，３２のこれらの行の各々
は第１行導体３１ａを有し、この第１行導体３１
ａにより関連の行のｎ個の第１コンデンサ電極３
１を相互接続し、第１コンデンサ電極３１のこの
関連の行が第１接続電極３４を構成する。本例で
は、第１接続電極３４を関連の行の第１コンデン
サ電極３１を有する導体細条３１，３１ａの形態
とする。

ｎ個の基本コンデンサ３１，３３，３２の上述
した行の相互接続された第２コンデンサ電極３２
の第１群は前記の第１接続電極３４と関連する第
２接続電極３５を構成する。本例におけるこの第
２接続電極３５は多数個の導体細条３２，３２ａ
を有し、これら導体細条の各々は、第２コンデン
サ電極３２の列の、すべての或いは少なくとも多
数個の第２コンデンサ電極３２を有する。列方向
に延在するこれら導体細条３２，３２ａは、行方
向に延在し且つ第２接続電極とも関連する他の導
体細条３６により相互接続されている。

ｎ個の基本コンデンサ３１，３３，３２のこれ
らの列の、相互接続された第２コンデンサ電極３
２の第２群は第３接続電極３７を構成する。本例
におけるこの第３接続電極３７も列方向に延在す
る多数の導体細条３２，３２ａを有しており、こ
れらの各々は第２コンデンサ電極３２の列の、す
べての或いは少なくとも多数個の第２コンデンサ
電極３２を有する。これらの導体細条３２，３
2aは他の導体細条３８により相互接続されてい
る。

本発明によれば、ｎ個の基本コンデンサ３１，
３３，３２の行のうちの第１の行においては、関
連の第２接続電極３５に属する第２コンデンサ電
極３２の個数をｎ個の基本コンデンサ３１，３
３，３２のこれらの行のうちの第２の行における
よりも少なくする。本例ではすべてのコンデンサ
C₁〜C₁₂₈が共通第２接続電極３５を有する。

前述したように本例では基本コンデンサの行の
各々が20個の基本コンデンサ３１，３３，３２を
有する。下から３番目の行として第２図に示す行
では、これら基本コンデンサ３１，３３，３２の
うちの１個のみが共通接続電極３５接続されてい
る。この行の残りの19個の基本コンデンサ３１，
３３，３２は第３接続電極３７に接続されてい
る。下から６番目の行として第２図に示す行で
は、２つの基本コンデンサ３１，３３，３２が第
２接続電極３５に接続されている。これらの２つ
の基本コンデンサのうち１個のみが第２図に示さ
れている。以下、第９番目の行では４個の基本コ
ンデンサ３１，３３，３２が第２接続電極３５に
接続され、第12番目の行では８個の基本コンデン
サがこの第２接続電極に接続されている。下から
上に数えて第17番目の行から第31番目の行までの
各々の行では、16個の基本コンデンサ３１，３
３，３２が第２接続電極３５に接続されている。
これらの行のうち第２図には第17番目から第24番
目までの行のみが示されている。

本例のコンデンサマトリツクスの全体は14行の
下側サブマトリツクスと19行の上側サブマトリツ
クスとより成つており、第２接続電極３５に属す
る導体細条３６はこれら２つのサブマトリツクス
間で行方向に延在している。これらサブマトリツ
クスの各々は20の列を有している。

下側のサブマトリツクスは第１図のコンデンサ
C₁，C₂，C₄およびC₃を有しており、上側のサブ
マトリツクスは第１図のコンデンサC₁₆，C₃₂，
C₆₄およびC₁₂₈を有している。この目的の為に、
上側のサブマトリツクスでは１行の接続電極３４
が導体細条３９に接続され、２行の接続電極３４
が導体細条４０に接続され、４行の接続電極が導
体細条４１に接続され、８行の接続電極が導体細
条４２に接続されている。

第２図には更にインバータ回路１２のうちの４
つが示されている。これらのインバータ回路は本
例ではCMOS技術で既知のようにして構成する。
例えば、半導体本体３０は主としてｎ型材料より
或る珪素本体とする。この半導体本体中には、多
数個のｐ型半導体領域５０を形成する（第４およ
び５図）。更に、半導体本体３０を厚肉絶縁層５
１で被覆し、この厚肉絶縁層には集積回路の活性
領域を通常のようにして制限する凹所を設ける。
この絶縁層５１の下側の半導体表面には多量のド
ーピングしたチヤネル遮断領域（チヤネルストツ
パ）を設けることができる。この場合、これらチ
ヤネル遮断領域はｎ型表面領域５２とｐ型半導体
領域５０に属するｐ型表面領域５３とする。

活性領域内にはｎおよびｐチヤネルトランジス
タを形成する。ｎチヤネルトランジスタはｎ型ソ
ース領域５４とｎ型ドレイン領域５５とを有して
おり、ｐチヤネルトランジスタはｐ型ソース領域
５６とｐ型ドレイン領域５７とを有している。ｎ
およびｐチヤネルトランジスタは導体細条５８よ
り成る絶縁ゲート電極を有している。これら導体
細条５８はインバータ回路の電気信号入力端をも
構成する。

ｎ型ソース領域５４およびｐ型ソース領域５６
は導体細条５９および６０をそれぞれ経て、最も
負の電源電圧に対する電源接続ラインおよび最も
正の電源電圧に対する電源接続ラインにそれぞれ
接続する。導体細条５９は多量にドーピングした
ｐ型表面領域６３によりｐ型半導体領域５０にも
接続する。導体細条６０は多量にドーピングした
ｎ型表面領域６４により半導体本体３０のｎ型部
分に接続する。

インバータ回路の電気信号出力端は導体細条６
１を以つて構成し、これら導体細条６１の各々は
ｐ型ドレイン領域５７およびｎ型ドレイン領域５
５を互いに接続するとともに基本コンデンサの行
の、１個以上の第１接続電極３４に接続する。

異なる半導体領域や導体細条は必要とする個所
で中間絶縁層により互いに分離する。これらの絶
縁層には孔６２をあけ、これらの孔内で異なる導
体細条を互いに或いは半導体領域に電気的に接続
する。このような孔６２を第２図に破線で示して
ある。

第１実施例によるコンデンサ回路網を再度第６
図に平面図で線図的に示してある。このコンデン
サ回路網は行および列に配置され基本コンデンサ
を構成する交点のマトリツクスを有している。こ
の第６図においても、第２図の導体細条３１，３
１ａおよび３２，３２ａがそれぞれ行方向および
列方向に延在している。行方向に延在している前
記の導体細条は、コンデンサC₁〜C₁₂₈のうちの１
つのコンデンサの第１接続電極に属する導体細条
７０と擬似コンデンサの第１接続電極に属する導
体細条７１とに区別しうる。列方向に延在してい
る導体細条は、分断されており少なくとも２部分
７２ａおよび７２ｂより成る導体細条７２と、分
断されておらず擬似コンデンサの第２コンデンサ
電極を有する導体細条７３とに区別しうる。隣接
する導体細条７３はこれらの端部で相互接続しう
る。第６図における黒丸は異なる層に配置されて
いる導体間の電気接続を示す。これらに対応する
第２図の領域には孔６２を示してある。

比較的多数の擬似コンデンサを有するというこ
とが本発明の特徴である。この多数の擬似コンデ
ンサはまず第１には、コンデンサ回路網の小さい
方のコンデンサC₁〜C₃の各々に対し基本コンデ
ンサの１行全体を用いているという事実によるも
のである。小さい方のこれらのコンデンサC₁〜
C₈は第２接続電極に属する導体細条３６の下に
位置するサブマトリツクス内に位置する。関連の
４つの導体細条７０の各々は20個の交点より成る
行を有しており、行の開始端および終了端の双方
でそれぞれ２つの交点が擬似コンデンサに属して
いる。行当たりのこれら４つの擬似コンデンサ
（これら擬似コンデンサは導体細条３６の上に示
すサブマトリツクスの各行にも存在する）は第１
図の回路線図には示していない。行当たりの残り
の16個の交点のうち、１個、２個、４個および８
個の交点がコンデンサC₁〜C₈にそれぞれ属し、
残りの15個、14個、12個および８個の交点は第１
図にC′₁₅，C′₁₄，C′₁₂およびC′₈でそれぞれ擬似コ
ンデンサに属する。このように交点を擬似コンデ
ンサに属する交点と擬似コンデンサに属さない交
点とに分けるのは、本例では下側のサブマトリツ
クス内の16個の導体細条７２を適当な領域で分断
し、これらの導体細条７２の各々が２部分７２ａ
および７２ｂを有するようにすることにより行
う。部分７２ａは導体細条７０と相俟ってコンデ
ンサC₁〜C₁₂₈に属する交点を形成し、部分７２ｂ
は導体細条７０と相俟つて擬似コンデンサC′₁₅〜
C′₈に属する交点を形成する。

関連の第２接続電極３５に属するｎ個の基本コ
ンデンサの第１行の第２コンデンサ電極の各々は
他の接続電極３７に属するこの第１行の２つの隣
接する第２コンデンサ電極３２間に位置されるの
が好ましい。本例では、この他の接続電極は導体
細条３８をも属する第３接続電極とする。しか
し、集積回路には、互いに分離された或いは第３
接続電極から分離された或いはこれらの双方の分
離が行われた１個以上の他の接続電極を設けるこ
ともできる。本例では、下側のサブマトリツクス
内で各導体細条７２ａを導体細条７３および導体
細条７２ｂ間或いは２つの導体細条７２ｂ間の導
体細条７０の行の領域に位置させる。

小さな方のコンデンサC₁〜C₈に対して用いた
基本コンデンサの第１行の各々においては、これ
らのコンデンサC₁〜C₈の関連の第２接続電極３
５に属する第２コンデンサ電極３２は関連の行に
亘つて規則的に分布させ、導体細条７２における
分断部も（サブ）マトリツクスに亘つて規則的な
パターンに応じて分布させるようにするのが有利
である。これらの分断部は、導体細条７２のうち
部分７２ａがサブマトリツクスの一方の側で少な
くともサブマトリツクスの縁部まで延在し、部分
７２ｂが上記の側とは反対側に位置するサブマト
リツクスの側でサブマトリツクスの縁部まで延在
し、これらの部分７２ａおよび７２ｂの双方をサ
ブマトリツクスの縁部で電気接続のためのアクセ
スを行ないうるように配置する。このことは、導
体細条７２の各々においてサブマトリツクス内に
多くとも１つの分断部しか存在しないということ
を意味する。

本発明による集積回路の重要な好適実施例にお
いては、異なるキャパシタンス値の１個以上の前
記のコンデンサに属する１個以上の基本コンデン
サを有する基本コンデンサの各行（第１および第
２行の各々）を、他の接続電極に且つ好ましくは
第３接続電極３７に接続された２つの行導体７１
間に配置する。本例ではこれらの隣接する行導体
７１の各々がｎ個の擬似コンデンサの行の第１コ
ンデンサ電極３１を有する。

異なるキヤパシタンス値の１個以上の前記のコ
ンデンサに属する１個以上の基本コンデンサを有
するｎ個の基本コンデンサの２つの隣接行（第１
および第２行）間、すなわち下側のサブマトリツ
クスの２つの隣接する行導体７０間には、少なく
とも２つの行導体７１を配置し、列導体７２の分
断部をこれら２つの行導体７１間に位置せしめう
るようにし、或いは１つの行導体７０とこれに隣
接する１つの行導体７１との間に少なくとも位置
せしめる必要がないようにするのが有利である。
これらの２つの隣接行導体７１は第２および６図
に示すようにこれらの端部で相互接続せしめう
る。

本例の変形例では、２つの隣接する行導体７１
を幅が大きな１つの行導体と置換え、列導体７２
における分断部をこのような幅広の行導体の幅内
に形成しうるようにすることができる。従つてこ
の場合、部分７２ａおよび７２ｂの双方の対向端
部がこの幅広行導体の上或いは下まで延在する。

下側のサブマトリツクスはすべてがこのサブマ
トリツクスの基本コンデンサを有する中央部分を
具えており、その第１コンデンサ電極３１は第１
接続電極３４に属し、第２コンデンサ電極３２は
第２接続電極３５に属している。このサブマトリ
ツクスの中央部分はこのサブマトリツクスの外側
部分によりほぼ完全に囲まれており、この外側部
分は中央部分の第１の側に位置する２つのほぼ完
全な基本コンデンサ行と、前記の第１の側とは反
対側の中央部分の側に位置する２つのほぼ完全な
基本コンデンサ行とを有している。この場合、こ
れらの行にはサブマトリツクスの上側に位置する
行導体７１を有する２つの行と、サブマトリツク
スの下側に位置する行導体７１を有する２つの行
が当てはまる。更に、外側部分は中央部分の第２
の側に位置する２つのほぼ完全な基本コンデンサ
列と、前記の第２の側とは反対側の中央部分の側
に位置する少なくとも２つのほぼ完全な基本コン
デンサ列とを有している。この場合、これらの列
にはサブマトリツクスの左側に位置する列導体７
３を有する２つの列と、サブマトリツクスの右側
に位置する列導体７３を有する２つの列とが当て
はまる。サブマトリツクスの外側部分に属する基
本コンデンサの、少なくとも第１コンデンサ電極
３１或いは第２コンデンサ電極３２が他の接続電
極３７に接続されている。本例では、サブマトリ
ツクスの外側部分は、２つのコンデンサの幅を有
し擬似コンデンサより成る縁部を有している。

上側のサブマトリツクスもその上側と下側との
双方に２つの行導体７１を有している。このサブ
マトリツクスの左側および右側の双方には２つの
列導体７３が配置されている。従つて、上側のサ
ブマトリツクスも、２つのコンデンサの幅を有し
擬似コンデンサより成る縁部を有している。

従つて、全体としてのマトリツクスもこのマト
リツクスの中央部分をほぼ完全に囲む外側部分
を、２つの基本コンデンサの幅を有する縁部とし
て具えている。

（サブ）マトリツクスにはその下側および上側
に３つの行導体７１を設け、少なくともこれらの
側で縁部が３つの擬似コンデンサの幅を有する縁
部の形態となるようにするのが好ましい。マトリ
ツクスの境界の悪影響はこれらの側では縁部から
１番目のコンデンサにおいて特に著しいものとな
り、縁部から２番目のコンデンサにおいても多分
現れるも、列に対し平行に延在する境界は回路網
のほぼすべてのコンデンサに可成りの悪影響を及
ぼす。従つて、領域の点で許されれば、縁部全体
を３つの擬似コンデンサの幅を有する周縁縁部の
形態とするのが良い。この場合、第１コンデンサ
電極が第１接続電極に属し、第２コンデンサ電極
が第２接続電極に属する基本コンデンサが、２つ
の擬似コンデンサの幅を有する縁部の場合よりも
関連のマトリツクスの外側縁部から更に遠くに位
置する。従つて、製造に際して用いるいくつかの
処理中に生じマトリツクスの縁部付近に位置する
基本コンデンサとキヤパシタンス値を偏移させる
おそれのあるエツジ効果による悪影響が一層低減
化される。

上側のサブマトリツクスの上側では列導体７２
の部分７２ａが少なくとも実際上、上側の行導体
７１の上側縁まで延在する。下側のサブマトリツ
クスがその下側で閉じるのと同様に、上側のサブ
マトリツクスもその上側て閉じることができる。
この場合、列導体７２の各々は上記の上側で第３
部分を有し、これらの第３部分はこの上側で下側
のサブマトリツクスの下側における部分７２ｂと
同様に相互接続し、且つこれらの第３部分は、実
際に第６図の上側に示す第３接続電極３７の部分
と同じ位置にあり行方向に延在する接続部を経て
結合させる。この変形例におけるすべての列導体
７２は第２の分断部を有し、これらの第２の分断
部はすべて実質的に第６図の上側に示す２つの行
導体７１間に位置させる。

上述したあらゆる手段の目的は、コンデンサマ
トリツクスをできるだけ規則的に構成することに
ある。これらの手段の各々がこの目的に寄与す
る。特に、小さい方のコンデンサC₁〜C₈に属す
る基本コンデンサは擬似コンデンサを構成するほ
ぼ同一の基本コンデンサによりできるだけ完全に
囲む。電気的な点からすれば、マトリツクスの擬
似コンデンサを３種類に副分割しうる。第１の擬
似コンデンサはコンデンサC₁〜C₁₂₈のうちの１つ
のコンデンサの第１接続電極３４に属する第１コ
ンデンサ電極３１を有する。第１の種類のこれら
擬似コンデンサの第２コンデンサ電極３２は第３
接続電極３７或いは少なくとも他の接続電極に属
する。この第１の種類の擬似コンデンサは本例の
場合導体細条７３および導体細条７２ｂと導体細
条７０との交点を以つて構成される。特に、第１
図のコンデンサC′₈〜C′₁₅の一部を形成する基本
コンデンサは第１の種類の擬似コンデンサに属す
る。第２の種類の擬似コンデンサは第２接続電極
３５に属する第２コンデンサ電極３２を有する。
第２の種類のこれら擬似コンデンサの第１コンデ
ンサ電極３１は第３接続電極３７或いは少なくと
も他の接続電極に接続されている。この種類の擬
似コンデンサは本例では導体細条７２ａと導体細
条７１との交点を以つて構成される。本例ではこ
れら擬似コンデンサは第１図のキヤパシタンス
Cpに寄与するものである。第３の種類の擬似コ
ンデンサは基本コンデンサを以つて構成されてお
り、これらの第１コンデンサ電極３１および第２
コンデンサ電極３２は双方共第３接続電極或いは
少なくとも他の接続電極に属している。本例で
は、これらのコンデンサは導体細条７３および導
体細条７２ｂと導体細条７１との交点である。

第６図のコンデンサマトリツクスは全部で660
個の基本コンデンサを有している。下側のサブマ
トリツクスは280個の基本コンデンサを有する。
これら280個の基本コンデンサのうち265個が擬似
コンデンサである。上側のサブマトリツクスは
380個の基本コンデンサを有する。上側のサブマ
トリツクスの擬似コンデンサの個数は140である。
擬似コンデンサの個数がこのように極めて多いに
もかかわらず、第１実施例のコンデンサマトリツ
クスの全キヤパシタンス値は実際例では5.2pFよ
りも小さかつた。コンデンサC₁〜C₁₂₈のキヤパシ
タンス値の合計は約2pFにすぎない。コンデンサ
マトリツクスは約0.07mm²の表面積を占めた。20行
20列の他の３つのサブマトリツクスを追加するこ
とにより、10ビツトのアナログ−デジタル変換器
に対するコンデンサ回路網を得ることができる。
このように拡張したコンデンサマトリツクスの全
キヤパシタンス値は約15pFである。この拡張し
たコンデンサマトリツクスに対しては約0.2mm²の
表面積を必要とするだけである。或いはこのよう
な拡張したコンデンサマトリツクスを、例えば36
個の交点の17行を有するコンデンサC₁〜C₁₆に対
するサブマトリツクスと、36個の交点の35行を有
するコンデンサC₃₂〜C₅₁₂に対するサブマトリツ
クスとを以つて構成することもできる。この構成
の場合も、コンデンサマトリツクスに必要とする
表面積は約0.2mm²であり、全キヤパシタント値は
約15pFである。このような拡張コンデンサマト
リツクスは約850個の擬似コンデンサを有してい
るという事実にかかわらず、必要とする表面積は
いかなる擬似コンデンサも有さない前記の技術論
文集“インターナシヨナル・ソリツド・ステー
ト・サーキユイツツ・コンフエレンス”から既知
のコンデンサマトリツクスの場合の約10分の１で
ある。これは、本発明を用いることにより基本コ
ンデンサを極めて小さな寸法にでき、しかもその
キヤパシタンス値を可成り小さく、例えば約８・
10^-3pFにでき、それにもかかわらずキヤパシタ
ンス値の実現化を必要とする高精度にしうるとい
うことが確かめられたという事実によるものであ
る。

第１〜６図に示す集積回路は、ドーピングや堆
積処理、酸化、写真食刻処理およびエツチング技
術のような半導体技術において既知の方法によつ
て完全に製造しうる。

例えば、出発材料はｎ型珪素本体とすることが
でき、この珪素本体はｎ型基板の上に固有抵抗が
約４Ω・cmで配向が＜100＞のｎ型エピタキシア
ル層を形成したものを以つて構成できる。この本
体３０の表面には約50nｍの厚さの酸化珪素層と
約150nｍの厚さの窒化珪素層とを被着する。

この窒化珪素層にパターンを形成した後、例え
ば砒素をｎ型チヤネルストツパ５２に対してイオ
ン注入しうる。次に、ｐ型半導体領域５０および
ｐ型チヤネルストツパ５３に対するドーピングを
行う際のマスクとして作用するフオトラツカパタ
ーンを設ける。例えば、約４・10¹²イオン／cm²の
ドーズ量、約150KeVのエネルギーおよび約1.5・
10¹³イオン／cm²のドーズ量、30〜40KeVのエネル
ギーで硼素をイオン注入する。最初のイオン注入
はフオトラツカ層で被覆されていない窒化珪素パ
ターンの部分によつてマスクせず、これに対し２
番目のイオン注入はこの部分によりマスクする。

フオトラツカパターンを除去した後、例えば約
1200℃での高温処理を酸化用の雰囲気中で行い、
この処理中にフイールド酸化物５１を形成する。
次に、通常のようにして厚さが約0.4μｍの多結晶
或いは無定形の珪素層を堆積することができ、こ
れには堆積中或いはその後に又は双方で燐をドー
ピングする。この堆積した珪素層から導体細条３
２，３２ａを得る。こられの導体細条は例えば約
5μｍの幅とし、これら細条の相対距離も約5μｍ
としうる。

次に、窒素珪素パターンおよびその下側の酸化
物を除去し、新たな酸化物層を熱処理により形成
する。次に、導体細条３２，３２ａに例えば約
130nｍの厚さの酸化物層を被覆する。回路のト
ランジスタに対する為の領域においては、この新
たな酸化物層がゲート誘導体として作用する。

その後、再び厚さが約0.4μｍで燐をドーピング
した多結晶或いは無定形の珪素層を形成する。こ
の珪素層から導体細条３１，３１ａおよびゲート
電極５９を得る。導体細条３１，３１ａの幅は例
えば約5μｍとする。導体細条３１，３１ａの相
対距離は約5μｍとしうる。

ｎ型ソース領域５４、ｎ型ドレイン領域５５お
よびｎ型領域６４に対するドーピングはフオトラ
ツカマスクを用いて行いうる。例えば約２・10¹⁵
イオン／cm²のドーズ量、約150KeVのエネルギー
で砒素をイオン注入する。このドーピングによる
ドーパントはフオトラツカマスクを除去した後に
約1100℃の温度で半導体本体３０内に更に拡散せ
しめることができる。

ｐ型ソース領域５６、ｐ型ドレイン領域５７お
よびｐ型領域６３に対しては新たなフオトラツカ
マスクを用いて砒素をイオン注入しうる。適切な
ドーズ量は約3.6・10¹⁴イオン／cm²であり、適切
なイオン注入エネルギーは例えば約40KeVであ
る。ｐチヤネルトランジスタのしきい値電圧の調
整用のイオン注入も同じフオトラツカマスクを用
いて行うことができる。この目的の為に、例えば
硼素を約180KeVのエネルギー、約３・10¹¹イオ
ン／cm²のドーズ量でイオン注入しうる。

厚さを例えば約0.8μｍとした例えば酸化珪素よ
り成る絶縁層６５を短時間の酸化処理により堆積
しうる。集積回路のこの表面安定化を改善する為
に、この酸化珪素層の頂部層に例えば燐をドーピ
ングしうる。このドーピングの前或いは後又はそ
の双方で約1000℃での熱処理を行い、この処理中
に特にイオン注入硼素を半導体本体内に更に拡散
させるようにすることができる。

次に、必要とする窓６２をあけ、アルミニウ
ム、その他の適当な導電層を堆積する。この導電
層から通常のようにして導対細条３６，３８，３
９〜４２および５１〜６１を得ることができる。
導体細条のこのパターン上には例えば酸化珪素或
いは窒化珪素又はその双方より成る他の絶縁層
（図示せず）を所望に応じて設けることができる。

上述した処理工程により通常のようにして多数
の集積回路を１個の共通珪素ウエフア内に形成し
うる。この共通珪素ウエフアを通常のようにして
個別の珪素本体３０内に細分割した後、得られた
集積回路を通常のようにして容器内に装着しう
る。

上述した集積回路においては、基本コンデンサ
の表面積は約25μm²であり、キヤパシタスン値は
約7.5・10^-3〜８・10^-3pFである。上述した８ビ
ツトデジタル−アナログ変換器の非直線は約
0.25lsb（最下位ビツト；least significant bit）で
あつた。これから明らかなように、得られるキヤ
パシタンス比は、極めて小さなキヤパシタンス値
を有する基本コンデンサを用いているにもかかわ
らす高精度を有する。従つて、比較的多数の擬似
コンデンサを有するコンデンサマトリツクスにお
ける基本コンデンサの上述した配置によれば、比
較的小さな表面積で驚くほど高精度のコンデンサ
回路網を得ることができることが判る。

第１実施例のデジタル−アナログ変換器につい
ては、コンデンサを同じ速度で充電させたり放電
させたりしなければ、正或いは負のピークが生じ
るおそれがあるということに注意すべきである。
この点で、コンデンサに接続されたフリツプ−フ
ロツプ１１或いはインバータ回路１２の出力端
は、これらの異なる出力端すべてに生じる信号の
立上がり縁および立下がり縁がクロツク信号に対
しほぼ同じ遅延時間を有し、更に立上がり時間が
立下がり時間にほぼ等しくなるように構成するの
が好ましい。所望に応じ、不所望な信号ピークは
デジタル−アナログ変換器の出力信号を濾波する
ことによりこの出力信号から除去することができ
る。信号ピークを制限する他の方法を第７図に示
す。キヤパシタンス値の大きい方のコンデンサ
C₆₄〜C₁₂₈は個別に駆動されるコンデンサに細分
し、その各々が32個の基本コンデンサのキヤパシ
タンス値を有するようにする。この個別の駆動の
為に、多数のフリツプ−フロツプ１１およびイン
バータ回路１２を追加する。更に、入力端子１〜
８および接続ライン１３および１４を、NAND
ゲート８１、NORゲート８２およびインバータ
回路１２を以つて通常のようにして構成しうる論
理回路網８０を経てフリツプ−フロツプ１１に接
続する。論理回路網８０は、供給されるデジタル
情報がわずかに変化する場合、例えば１２７から
１２８に移る場合、コンデンサマトリツクス内に
生じる電荷の変化が制限されるように構成する。
この電荷の変化は多くともコンデンサC₃₂の充電
（或いは放電）およびコンデンサC₁〜C₁₆の放電
（或いは充電）に相当する。これに対し、第１図
に示す回路配置では、１２７から１２８への前述
した移りに対し、コンデンサC₁₂₈が充電され、コ
ンデンサC₁〜C₆₄が放電される。従つて、第７図
の回路を用いることにより、デジタル−アナログ
変換器の出力信号中に生じるおそれのあるピーク
の最大値が可成り制限される。

第７図に示す回路の場合、コンデンサマトリツ
クスに接続されたインバータ回路１２或いはフリ
ツプ−フロツプ１１の出力端のすべてが同数の基
本コンデンサを負荷とするという他の利点が得ら
れる。従つて、これらのインバータ回路１２或い
はフリツプ−フロツプ１１は相対的に異なる容量
負荷に適合させる必要がない。すなわち、これら
を互いに等しくでき、従つて特にデジタル−アナ
ログ変換器の出力信号中に生じるおそれのあるピ
ークと関連して望ましい等しい立上がりおよび立
下がり時間をより一層容易に実現しうる。

本発明による集積回路においては、コンデンサ
マトリツクスが必ずしもデジタル−アナログ変換
器の一部を構成するようにする必要はない。アナ
ログ−デジタル変換器およびスイツチングコンデ
ンサ回路のような異なるキヤパシタンス値の複数
個のコンデンサを有する他の回路も本発明を用い
て集積化しうる。また前述した２のべきとは全く
異なるキヤパシスタン比もコンデンサマトリツク
スを用いて実現しうる。更に、多数の互いに分離
された第１すなわち入力接続電極３４および共通
の第２すなわち出力接続電極３５の代わりに、共
通の入力接続電極および互いに分離された出力接
続電極を設けることができる。また、コンデンサ
マトリツクスが複数個の互いに分離した入力接続
電極および複数個の互いに分離した出力接続電極
を有するようにすることもできる。実際の場合に
は、どの列を選択するかは集積化される回路に依
存する。この場合、コンデンサマトリツクスの幾
何学的トポロジーをコンデンサの所望の電気的配
置および所定のキヤパシタンス比の双方またはい
ずれか一方に適合させるのが望ましい。

第８および９図は他の幾何学的トポロジーの例
を示す。これらの例では、各第１接続電極３４が
２つの相互接続導体細条３１，３１ａを有し、こ
れら導体細条は第１コンデンサ電極３１を有す
る。更に、列方向（図面では縦方向）に延在する
導体細条３２，３２ａが存在し、これらの導体細
条件の各々は１個以上の第２コンデンサ電極３２
を有する。図面を簡単とする為に、第８および９
図のコンデンサマトリツクスには６個以下の基本
コンデンサ３１，３３，３２より成る行を示して
ある。擬似コンデンサは各行の両端に存在する。
これらの擬似コンデンサの第２コンデンサ電極３
２は第３接続電極３７に接続する。多数のこれら
接続電極３７は他の導体細上３８を経て互いに接
続する。残りの第２コンデンサ電極３２は一部分
に対して第３接続電極３７に接続し、他の部分に
対して第２接続電極３５に接続する。接続電極３
５は他の導体細条３６を経て互いに接続する。第
８および９図には、第６図と同様に、導体細条の
どの層に異なる導体細条が設けられているかを示
してある。導体細条３５，３７および３２，３２
ａは下側の第１層に位置し、導体細条３４および
３１，３１ａは第１層から絶縁された第２層に位
置し、導体細条３６および３８は第１層および第
２層から絶縁された第３層に属する。更に中間の
絶縁層に数個の孔（窓）６２が示されている。

第８図はキヤパシタンス比を１：２：４：８：
８とした５つのコンデンサを示す。第８図におい
て導体細条３６を省略すると、図示のコンデンサ
マトリツクスの上側部分はキヤパシタンス比を
１：２とした２つのコンデンサを有し、これらの
コンデンサは互いに分離された第１接続電極３４
および共通第２接続電極３５を有する。これらの
２つのコンデンサを以つて直列回路を構成しう
る。更に、これに匹敵でき、最小のキヤパシスタ
ンス値の４倍とキヤパシスタンス値を有する５つ
のコンデンサを具える直列回路をコンデンサマト
リツクスの残りの部分に設ける。

第９図は、キヤパシスタンス比を１：２：４：
８とした４つのコンデンサを示す。第９図におい
て、導体細条３６を省略する場合、これら４つの
コンデンサの各々は分離した第１接続電極３４お
よび分離した第２接続電極３５を有する。

従つて、第８および９図は、コンデンサマトリ
ツクスの幾何学的トポロジーを回路配置に対して
比較的わずかに変更させるだけでコンデンサの全
く異なる構成を達成しうるというこを示してい
る。

本発明は上述した実施例に限定されず、幾多の
変更を加えうること明らかである。集積回路は
CMOS技術の加りにNMOS或いはPMOS技術で
も構成しうる。更に、上述したコンデンサ回路網
を以つて、導体細条および接続電極が例えばアル
ミニウムのような適切な導電性材料の２層中に設
けられているバイポーラ集積回路の一部分を構成
することができる。この場合第２図の導体細条３
１，３１ａおよび３４は導体細条３６，５９，６
０および６１と同じ層中に設けることができ、導
体細条３８〜４２は導体細条３２，３２ａと同じ
層に設けることができる。更に、前述した珪素の
行および列導体を完全に或いは部分的に適切な珪
化物と置換えるか或いはこの珪化物に変換せしめ
ることができる。行導体と、列導体と、コンデン
サ電極とは同じ材料から或いは少なくとも類似の
材料から造るのが好ましい。しかし、行導体およ
び列導体に、例えばドーピングされている領域お
よび珪酸化表面領域の双方またはいずれか一方の
形態で、半導体本体中の関連のコンデンサ電極を
設けたり、半導体本体に被着した導電層から、関
連のコンデンサ電極をそれぞれ有する列導体およ
び行導体のみを形成することができる。ドーピン
グされた前記の領域は半導体本体３０の導電型と
は逆の導電型とすることができる。これらの領域
はドーピングされた領域５０に匹敵しうる１個以
上の領域内に設けることもできる。この場合、例
えば上記の匹敵しうる領域とこれに隣接する半導
体本体の部分との間のpn接合を所望に応じ短絡
し、不所望なトランジスタ効果を無くすようにす
ることができる。しかし所望に応じ、寄生トラン
ジスタ効果およびその他の寄生効果の双方または
いずれか一方を抑圧する他の通常の解決策を用い
ることもできる。このような例では、特に、ドー
ピングされた領域のドーピング濃度によりコンデ
ンサの最大許容動作電圧およびこの動作電圧の極
性の双方またはいずれか一方を制限するおそれが
ある。

上述した例では、コンデンサ電極を有する導体
細条こられの長さ全体に亘り同じ幅を有する。コ
ンデンサマトリツクスを所望通りにコンパクトに
する為にはこのような例が好ましい。しかし、所
望に応じ、例えば基本コンデンサのキヤパシタン
ス値を増大させる為には、導体細条がコンデンサ
電極３１，３２の領域で幅広部分を有するように
することができる。

また半導体本体は絶縁基板上に延在する単結晶
半導体層から形成することもできる。この場合、
コンデンサマトリツクスは半導体層上に或いは半
導体層内に或いはその双方に形成することがで
き、または絶縁基板上に直接設けることができ
る。更に、トランジスタおよび抵抗のような集積
回路の回路素子は再結晶しうる多結晶半導体層中
に完全に或いは部分的に既知のようにして形成す
ることもできる。

上述した例では他の材料を用いることができ
る。例えば珪素の代わりにゲルマニウム或いはＡ
−Ｂ化合物のような他の半導体を用いることがで
きる。また熱の発生により得た酸化物層の代わり
に堆積酸化物層或いは例えば窒化珪素層を用いる
ことができる。また、酸化物層および窒化物層の
双方またはいずれか一方の代わりに酸化アルミニ
ウム層のような他の適当な絶縁層を用いることが
できる。更に、絶縁層は絶縁材料の数個の副層或
いはこのような異なる絶縁材料の混合物を以つて
構成することができる。例えば、オキシ窒化物層
を用いることができる。基本コンデンサの誘電体
は完全に或いは部分的に窒化珪素を以つて構成す
ることができ、しかもこの材料の誘電率を比較的
高くするのが有利である。

本発明を用いることにより一般に、互いに異な
るキヤパシタンス値を有し、これらのキヤパシタ
ンス値の比が比較的正確で、キヤパシタンス値の
絶対値が比較的小さな集積回路が得られる。従つ
て、集積化コンデンサに必要とする面積が比較的
小さいばかりでなく、一般にコンデンサマトリツ
クスの電力消費が比較的わずかとなる。このよう
に電力消費量がわずかであるということは特に有
利なことである。その理由は、集積回路全体とし
て最大許容電力消費量により半導体本体の最大許
容温度の点で集積回路の設計者に設計の点で多か
れ少なかれ重大な制限を与える為である。更に、
コンデンサマトリツクス中で生じるピーク電流が
比較的小さくなり、従つて集積回路の他の部分中
に妨害が生じにくくなる。更に、コンデンサマト
リツクス中の導体細条は比較的短く、従つてこれ
ら導体細条中の単位長さ当たりの直列抵抗値はこ
れにより動作速度をあまり制限することなく比較
的大きくすることができる。

【図面の簡単な説明】

第１図は、コンデンサ回路網を有する本発明に
よる集積化デジタル−アナログ変換器を示す回路
図、第２図は、第１図の回路を有する集積化デジ
タル−アナログ変換器の一部を示す線図的平面
図、第３〜５図は、第２図の−線、−線
および−線上を断面とする線図的断面図、第
６図は、第１〜５図に示す集積回路のコンデンサ
回路網を示す線図的平面図、第７図は、第１図に
示す集積化デジタル−アナログ変換器の変形例を
示す回路図、第８図は、本発明による集積回路の
他の例の一部、すなわちコンデンサ回路網を表す
部分を示す線図的平面図、第９図は、本発明によ
る集積回路の更に他の例のコンデンサ回路網の一
部を示す線図的平面図である。 １〜８……入力端子、１０……集積回路、１１
……Ｄフリツプ−フロツプ、１２……インバータ
回路、１７……第１電源接続ライン、１８……電
流源、１９……第２電源接続ライン、２０……出
力端子、３０……半導体本体、３１……第１コン
デンサ電極、３１ａ……第１行導体、３２……第
２コンデンサ電極、３３……誘電体層、３４……
第１接続電極、３５……第２接続電極、３６，３
８〜４２，５８〜６１，７０〜７３……導体細
条、３７……第３接続電極、５０……半導体領
域、５１……厚肉絶縁層（フイールド酸化物）、
５２……ｎ型表面領域（チヤネルストツパ）、５
３，６３……ｐ型表面領域（チヤネルストツパ）、
５４……ｎ型ソース領域、５５……ｎ型ドレイン
領域、５６……ｐ型ソース領域、５７……ｐ型ド
レイン領域、６２……窓、６４……ｎ型領域、８
０……論理回路網、８１……NANDゲート、８
２……NORゲート。

Claims (1)

1. 【特許請求の範囲】 １ 互いに異なるキヤパシタンス値を有する複数
   個のコンデンサを具える集積回路であつて、この
   集積回路は半導体本体を具えおり、この半導体本
   体の表面には第１コンデンサ電極の行が互いに並
   べて配置されており、これら第１コンデンサ電極
   の各々は誘導体層により第２コンデンサ電極から
   分離されており、第１および第２コンデンサ電極
   は行に配置された基本コンデンサの電極を構成
   し、互いに異なる個数の基本コンデンサをそれぞ
   れ第１接続電極とこれに関連する第２接続電極と
   の間で相互接続することにより互いに異なるキヤ
   パキタンス値のコンデンサを形成しており、基本
   コンデンサの複数の行が同一個数ｎの第１コンデ
   ンサ電極を有し、ｎ個の基本コンデンサのこれら
   の行の各々が第１行導体を有し、この第１行導体
   により関連の行のｎ個の第１コンデンサ電極のす
   べてを相互接続し、相互接続させた第１コンデン
   サ電極のこの関連の行が第１接続電極を形成して
   おり、ｎ個の基本コンデンサこれらの行の相互接
   続された第２コンデンサ電極の第１群がこの第１
   接続電極と関連する第２接続電極を形成し、ｎ個
   の基本コンデンサのこれらの行の相互接続された
   第２コンデンサ電極の第２群が第３接続電極を形
   成している集積回路において、ｎ個の基本コンデ
   ンサの第１行で関連の第２接続電極に属する第２
   コンデンサ電極の個数がｎ個の基本コンデンサの
   これらの行の第２行におけるよりも少なくし、少
   なくとも第２行において関連の第２接続電極に属
   する第２コンデンサ電極がこの第２行上で散在し
   ていることを特徴とする集積回路。 ２ 特許請求の範囲第１項に記載の集積回路にお
   いて、関連の第２接続電極に属するｎ個の基本コ
   ンデンサの第１行の第２コンデンサ電極の各々は
   第３接続電極に属する第１行の互いに隣接する第
   ２コンデンサ電極間に位置していることを特徴と
   する集積回路。 ３ 特許請求の範囲第１項又は第２項に記載の集
   積回路において、複数個の基本コンデンサがマト
   リツクスに配置されており、このマトリツクスは
   複数個の第１行導体と、第２コンデンサ電極を相
   互接続する複数個の列導体とを有していることを
   特徴とする集積回路。 ４ 特許請求の範囲第３項に記載の集積回路にお
   いて、前記のマトリツクスは互いに異なるキヤパ
   ンタンス値を有するコンデンサに属する当該マト
   リツクスのすべての基本コンデンサを有する中央
   部分を具えており、その第１コンデンサ電極は第
   １接続電極に属し、第２コンデンサ電極は関連の
   第２接続電極に属し、マトリツクスの中央部分は
   マトリツクスの外側部分によりほぼ完全に囲まれ
   ており、この外側部分は中央部分の第１の側に位
   置する基本コンデンサの少なくとも２行と、前記
   の第１の側とは反対側の中央部分の側に位置する
   基本コンデンサのほぼ完全な少なくとも２行と、
   中央部分の第２の側に位置する基本コンデンサの
   ほぼ完全な少なくとも２列と、前記の第２の側と
   は反対側の中央部分の側に位置する基本コンデン
   サのほぼ完全な少なくとも２列とを有しており、
   外側部分に属する基本コンデンサの第１コンデン
   サ電極および第２コンデンサ電極の少なくとも一
   方が第３接続電極に属していることを特徴とする
   集積回路。 ５ 特許請求の範囲第３項又は第４項に記載の集
   積回路において、列導体の１つ以上が２つの行導
   体間に位置する領域で分断部を有しており、従つ
   てこの１つ以上の列導体が少なくとも２つの互い
   に分離された部分より成つていることを特徴とす
   る集積回路。 ６ 特許請求の範囲第５項に記載の集積回路にお
   いて、前記の１つ以上の列導体の各々がマトリツ
   クス内で１つの分断部を有し、従つて２部分より
   成つており、これら２部分の各々が少なくともマ
   トリツクスの縁部まで延在していることを特徴と
   する集積回路。 ７ 特許請求の範囲第１項〜第６項のいずれか１
   項に記載の集積回路において、異なるキヤパシタ
   ンス値の前記のコンデンサの１つ以上に属する１
   つ以上の基本コンデンサを有するｎ個の基本コン
   デンサの各行が、第３接続電極に接続されている
   ２つの行導体間に位置していることを特徴とする
   集積回路。 ８ 特許請求の範囲第７項に記載の集積回路にお
   いて、これら２つの行導体の各々がｎ個の基本コ
   ンデンサの行の第１コンデンサ電極を相互接続し
   ていることを特徴とする集積回路。