JP3182079B2 - 半導体装置の容量素子の配線構造 - Google Patents

半導体装置の容量素子の配線構造

Info

Publication number
JP3182079B2
JP3182079B2 JP15901996A JP15901996A JP3182079B2 JP 3182079 B2 JP3182079 B2 JP 3182079B2 JP 15901996 A JP15901996 A JP 15901996A JP 15901996 A JP15901996 A JP 15901996A JP 3182079 B2 JP3182079 B2 JP 3182079B2
Authority
JP
Japan
Prior art keywords
unit
electrode
semiconductor device
unit electrode
wiring structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP15901996A
Other languages
English (en)
Other versions
JPH09321228A (ja
Inventor
良浩 廣田
松本　　俊行
国梁 寿
一則 本橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nippon Steel Corp
Original Assignee
Sumitomo Metal Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Metal Industries Ltd filed Critical Sumitomo Metal Industries Ltd
Priority to JP15901996A priority Critical patent/JP3182079B2/ja
Priority to EP97108643A priority patent/EP0810663B1/en
Priority to DE69733859T priority patent/DE69733859T2/de
Priority to KR1019970022293A priority patent/KR100459017B1/ko
Priority to US08/865,442 priority patent/US5892266A/en
Publication of JPH09321228A publication Critical patent/JPH09321228A/ja
Application granted granted Critical
Publication of JP3182079B2 publication Critical patent/JP3182079B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/0805—Capacitors only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/919—Elements of similar construction connected in series or parallel to average out manufacturing variations in characteristics

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置の容量素
子の配線構造に関する。
【０００２】
【従来の技術】図６において、半導体装置における容量
素子は、容量素子領域ＣＶＡ内に形成された複数の単位
電極（図示省略）とこの単位電極に絶縁膜（図示省略）
を介して対向する共通の対局電極（図示省略）とによっ
て構成され、単位電極は２次元的に配列されて、所定容
量の１個または複数の容量素子が形成される。図６はこ
のように形成された容量素子ＣＶを示し、各単位電極は
単位電極用引出線ＵＬ１またはＵＬ２を介して接続用配
線Ｌ１、Ｌ２にそれぞれ接続され、対局電極は対局用引
出線ＯＬを介して接続用配線に接続されている。これら
引出線は一般に容量素子の一方向に引き出され、かつそ
の間隔を設計ルールの最小寸法とされて、その配線の省
スペース化による、半導体装置のコンパクト化が図られ
ていた。
【０００３】しかし、このような配線構造はＬ１、Ｌ２
それぞれとＬ３とによる寄生容量が発生し、容量素子の
精度に依存した演算やデータ保持等行う際に、精度低下
の原因となる。特に上記のように複数の容量素子を構成
する場合には、Ｌ１、Ｌ３間の寄生容量と、Ｌ２、Ｌ３
間の寄生容量とは一般に等しくはならないため、寄生容
量の値は容量素子ごとに相違し、出力精度に対する致命
的な誤差要因となる。
【０００４】
【発明が解決しようとする課題】本発明はこのような従
来の問題点を解消すべく創案されたもので、容量素子に
おける接続用配線の寄生容量の影響を除去しうる配線構
造を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明に係る半導体装置
の容量素子の配線構造は、単位電極用引出線と対局電極
用引出線を異なる方向に引出し、これらに接続される接
続用配線を充分に離間させ、これによって寄生容量を抑
制したものである。
【０００６】
【発明の実施の形態】次に本発明に係る半導体装置の容
量素子の配線構造の１実施例を図面に基づいて説明す
る。
【０００７】
【実施例】図１および図２において、容量素子ＣＤは、
容量素子領域ＣＤＡ内に複数の単位電極Ｕ１〜Ｕｎを直
線的に配列してなる単位電極群ＣＧ１〜ＣＧｎを並列に
配置して構成され、単位電極は正方形、円形、八角形等
の一定形状のパターンによって形成される。各単位電極
は単位電極用引出線ＵＬ１またはＵＬ２に接続され、こ
れら引出線は接続用配線Ｌ１、Ｌ２にそれぞれ接続され
ている。容量素子領域ＣＤＡには略全体に渡って対局電
極ＯＥが形成され、この対局電極と単位電極との間には
絶縁膜（図示省略）が形成されている。対局電極ＯＥに
は複数の対局電極用引出線ＯＬが接続され、対局電極は
この対局電極用引出線を介して配線用引出線Ｌ３に接続
されている。図２には単位電極群ＣＧ１のみが示され、
ＵＬ１、ＯＬを介してそれぞれＬ１、Ｌ３に接続されて
いる。ＣＧ２〜ＣＧｎはＣＧ１と同様に構成され、ＣＧ
２その他の偶数番目の単位電極群はＵＬ２、ＯＬを介し
てそれぞれＬ２、Ｌ３に接続され、奇数番目の単位電極
群はＣＧ１と同様ＵＬ１、ＯＬを介してそれぞれＬ１、
Ｌ３に接続されている。
【０００８】図３は容量素子ＣＤの等価回路を示す。同
図から分るように、対局電極ＯＥは電気的には全ての単
位電極に対する共通の電極となっているが、１本の引出
線ＯＬによってＬ３に接続されている。しかし、実際の
半導体装置では、単位電極、対局電極はポリ・シリコン
によって形成され、内部抵抗を有するため、図２に示す
ように、各単位電極との対として個々の容量を精度よく
設定するために、各単位電極に略対応した位置全てにつ
いて対局電極と引出線ＯＬとの接続が行われている。な
お対局電極と単位電極は別個の半導体層に形成されてい
るので、図１、図２では対局電極ＯＥおよび引出線ＯＬ
を破線で示している。一方、接続用配線Ｌ１〜Ｌ３とＵ
Ｌ１、ＵＬ２、ＯＬとは異なる層に形成されるため、Ｕ
Ｌ１、ＵＬ２、ＯＬはそれぞれビアホール（図示省略）
を介してＬ１〜Ｌ３層まで引き出される。
【０００９】図２から明らかなように、引出線ＵＬ１、
ＵＬ２、ＯＬは各単位電極群における単位電極の配列方
向に沿って引き出され、ＯＬとＬ１、Ｌ２とは相互に反
対方向に引き出されている。これによってＬ１、Ｌ３
間、Ｌ２、Ｌ３間は充分離間され、Ｌ１、Ｌ３間の寄生
容量と、Ｌ２，Ｌ３間の寄生容量の発生が実用上問題な
い程度に十分軽減されている。
【００１０】これによって容量素子ＣＤによって設定さ
れる容量値は従来よりも著しく精度が高められる。な
お、本実施例では２個の容量値を示したが、その数に限
定されるものでないことはいうまでもない。
【００１１】図４はこのような高精度のキャパシタンス
が必要となる回路であり、容量Ｃ１とインバータＩ１と
で構成される遅延回路ＤＣ１と容量Ｃ２とインバータＩ
２とで構成される遅延回路ＤＣ２とインバータＩ３とで
構成されている。本実施例によれば、容量Ｃ１と容量Ｃ
２の容量値を精度良く揃えたことにより遅延回路ＤＣ１
と遅延回路ＤＣ２の遅延値が高精度に揃うのである。
【００１２】図５は本発明に係る種々の容量素子の精度
と従来の容量素子の精度とを比較するための図であり、
容量単位素子の数、形状、サイズの異なる１８種の素子
について容量素子精度を測定した結果を示している。図
５（ａ）は、容量素子から引出した２本の単位電極用引
出線と対局電極用引出線とを容量素子に対して同一の方
向に形成し、ビアホールを介してそれぞれの引出線を別
々に結線したものを用いた場合の精度を示すものであ
り、図５（ｂ）は２本の単位電極用引出線と対局電極用
引出線とを容量素子に対して反対の方向に形成した以外
は図５（ａ）示したものと同様に作成した精度を示して
いる。なお、以下の表１に測定対象となった容量素子の
仕様を示す。
【表１】
【００１３】図５から明らかなように、本発明に係る容
量素子は寄生容量が緩和されており、従来の容量素子に
比べて相対精度が向上しており、容量を用いた高機能な
半導体集積回路の特性を提供することができる。なお単
位電極の形状は上記円形、正方形に限定されるものでは
なく、八角形等種々の形状を採用し得ることはいうまで
もない。
【００１４】
【発明の効果】前述のとおり、本発明に係る半導体装置
の容量素子の配線構造は、単位電極用引出線と対局電極
用引出線を異なる方向に引出し、これらに接続される接
続用配線を充分に離間させ、これによって寄生容量を抑
制するので、容量素子の精度を高め得る、そして、各単
位電極に略対応した位置に対局電極と引出線の接続が行
われているので、各単位電極との対として個々の容量を
精度良く設定できるという優れた効果を有する。
【図面の簡単な説明】
【図１】本発明方式に使用する配線構造の１実施例を示
す平面図である。
【図２】図１の詳細を示す平面図である。
【図３】図１の配線構造の等価回路図である。
【図４】本実施例を適用すべき回路の回路図である。
【図５】本発明の配線構造と従来の配線構造を比較する
グラフである。
【図６】従来の配線構造を示す平面図である。
【符号の説明】
ＣＤ ．．． 容量素子 ＣＤＡ ．．． 容量素子領域 ＣＧ１〜ＣＧｎ ．．． 単位電極群 Ｌ１〜Ｌ３ ．．． 接続用配線 ＵＬ１〜ＵＬ３ ．．． 単位電極用引出線 ＯＬ ．．． 対局電極用引出線 Ｕ１〜Ｕｎ ．．． 単位電極 ＯＥ ．．． 対局電極。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 寿 国梁 東京都世田谷区北沢３−５ー18鷹山ビル 株式会社鷹山内 (72)発明者 本橋 一則 東京都世田谷区北沢３−５ー18鷹山ビル 株式会社鷹山内 (56)参考文献 特開 平２−69969（ＪＰ，Ａ) 特開 平４−38862（ＪＰ，Ａ) 特開 平７−74309（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/04 H01L 21/768 H01L 21/822

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 対局電極と単位電極の間に絶縁膜を形成
    した半導体装置の容量素子の配線構造において、 半導体装置の容量素子領域内に複数の単位電極を略直線
    的に配列して単位電極群を形成するとともに、この単位
    電極群を複数並列に配置し、前記容量素子領域には略全
    体に渡ってこれら全ての単位電極に対向して共通の対局
    電極を形成し、前記容量素子領域の外に前記単位電極群
    の配列方向に沿って複数の接続用配線を延在させ、前記
    各単位電極群といずれかの前記接続用配線とを単位電極
    用引出線によって接続し、前記共通の対局電極における
    前記各単位電極に略対応した位置と前記接続用配線とを
    対局用引出線によって接続して、１個または複数の容量
    素子を構成し、かつ前記単位電極用引出線と前記対局用
    引出線とが、前記単位電極群に対して異なる方向に引き
    出されていることを特徴とする半導体装置の容量素子の
    配線構造。
  2. 【請求項２】 対局電極と単位電極の間に絶縁膜を形成
    した半導体装置の容量素子の配線構造において、 半導体装置の容量素子領域内に複数の単位電極を略直線
    的に配列して単位電極群を形成するとともに、この単位
    電極群を複数並列に配置し、前記容量素子領域には略全
    体に渡ってこれら全ての単位電極に対向して共通の対局
    電極を形成し、前記容量素子領域の外に前記単位電極群
    の配列方向に沿って複数の接続用配線を延在させ、前記
    各単位電極群といずれかの前記接続用配線とを単位電極
    用引出線によって接続し、前記共通の対局電極における
    前記各単位電極に略対応した位置と前記接続用配線とを
    対局用引出線によって接続して、１個または複数の容量
    素子を構成し、かつ前記単位電極用引出線と前記対局用
    引出線とが、前記単位電極群に沿って反対方向に引き出
    されていることを特徴とする半導体装置の容量素子の配
    線構造。
  3. 【請求項３】 単位電極群は複数のグループに分割さ
    れ、単位電極用引出線を、各グループごとに別個に設け
    てあることを特徴とする請求項１または２記載の半導体
    装置の容量素子の配線構造。
  4. 【請求項４】 前記対局電極における前記各単位電極に
    略対応した位置全て と前記接続用配線とが対局用引出線
    によって接続されていることを特徴とする請求項１また
    は２記載の半導体装置の容量素子の配線構造。
JP15901996A 1996-05-30 1996-05-30 半導体装置の容量素子の配線構造 Expired - Fee Related JP3182079B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP15901996A JP3182079B2 (ja) 1996-05-30 1996-05-30 半導体装置の容量素子の配線構造
EP97108643A EP0810663B1 (en) 1996-05-30 1997-05-28 Layout structure of capacitive elements and interconnections in a semiconductor
DE69733859T DE69733859T2 (de) 1996-05-30 1997-05-28 Layout-Struktur kapazitiver Elemente und deren Verbindungsleitungen auf einem Halbleiter
KR1019970022293A KR100459017B1 (ko) 1996-05-30 1997-05-30 반도체장치의용량소자의배선구조
US08/865,442 US5892266A (en) 1996-05-30 1997-05-30 Layout structure of capacitive element(s) and interconnections in a semiconductor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP15901996A JP3182079B2 (ja) 1996-05-30 1996-05-30 半導体装置の容量素子の配線構造

Publications (2)

Publication Number Publication Date
JPH09321228A JPH09321228A (ja) 1997-12-12
JP3182079B2 true JP3182079B2 (ja) 2001-07-03

Family

ID=15684483

Family Applications (1)

Application Number Title Priority Date Filing Date
JP15901996A Expired - Fee Related JP3182079B2 (ja) 1996-05-30 1996-05-30 半導体装置の容量素子の配線構造

Country Status (5)

Country Link
US (1) US5892266A (ja)
EP (1) EP0810663B1 (ja)
JP (1) JP3182079B2 (ja)
KR (1) KR100459017B1 (ja)
DE (1) DE69733859T2 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW383414B (en) * 1997-03-05 2000-03-01 Tokyo Electron Ltd Photoresist agent processing method and photoresist agent processing system and evaluation method and processing apparatus for photoresist agent film
US6225678B1 (en) * 1998-12-23 2001-05-01 Microchip Technology Incorporated Layout technique for a matching capacitor array using a continuous top electrode
JP2005038883A (ja) * 2003-07-15 2005-02-10 Sanyo Electric Co Ltd 半導体装置、及び分圧回路
US7009276B2 (en) * 2003-09-26 2006-03-07 Kyocera Corporation Thin film capacitor, thin film capacitor array and electronic component
US11928412B2 (en) * 2020-09-30 2024-03-12 Changxin Memory Technologies, Inc. Method

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60192359A (ja) * 1984-03-14 1985-09-30 Nec Corp 半導体メモリ装置
JPS6134951A (ja) * 1984-07-26 1986-02-19 Toshiba Corp 半導体装置の容量評価用モニタ部
NL8403932A (nl) * 1984-12-24 1986-07-16 Philips Nv Geintegreerde schakeling met kapaciteiten van verschillende kapaciteitswaarden.
US4870541A (en) * 1987-12-16 1989-09-26 Ford Micro Electronics Shielded bar-cap
JPH01206642A (ja) * 1988-02-15 1989-08-18 Fujitsu Ltd 半導体装置における容量測定パターン及び容量測定方法
JPH02213159A (ja) * 1989-02-13 1990-08-24 Mitsubishi Electric Corp キャパシタ
JPH0438862A (ja) * 1990-06-04 1992-02-10 Nec Corp 半導体集積回路装置
JP2752832B2 (ja) * 1992-02-24 1998-05-18 日本電気アイシーマイコンシステム株式会社 半導体集積回路装置
US5322438A (en) * 1993-06-18 1994-06-21 Silicon Systems, Inc. Layout scheme for precise capacitance ratios
GB9317530D0 (en) * 1993-08-21 1993-10-06 Westland Helicopters Fusible support devices for rotating shafts

Also Published As

Publication number Publication date
DE69733859T2 (de) 2006-03-23
KR970077627A (ko) 1997-12-12
EP0810663A1 (en) 1997-12-03
EP0810663B1 (en) 2005-08-03
DE69733859D1 (de) 2005-09-08
JPH09321228A (ja) 1997-12-12
KR100459017B1 (ko) 2005-02-02
US5892266A (en) 1999-04-06

Similar Documents

Publication Publication Date Title
JP3182079B2 (ja) 半導体装置の容量素子の配線構造
JPH0927529A (ja) 位置合わせ検出用半導体装置
US9947602B2 (en) IC structure integrity sensor having interdigitated conductive elements
US5331305A (en) Chip network resistor
US7663243B2 (en) Semiconductor memory device comprising pseudo ground pad and related method
JPH03138973A (ja) 半導体集積回路
JPS63221635A (ja) 半導体装置の製造方法
US20050029623A1 (en) Semiconductor device
US20050012179A1 (en) Semiconductor device
US7130181B2 (en) Semiconductor device
JPH022676A (ja) イメージセンサ
US11928412B2 (en) Method
JPH0661297A (ja) 半導体装置
JP2613941B2 (ja) 半導体容量素子
JPS6134951A (ja) 半導体装置の容量評価用モニタ部
JPS5850028B2 (ja) 半導体装置
JPH0622271B2 (ja) 半導体集積回路装置
JPS582059Y2 (ja) 半導体収納容器
JPH0430452A (ja) 半導体集積回路装置
JPS626703Y2 (ja)
JPS6143471A (ja) 半導体装置の配線構造
JP2551249Y2 (ja) 焦電素子装置
JP2682423B2 (ja) Ｌｓｉの複数線幅の配線方法
JPH0230180A (ja) 半導体メモリ−回路装置
JPH01295441A (ja) 半導体装置

Legal Events

Date Code Title Description
S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees