JP2682423B2 - Ｌｓｉの複数線幅の配線方法 - Google Patents
Ｌｓｉの複数線幅の配線方法Info
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- JP2682423B2 JP2682423B2 JP5342805A JP34280593A JP2682423B2 JP 2682423 B2 JP2682423 B2 JP 2682423B2 JP 5342805 A JP5342805 A JP 5342805A JP 34280593 A JP34280593 A JP 34280593A JP 2682423 B2 JP2682423 B2 JP 2682423B2
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
Description
【０００１】
【産業上の利用分野】集積回路のレイアウト方式に関
し、特にＬＳＩ（大規模集積回路）の複数線幅の配線方
法に関する。
し、特にＬＳＩ（大規模集積回路）の複数線幅の配線方
法に関する。
【０００２】
【従来の技術】ＬＳＩチップの典型的な構成を図２に示
す。図２に示すように、ＬＳＩチップ１の内部ゲートの
周辺には、ＬＳＩ内部の信号をＬＳＩ外部に取り出すた
めの入力・出力のための機能素子や電源供給のための素
子のＩＯセル５が配置されている。
す。図２に示すように、ＬＳＩチップ１の内部ゲートの
周辺には、ＬＳＩ内部の信号をＬＳＩ外部に取り出すた
めの入力・出力のための機能素子や電源供給のための素
子のＩＯセル５が配置されている。
【０００３】このＩＯセル列の外側には、ＬＳＩのピン
に接続されるパッド２が並んでいる。パッド２は、使用
するパッケージのリードフレームにボンディングが容易
な位置に配置されている。ＩＯセル５の各端子６の信号
や電源の接続要求は、このパッド２に割当てる。信号や
電源の接続要求にもとづき該当するパッド２とＩＯセル
の端子６間の配線を行うことにより、パッド２及びリー
ドフレーム（不図示）を経由してＬＳＩのピン（不図
示）に取り出す。
に接続されるパッド２が並んでいる。パッド２は、使用
するパッケージのリードフレームにボンディングが容易
な位置に配置されている。ＩＯセル５の各端子６の信号
や電源の接続要求は、このパッド２に割当てる。信号や
電源の接続要求にもとづき該当するパッド２とＩＯセル
の端子６間の配線を行うことにより、パッド２及びリー
ドフレーム（不図示）を経由してＬＳＩのピン（不図
示）に取り出す。
【０００４】配線は１層で行われるため、パッド、ＩＯ
セルの端子層は配線層と同じで、さらにＩＯセルの端子
とパッドの並びは同じになるようＩＯセルの配置、パッ
ドへの信号の割当てが行われる。
セルの端子層は配線層と同じで、さらにＩＯセルの端子
とパッドの並びは同じになるようＩＯセルの配置、パッ
ドへの信号の割当てが行われる。
【０００５】通常ＩＯセルは１端子のみを持ち、このた
め接続するパッドと一直線に配列できるように配置する
ことが可能である。しかし、アナログ信号や大電流を扱
う特別な機能のＩＯセルは複数の端子を持ち、セル幅が
大きく、図２に示すように直線状には配線できず、配線
の折り曲げが必要とされる。
め接続するパッドと一直線に配列できるように配置する
ことが可能である。しかし、アナログ信号や大電流を扱
う特別な機能のＩＯセルは複数の端子を持ち、セル幅が
大きく、図２に示すように直線状には配線できず、配線
の折り曲げが必要とされる。
【０００６】また、通常のＩＯセルの場合でも、パッド
の間隔がＩＯセルの幅（隣接するＩＯセルの端子）より
狭いとき、直線状に配線することはできない。
の間隔がＩＯセルの幅（隣接するＩＯセルの端子）より
狭いとき、直線状に配線することはできない。
【０００７】ＩＯセルとパッド間は、ＬＳＩチップの上
下左右の各辺上において配線のために必要な間隔があら
かじめ設けられている。この間隔として、通常３〜４格
子で十分である。
下左右の各辺上において配線のために必要な間隔があら
かじめ設けられている。この間隔として、通常３〜４格
子で十分である。
【０００８】この配線問題は、ＬＳＩチップの上下左右
の各辺の長方形のＩＯセルとパッド間の配線領域（以下
「チャネル」という）が一辺上にＩＯセルの端子、その
対辺にパッド端子があり、配線を１層で行うものであ
る。このため、従来各チャネルに対してチャネル配線の
一手法であるリバールーティングを適用して配線問題の
解法が行なわれていた。
の各辺の長方形のＩＯセルとパッド間の配線領域（以下
「チャネル」という）が一辺上にＩＯセルの端子、その
対辺にパッド端子があり、配線を１層で行うものであ
る。このため、従来各チャネルに対してチャネル配線の
一手法であるリバールーティングを適用して配線問題の
解法が行なわれていた。
【０００９】例えば、下辺のチャネルの場合、まず、パ
ッド列、ＩＯセル列に並行な水平方向に配線格子（単に
「格子」ともいう）を設ける。垂直方向の配線格子は設
けない。
ッド列、ＩＯセル列に並行な水平方向に配線格子（単に
「格子」ともいう）を設ける。垂直方向の配線格子は設
けない。
【００１０】次にチャネルの左端にある信号、又は電源
の接続要求（接続すべきパッド、セルの端子の対又は集
合、これを「ネット」という）より、順次左づめに配線
を行う。
の接続要求（接続すべきパッド、セルの端子の対又は集
合、これを「ネット」という）より、順次左づめに配線
を行う。
【００１１】この左づめの配線の実現は、既に配線され
た右端を各配線格子ごとに記憶し、このチャネル内のネ
ットに対して左端にあるネットから順に配線パターンの
決定を行う。
た右端を各配線格子ごとに記憶し、このチャネル内のネ
ットに対して左端にあるネットから順に配線パターンの
決定を行う。
【００１２】配線パターンの決定は、パッド列に近い配
線格子より順次今までに行った配線と重ならない左端を
配線格子の使用済みの右端の位置より求め、この位置で
配線を折り曲げ、これをＩＯセルの端子に到達するまで
繰り返す（図３参照）。この配線処理を上下左右のチャ
ネルに対して行う。
線格子より順次今までに行った配線と重ならない左端を
配線格子の使用済みの右端の位置より求め、この位置で
配線を折り曲げ、これをＩＯセルの端子に到達するまで
繰り返す（図３参照）。この配線処理を上下左右のチャ
ネルに対して行う。
【００１３】配線は、入力信号、出力信号、入出力信
号、アナログ信号、電源配線等多数あり、電源配線は流
れる電流量が大きいため幅を太くし、また入力端子には
不必要な配線容量を減らすために幅を細くしている。こ
のため、配線の幅はパッドの幅以下で多種になってい
る。
号、アナログ信号、電源配線等多数あり、電源配線は流
れる電流量が大きいため幅を太くし、また入力端子には
不必要な配線容量を減らすために幅を細くしている。こ
のため、配線の幅はパッドの幅以下で多種になってい
る。
【００１４】従来、このような複数の幅に対応するた
め、下記（１）又は（２）のいずれかの方法が採られて
いた。
め、下記（１）又は（２）のいずれかの方法が採られて
いた。
【００１５】（１）配線幅の最大値をＷ、配線のスペー
シング（許容間隔）をＳとすると、配線格子の設定にお
いて、パッド列上の第１の配線格子を、ＩＯセルに面す
るパッドの辺からＷ／２離れた位置で、ＩＯセル列と反
対の側に設定し、第２以降の配線格子を第１の配線格子
からＷ＋Ｓの間隔でＩＯセル列の側に設定する（図４
（Ａ）参照）。
シング（許容間隔）をＳとすると、配線格子の設定にお
いて、パッド列上の第１の配線格子を、ＩＯセルに面す
るパッドの辺からＷ／２離れた位置で、ＩＯセル列と反
対の側に設定し、第２以降の配線格子を第１の配線格子
からＷ＋Ｓの間隔でＩＯセル列の側に設定する（図４
（Ａ）参照）。
【００１６】（２）配線格子の設定において、第１の配
線格子をパッド列の中心に設定し、これより配線幅と配
線のスペーシングの最大公約数ｗの間隔で配線格子を設
定する（図４（Ｂ）参照）。
線格子をパッド列の中心に設定し、これより配線幅と配
線のスペーシングの最大公約数ｗの間隔で配線格子を設
定する（図４（Ｂ）参照）。
【００１７】（１）の方法においては、格子の間隔が十
分にあいているので、水平な配線の格子への割当ては配
線幅が単一のときと同様に扱える。
分にあいているので、水平な配線の格子への割当ては配
線幅が単一のときと同様に扱える。
【００１８】（２）の方法の場合、複数の格子を占有で
きるか、あるいは、この複数の格子に割当てる水平配線
が、配線格子間隔が細かいので水平に隣接する配線との
間隔がスペーシングＳ以上であるか、を調べながら配線
する必要がある。
きるか、あるいは、この複数の格子に割当てる水平配線
が、配線格子間隔が細かいので水平に隣接する配線との
間隔がスペーシングＳ以上であるか、を調べながら配線
する必要がある。
【００１９】また、例えば特開昭６２−４７１４９号公
報には、配線幅の異なる複数の配線を処理する方法が提
案されている。この方法は、ＬＳＩの内部領域を配線の
対象とし、第１の格子と第２の格子において、第１の格
子の中心となる位置に第２の格子を幅広配線用に設ける
ものである。この設定方法は、上記（１），（２）の従
来の配線格子の設定をＬＳＩ内部ゲートの領域に適用し
たときに生じる問題を回避するものである。
報には、配線幅の異なる複数の配線を処理する方法が提
案されている。この方法は、ＬＳＩの内部領域を配線の
対象とし、第１の格子と第２の格子において、第１の格
子の中心となる位置に第２の格子を幅広配線用に設ける
ものである。この設定方法は、上記（１），（２）の従
来の配線格子の設定をＬＳＩ内部ゲートの領域に適用し
たときに生じる問題を回避するものである。
【００２０】
【発明が解決しようとする課題】従来の（１）の方法
は、格子間隔として配線の最大の幅をとっているため、
折れ曲がった配線の間隔が配線のスペーシング以上あい
てしまう。特に、図５に示すような例では、右端側の部
分は密に配線できるが、左端側の部分では、最大配線幅
Ｗで格子が設定されているため、配線の間隔が配線のス
ペーシング以上に大きくなり、このためチップサイズが
大きくなるという問題がある。
は、格子間隔として配線の最大の幅をとっているため、
折れ曲がった配線の間隔が配線のスペーシング以上あい
てしまう。特に、図５に示すような例では、右端側の部
分は密に配線できるが、左端側の部分では、最大配線幅
Ｗで格子が設定されているため、配線の間隔が配線のス
ペーシング以上に大きくなり、このためチップサイズが
大きくなるという問題がある。
【００２１】また配線の幅がＷ未満のとき、図５の右端
のパッドのように、パッドと配線との間に湾状の配線形
状（図５の符号９）ができることがある。パッド自身は
配線層を矩形としたものと等価であり、湾状の配線形状
は、ＬＳＩの製造上問題があるため、この湾状の部分９
を配線層の図形で埋める処理が必要になる。
のパッドのように、パッドと配線との間に湾状の配線形
状（図５の符号９）ができることがある。パッド自身は
配線層を矩形としたものと等価であり、湾状の配線形状
は、ＬＳＩの製造上問題があるため、この湾状の部分９
を配線層の図形で埋める処理が必要になる。
【００２２】次に、上記（２）の方法では、折り曲げた
配線間に無駄な間隔はあかないが、先に述べたように、
配線格子の配線の割当情報以外に、既配線との間隔チェ
ックが必要とされ、配線格子の長所が生かされない。
配線間に無駄な間隔はあかないが、先に述べたように、
配線格子の配線の割当情報以外に、既配線との間隔チェ
ックが必要とされ、配線格子の長所が生かされない。
【００２３】また、上記（２）の方法においては、格子
間隔が小さいので、配線格子数が大きくなる。このた
め、配線処理が複雑となり処理時間が増大するという問
題がある。またパッドと配線で湾状の部分ができた時に
は、上記（１）と同じ対応が必要とされる。
間隔が小さいので、配線格子数が大きくなる。このた
め、配線処理が複雑となり処理時間が増大するという問
題がある。またパッドと配線で湾状の部分ができた時に
は、上記（１）と同じ対応が必要とされる。
【００２４】さらに、特開昭６２−４７１４９号公報の
方法は、目的がＬＳＩ内部の信号配線が、配線の抵抗に
よる遅延を低減させるために、通常配線の２倍、３倍、
…、ｎ倍と幅を広げるため、信号線の格子間隔がＷの
時、信号線の格子の中心に（ｎ＋２）＊Ｗの間隔で配線
格子を設定すれば十分とされるが、これを、本発明が解
決しようとする問題に適用すると配線幅が１００μｍ，
１２０μｍ、配線のスペーシングが２μｍのとき、第１
の格子を１０２μｍとすると第２の格子間隔は第１の格
子の２倍の２０４μｍとなる。
方法は、目的がＬＳＩ内部の信号配線が、配線の抵抗に
よる遅延を低減させるために、通常配線の２倍、３倍、
…、ｎ倍と幅を広げるため、信号線の格子間隔がＷの
時、信号線の格子の中心に（ｎ＋２）＊Ｗの間隔で配線
格子を設定すれば十分とされるが、これを、本発明が解
決しようとする問題に適用すると配線幅が１００μｍ，
１２０μｍ、配線のスペーシングが２μｍのとき、第１
の格子を１０２μｍとすると第２の格子間隔は第１の格
子の２倍の２０４μｍとなる。
【００２５】１２０μｍの幅に対しては、格子間隔は１
２２μｍで十分であるが、特開昭６２−４７１４９号公
報の方法では、格子間隔は２０４μｍとされるため、１
２０μｍの配線が隣接したとき、間隔は図６に示すよう
に配線のスペーシング以上の８４μｍとなり、隣接する
折り曲げた配線の間隔を最小化できないことになる。
２２μｍで十分であるが、特開昭６２−４７１４９号公
報の方法では、格子間隔は２０４μｍとされるため、１
２０μｍの配線が隣接したとき、間隔は図６に示すよう
に配線のスペーシング以上の８４μｍとなり、隣接する
折り曲げた配線の間隔を最小化できないことになる。
【００２６】従って、本発明の目的は、前記問題点を解
消し、セルベースのＬＳＩのパッドとＩＯセル間の配線
において、さまざまな配線幅に対して配線間隔が最小と
なるように配線を行い、チップの高集積化を図る配線方
法の提供にある。
消し、セルベースのＬＳＩのパッドとＩＯセル間の配線
において、さまざまな配線幅に対して配線間隔が最小と
なるように配線を行い、チップの高集積化を図る配線方
法の提供にある。
【００２７】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、ＬＳＩチップの周辺部において複数線幅
の配線を配線格子を設けて行なう方法であって、並行す
る配線格子の設定において配線格子への割当て可能な配
線幅を限定し、複数の異なる配線幅ｗi（i=0〜n）に対
して、まず配線前に各配線幅ｗiについて、パッド列上
の第１の配線格子を、ＩＯセルに面するパッドの辺から
少なくともｗ i ／２離れた位置で、前記ＩＯセル列と反
対の側に設定すると共に、第２以降の配線格子を前記第
１の配線格子より実質的にｗi＋Ｓ（但し、Ｓは配線の
許容間隔）の間隔で前記ＩＯセル列の側に設定し、次
に、配線幅ｗ i の配線を配線幅ｗ i の配線格子に割り当て
た直後、すなわち、次の配線を行う前に、該配線格子の
位置からｗi／２＋Ｓ＋ｗj／２離間した位置に配線幅ｗ
jの配線格子が存在しないときに、該配線格子を追加す
ることを特徴とするＬＳＩの複数線幅の配線方法を提供
する。
め、本発明は、ＬＳＩチップの周辺部において複数線幅
の配線を配線格子を設けて行なう方法であって、並行す
る配線格子の設定において配線格子への割当て可能な配
線幅を限定し、複数の異なる配線幅ｗi（i=0〜n）に対
して、まず配線前に各配線幅ｗiについて、パッド列上
の第１の配線格子を、ＩＯセルに面するパッドの辺から
少なくともｗ i ／２離れた位置で、前記ＩＯセル列と反
対の側に設定すると共に、第２以降の配線格子を前記第
１の配線格子より実質的にｗi＋Ｓ（但し、Ｓは配線の
許容間隔）の間隔で前記ＩＯセル列の側に設定し、次
に、配線幅ｗ i の配線を配線幅ｗ i の配線格子に割り当て
た直後、すなわち、次の配線を行う前に、該配線格子の
位置からｗi／２＋Ｓ＋ｗj／２離間した位置に配線幅ｗ
jの配線格子が存在しないときに、該配線格子を追加す
ることを特徴とするＬＳＩの複数線幅の配線方法を提供
する。
【００２８】
【実施例】図面を参照して本発明の実施例について説明
する。
する。
【００２９】
【実施例１】図１は、本発明に係る配線方法の一実施例
の処理の流れを表すフローチャートである。また、図７
〜図９は、ＬＳＩチップの下辺におけるＩＯセルとパッ
ドの部分図である。
の処理の流れを表すフローチャートである。また、図７
〜図９は、ＬＳＩチップの下辺におけるＩＯセルとパッ
ドの部分図である。
【００３０】図１の処理ステップでは、複数の配線幅ｗ
iは、８０μｍ，１００μｍ，１２０μｍとされ、配線
のスペーシングＳは２μｍとされる。
iは、８０μｍ，１００μｍ，１２０μｍとされ、配線
のスペーシングＳは２μｍとされる。
【００３１】各配線幅の第１の配線格子は、図７に示す
ように、パッドの上辺よりそれぞれ４０μｍ，５０μ
ｍ，６０μｍ離れたパッド列上の位置に設定する（すな
わち、ＩＯセルに面するパッドの上辺（パッドの内側の
辺）からｗ i ／２離れた位置で、ＩＯセル列と反対の側
に設定する）。
ように、パッドの上辺よりそれぞれ４０μｍ，５０μ
ｍ，６０μｍ離れたパッド列上の位置に設定する（すな
わち、ＩＯセルに面するパッドの上辺（パッドの内側の
辺）からｗ i ／２離れた位置で、ＩＯセル列と反対の側
に設定する）。
【００３２】第２の配線格子以降は、第１の配線格子よ
り、それぞれ、８２μｍ，１０２μｍ，１２２μｍの間
隔（すなわち、ｗi／２＋Ｓの間隔）で設定する（図７
参照）。
り、それぞれ、８２μｍ，１０２μｍ，１２２μｍの間
隔（すなわち、ｗi／２＋Ｓの間隔）で設定する（図７
参照）。
【００３３】次に第２の処理ステップでは、左端のネッ
トを順次配線する。図８に示すように、未配線のネット
のうち、左端のネットＮに対して、既に配線されたもの
との重ならない点を、その幅の配線格子のみ注目して求
め、折れ曲げ点を決める。
トを順次配線する。図８に示すように、未配線のネット
のうち、左端のネットＮに対して、既に配線されたもの
との重ならない点を、その幅の配線格子のみ注目して求
め、折れ曲げ点を決める。
【００３４】配線を折り曲げたとき、この折れ曲げ配線
の上下の所定の位置に、各配線幅の配線格子が存在しな
ければ、配線格子を追加する。
の上下の所定の位置に、各配線幅の配線格子が存在しな
ければ、配線格子を追加する。
【００３５】例えば、図８のネットＮの配線幅が８０μ
ｍのとき、配線幅８０μｍ，１００μｍ，１２０μｍに
対して、この折れ曲げ配線が割当てられた格子より、上
下それぞれ８２μｍ，９２μｍ，１０２μｍの位置（す
なわち、ｗi／２＋Ｓ＋ｗj／２の位置）に配線格子が存
在しなければ、該位置に配線幅ｗj用の配線格子が追加
される。
ｍのとき、配線幅８０μｍ，１００μｍ，１２０μｍに
対して、この折れ曲げ配線が割当てられた格子より、上
下それぞれ８２μｍ，９２μｍ，１０２μｍの位置（す
なわち、ｗi／２＋Ｓ＋ｗj／２の位置）に配線格子が存
在しなければ、該位置に配線幅ｗj用の配線格子が追加
される。
【００３６】すなわち、図８において、８０μｍ幅用の
配線格子１１から９２μｍ（４０＋２＋５０＝９２μ
ｍ），１０２μｍ（４０＋２＋６０＝１０２μｍ）の位
置に、それぞれ１００μｍ幅用の配線格子１４と１２０
μｍ幅用の配線格子１５が追加されている。なお、図８
では上側のみの追加格子が示されている。
配線格子１１から９２μｍ（４０＋２＋５０＝９２μ
ｍ），１０２μｍ（４０＋２＋６０＝１０２μｍ）の位
置に、それぞれ１００μｍ幅用の配線格子１４と１２０
μｍ幅用の配線格子１５が追加されている。なお、図８
では上側のみの追加格子が示されている。
【００３７】次に各配線幅ｗjの配線格子Ｒjに対して、
このネットＮの水平・垂直の配線と重なるとき、配線格
子Ｒjとの重なり（図９参照）の部分を配線済みに設定
する。
このネットＮの水平・垂直の配線と重なるとき、配線格
子Ｒjとの重なり（図９参照）の部分を配線済みに設定
する。
【００３８】この配線済みの設定において、配線格子Ｒ
jに後に割当てられる配線幅ｗjは既に知られているの
で、この配線格子Ｒjに配線幅ｗjの配線が行なわれるも
のと仮定し、この仮の配線とネットＮとの配線間隔がス
ペーシングＳ未満のとき、配線格子Ｒjを配線済みとす
る。この設定法により、配線格子Ｒjの使用の可否は、
Ｒjの格子の配線の可否のみで判断できる。
jに後に割当てられる配線幅ｗjは既に知られているの
で、この配線格子Ｒjに配線幅ｗjの配線が行なわれるも
のと仮定し、この仮の配線とネットＮとの配線間隔がス
ペーシングＳ未満のとき、配線格子Ｒjを配線済みとす
る。この設定法により、配線格子Ｒjの使用の可否は、
Ｒjの格子の配線の可否のみで判断できる。
【００３９】以上述べたように、配線処理の中で、折れ
曲がった配線の縁より、（配線のスペーシング）＋（相
手の配線格子）に割当てられる配線の幅の１／２の位置
の配線格子を追加するため、図９に示すように、折れ曲
がった配線の間隔はスペーシングＳで済む。
曲がった配線の縁より、（配線のスペーシング）＋（相
手の配線格子）に割当てられる配線の幅の１／２の位置
の配線格子を追加するため、図９に示すように、折れ曲
がった配線の間隔はスペーシングＳで済む。
【００４０】また、パッド上の配線格子が、ＩＯセルに
面するパッドの辺からｗ i ／２離れた位置で、ＩＯセル
列の反対側にあるため、パッドと配線間における湾状の
配線形状の形成が防止されている。
面するパッドの辺からｗ i ／２離れた位置で、ＩＯセル
列の反対側にあるため、パッドと配線間における湾状の
配線形状の形成が防止されている。
【００４１】さらに、配線チャネル内に矩形の配線禁止
（「禁止領域」ともいう）があるとき、その禁止領域を
矩形を折り曲げた配線とみなし、配線格子の追加設定を
本発明の方法で行い、これらの配線格子と配線格子の重
なり部分を既配線とすることにより、配線禁止と配線の
間隔が配線のスペーシングとなる様な配線が可能にな
る。
（「禁止領域」ともいう）があるとき、その禁止領域を
矩形を折り曲げた配線とみなし、配線格子の追加設定を
本発明の方法で行い、これらの配線格子と配線格子の重
なり部分を既配線とすることにより、配線禁止と配線の
間隔が配線のスペーシングとなる様な配線が可能にな
る。
【００４２】次に本発明に係る実施例と従来の配線方法
との比較を行う。本実施例では、図７〜図９に示す例の
場合、ＩＯセルとパッドの間隔は、折り曲げ配線が３段
あり、配線幅とそのスペーシングを合わせると、２＋８
０＋２＋１００＋２＋１２０＋２＝３０８μｍで済む。
これに対して、最大の配線幅で設定する前記（１）の従
来方法の場合、２＋１２０＋２＋１２０＋２＋１２０＋
２＝３６８μｍとなり、６０μｍ余計に必要となる。
との比較を行う。本実施例では、図７〜図９に示す例の
場合、ＩＯセルとパッドの間隔は、折り曲げ配線が３段
あり、配線幅とそのスペーシングを合わせると、２＋８
０＋２＋１００＋２＋１２０＋２＝３０８μｍで済む。
これに対して、最大の配線幅で設定する前記（１）の従
来方法の場合、２＋１２０＋２＋１２０＋２＋１２０＋
２＝３６８μｍとなり、６０μｍ余計に必要となる。
【００４３】また、配線格子を配線幅と配線格子の最大
公約数で設定する前記（２）の従来方法では ＩＯセル
のパッドの間隔は、本実施例と同じく３０８μｍで配線
できるが、配線格子間隔が２μｍとなり、３０８μｍの
間隔のとき、１５９本もの配線格子が設定される。
公約数で設定する前記（２）の従来方法では ＩＯセル
のパッドの間隔は、本実施例と同じく３０８μｍで配線
できるが、配線格子間隔が２μｍとなり、３０８μｍの
間隔のとき、１５９本もの配線格子が設定される。
【００４４】本発明の実施例では、３（水平方向の配
線）×３（種類の配線幅）＋６（個の折れ曲げ配線）×
６（追加する配線格子の最大本数）＝４５本であり、格
子数が大幅に少なくて済む。すなわち、図９に示すよう
に、配線格子は、８０μｍ，１００μｍ，１２０μｍの
配線幅毎３本で計３×３とされ、また、折れ曲げ配線と
しては、パッドとＩＯセル間の水平の配線本数として６
本（図９参照）、追加する配線格子の最大本数は３種の
各配線幅毎に上下に２本で全体で６本となり、計６×６
とされる。
線）×３（種類の配線幅）＋６（個の折れ曲げ配線）×
６（追加する配線格子の最大本数）＝４５本であり、格
子数が大幅に少なくて済む。すなわち、図９に示すよう
に、配線格子は、８０μｍ，１００μｍ，１２０μｍの
配線幅毎３本で計３×３とされ、また、折れ曲げ配線と
しては、パッドとＩＯセル間の水平の配線本数として６
本（図９参照）、追加する配線格子の最大本数は３種の
各配線幅毎に上下に２本で全体で６本となり、計６×６
とされる。
【００４５】さらに前記（２）の従来方法では、１００
μｍ幅は配線格子５０本に相当しており、配線時に大量
の配線格子の検索が必要とされるため、長時間の処理を
要するが、本発明に係る上記実施例では、１つの格子で
配線の可否が判断できるため、高速に配線が行なえる。
μｍ幅は配線格子５０本に相当しており、配線時に大量
の配線格子の検索が必要とされるため、長時間の処理を
要するが、本発明に係る上記実施例では、１つの格子で
配線の可否が判断できるため、高速に配線が行なえる。
【００４６】
【実施例２】図１０を参照して、本発明の第２の実施例
を説明する。最近の大規模なＬＳＩは多ピンの傾向にあ
り、このためパッドを単列ではなく、例えば図１０に示
すように、内側と外側２列に交互に千鳥状に配置してい
る。
を説明する。最近の大規模なＬＳＩは多ピンの傾向にあ
り、このためパッドを単列ではなく、例えば図１０に示
すように、内側と外側２列に交互に千鳥状に配置してい
る。
【００４７】パッドはＬＳＩ周辺に２重のリング状にな
らんでおり、周辺部の配線を配線格子を設けて行なう場
合、内側のパッド列上に対して、上記第１の実施例で説
明した設定方法に従い、配線幅ｗiの第１の配線格子
を、内側のパッド列のＩＯセルに面するパッドの辺から
ｗ i ／２以上離れた位置でＩＯセル列と反対の側に設定
する。
らんでおり、周辺部の配線を配線格子を設けて行なう場
合、内側のパッド列上に対して、上記第１の実施例で説
明した設定方法に従い、配線幅ｗiの第１の配線格子
を、内側のパッド列のＩＯセルに面するパッドの辺から
ｗ i ／２以上離れた位置でＩＯセル列と反対の側に設定
する。
【００４８】そして図１０に示すように、第１の配線格
子のＩＯセル列と反対の側に、外側のパッド列のＩＯセ
ルに面するパッドの辺からｗ i ／２離れた位置でＩＯセ
ル列と反対の側に、つまり外側のパッド列上に配線格子
を設定する。また、ここで設けた配線格子のＩＯセル列
の側にある内側パッド列パッドに信号が割り当てられた
場合、図１０に示すようにこの配線格子に配線禁止を設
定し、以下、前記第１の実施例の方法（図１参照）によ
り配線を行う。
子のＩＯセル列と反対の側に、外側のパッド列のＩＯセ
ルに面するパッドの辺からｗ i ／２離れた位置でＩＯセ
ル列と反対の側に、つまり外側のパッド列上に配線格子
を設定する。また、ここで設けた配線格子のＩＯセル列
の側にある内側パッド列パッドに信号が割り当てられた
場合、図１０に示すようにこの配線格子に配線禁止を設
定し、以下、前記第１の実施例の方法（図１参照）によ
り配線を行う。
【００４９】なお、本発明を各実施例について説明した
が、本発明は、上記実施態様にのみ限定されるものでな
く、本発明の原理に準ずる各種実施態様を含むことは勿
論である。
が、本発明は、上記実施態様にのみ限定されるものでな
く、本発明の原理に準ずる各種実施態様を含むことは勿
論である。
【００５０】
【発明の効果】以上説明したように、本発明によれば、
配線幅の異なる複数の配線方法において、必要な配線格
子を配線しながら生成することにより、隣接する配線間
隔は最小となり、不要な配線格子の生成は回避され、現
在配線中のネットの配線格子情報のみで配線の可否を判
断できるため、従来の配線方法と比較して特段の高速配
線処理を達成している。
配線幅の異なる複数の配線方法において、必要な配線格
子を配線しながら生成することにより、隣接する配線間
隔は最小となり、不要な配線格子の生成は回避され、現
在配線中のネットの配線格子情報のみで配線の可否を判
断できるため、従来の配線方法と比較して特段の高速配
線処理を達成している。
【００５１】また、本発明によれば、セルベースのＬＳ
ＩのパッドとＩＯセル間の配線において、様々な配線幅
に対して配線間隔が最小となるように配線が行われ、チ
ップの増大を抑止し、高集積化を達成するものである。
ＩのパッドとＩＯセル間の配線において、様々な配線幅
に対して配線間隔が最小となるように配線が行われ、チ
ップの増大を抑止し、高集積化を達成するものである。
【００５２】さらに、本発明によれば、パッドと配線間
における湾状の配線形状が生じないため、湾状の領域を
埋める処理も不要とされ、高速且つ高効率の配線を実現
する。
における湾状の配線形状が生じないため、湾状の領域を
埋める処理も不要とされ、高速且つ高効率の配線を実現
する。
【図１】本発明の一実施例の処理の流れを示すフローチ
ャートである。
ャートである。
【図２】ＬＳＩチップの構成を示す説明図である。
【図３】リバールーティングの手順を示す説明図であ
る。
る。
【図４】従来の配線格子の定義方法を示す図である。
【図５】従来法による配線を示す図である。
【図６】従来法の配線格子を示す図である。
【図７】本実施例の最初の処理工程を示す説明図であ
る。
る。
【図８】本実施例の次の処理工程を示す説明図である。
【図９】本実施例の更に次の処理工程を示す説明図であ
る。
る。
【図１０】本発明の第２の実施例の説明図である。
１ ＬＳＩチップ ２ パッド ３ 内部ゲート ４ 配線 ５ ＩＯセル ６ ＩＯセルの端子 ７ 配線格子 ８ 配線の折れ曲げ位置 ９ 湾状のくぼみ １０ ＩＯセル列 １１ ８０μｍ幅用の配線格子 １２ １００μｍ幅用の配線格子 １３ １２０μｍ幅用の配線格子 １４ 追加された１００μｍ幅用の配線格子 １５ 追加された１２０μｍ幅用の配線格子 １６ 配線禁止
Claims (3)
- 【請求項１】ＬＳＩチップの周辺部において複数線幅の
配線を配線格子を設けて行なう方法であって、 並行する配線格子の設定において配線格子への割当て可
能な配線幅を限定し、複数の異なる配線幅ｗi（i=0〜
n）に対して、まず配線前に各配線幅ｗiについて、パッ
ド列上の第１の配線格子を、ＩＯセルに面するパッドの
辺から少なくともｗ i ／２離れた位置で、前記ＩＯセル
列と反対の側に設定すると共に、第２以降の配線格子を
前記第１の配線格子より実質的にｗi＋Ｓ（但し、Ｓは
配線の許容間隔）の間隔で前記ＩＯセル列の側に設定
し、 次に、配線幅ｗ i の配線を配線幅ｗ i の配線格子に割り当
てた直後、すなわち、次の配線を行う前に、該配線格子
の位置からｗi／２＋Ｓ＋ｗj／２離間した位置に配線幅
ｗjの配線格子が存在しないときに、該配線格子を追加
することを特徴とするＬＳＩの複数線幅の配線方法。 - 【請求項２】配線幅ｗiの配線を折り曲げたとき、該折
れ曲げ配線が割当てられた配線格子から上下ｗi／２＋
Ｓ＋ｗj／２離間した位置に、配線幅ｗjの配線格子が存
在しない場合に該配線格子を追加することを特徴とする
請求項１記載のＬＳＩの複数線幅の配線方法。 - 【請求項３】前記各配線幅ｗjの配線格子に対して配線
と重なるとき、配線格子との重なり部分を配線済みに設
定することを特徴とする請求項１記載のＬＳＩの複数線
幅の配線方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5342805A JP2682423B2 (ja) | 1993-12-16 | 1993-12-16 | Ｌｓｉの複数線幅の配線方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5342805A JP2682423B2 (ja) | 1993-12-16 | 1993-12-16 | Ｌｓｉの複数線幅の配線方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07169841A JPH07169841A (ja) | 1995-07-04 |
| JP2682423B2 true JP2682423B2 (ja) | 1997-11-26 |
Family
ID=18356638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5342805A Expired - Fee Related JP2682423B2 (ja) | 1993-12-16 | 1993-12-16 | Ｌｓｉの複数線幅の配線方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2682423B2 (ja) |
-
1993
- 1993-12-16 JP JP5342805A patent/JP2682423B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07169841A (ja) | 1995-07-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970708 |
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