JP3017169B2 - 半導体集積回路装置及びそのレイアウト方法 - Google Patents
半導体集積回路装置及びそのレイアウト方法Info
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- JP3017169B2 JP3017169B2 JP10209138A JP20913898A JP3017169B2 JP 3017169 B2 JP3017169 B2 JP 3017169B2 JP 10209138 A JP10209138 A JP 10209138A JP 20913898 A JP20913898 A JP 20913898A JP 3017169 B2 JP3017169 B2 JP 3017169B2
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびそのレイアウト方法に関し、特にクロックスキ
ューを低減するハードマクロのレイアウト技術に関す
る。
置およびそのレイアウト方法に関し、特にクロックスキ
ューを低減するハードマクロのレイアウト技術に関す
る。
【０００２】
【従来の技術】クロック分配元から供給先までの配線長
の相違等によりチップ上の各フリップフロップに分配さ
れるクロック信号にスキューが生じ、クロックスキュー
が大となると誤動作等を招くことになる。ＬＳＩの大規
模化に伴い、クロックスキューの低減を図るため、従来
より各種方法が提案されている。例えば特開平７−２８
８２８３号公報には、内部コア（ハードマクロ）もしく
はチップを、複数の領域に分割し、その領域内に、予め
太線配線によるメッシュ状のクロック配線（辺クロック
配線、中心軸クロック配線、チャンネルクロック配線）
を用意しておき、通常配線幅のクロック引き出し線によ
り、フリップフロップ（ＦＦ）に接続するようにした半
導体集積回路装置が提案されている。この半導体集積回
路装置においては、クロック配線形状が固定されている
ために、配線見積もりが容易となり、かつ、太幅配線を
用いることにより、スキューの低減を図っている。
の相違等によりチップ上の各フリップフロップに分配さ
れるクロック信号にスキューが生じ、クロックスキュー
が大となると誤動作等を招くことになる。ＬＳＩの大規
模化に伴い、クロックスキューの低減を図るため、従来
より各種方法が提案されている。例えば特開平７−２８
８２８３号公報には、内部コア（ハードマクロ）もしく
はチップを、複数の領域に分割し、その領域内に、予め
太線配線によるメッシュ状のクロック配線（辺クロック
配線、中心軸クロック配線、チャンネルクロック配線）
を用意しておき、通常配線幅のクロック引き出し線によ
り、フリップフロップ（ＦＦ）に接続するようにした半
導体集積回路装置が提案されている。この半導体集積回
路装置においては、クロック配線形状が固定されている
ために、配線見積もりが容易となり、かつ、太幅配線を
用いることにより、スキューの低減を図っている。
【０００３】しかし、使用するハードマクロが、チップ
上に形成するクロック配線メッシュのマスよりも大きい
場合、ハードマクロ上にクロックメッシュを形成でき
ず、その形状を変形せざるを得ない。このため、クロッ
ク供給配線を迂回させる部分が生じ、これが、クロック
スキューの発生の原因となる。
上に形成するクロック配線メッシュのマスよりも大きい
場合、ハードマクロ上にクロックメッシュを形成でき
ず、その形状を変形せざるを得ない。このため、クロッ
ク供給配線を迂回させる部分が生じ、これが、クロック
スキューの発生の原因となる。
【０００４】その他のクロックスキュー低減手法とし
て、例えば特開平９−８２２８号公報には、フリップフ
ロップ（ＦＦ）のみを配置する領域とその他のブロック
を配置する領域とに分けることにより、クロック配線領
域を限定し、スキュー低減を図っている。しかし、ＦＦ
と組み合わせ回路との配線が冗長になりやすく、そのた
めに配線領域が大きくなりチップ面積も大きくなりやす
い。
て、例えば特開平９−８２２８号公報には、フリップフ
ロップ（ＦＦ）のみを配置する領域とその他のブロック
を配置する領域とに分けることにより、クロック配線領
域を限定し、スキュー低減を図っている。しかし、ＦＦ
と組み合わせ回路との配線が冗長になりやすく、そのた
めに配線領域が大きくなりチップ面積も大きくなりやす
い。
【０００５】また、ＦＦと組み合わせ回路との配線が冗
長になるためにデータ信号に遅延が生じ、特に高速回路
において、セットアップなどのタイミングエラーが発生
しやすい。
長になるためにデータ信号に遅延が生じ、特に高速回路
において、セットアップなどのタイミングエラーが発生
しやすい。
【０００６】
【発明が解決しようとする課題】このような問題を解決
する方法として、例えば特開平８−１１６０２５号公報
には、チップ内に予めクロックメッシュ配線を用意して
おき、そのクロックメッシュ配線の近傍をＦＦ配置領域
とし、その他の領域を組み合わせ回路の領域としてい
る。
する方法として、例えば特開平８−１１６０２５号公報
には、チップ内に予めクロックメッシュ配線を用意して
おき、そのクロックメッシュ配線の近傍をＦＦ配置領域
とし、その他の領域を組み合わせ回路の領域としてい
る。
【０００７】しかしながら、この従来の方法において
も、クロックメッシュを跨ぐような大きなハードマクロ
を使用する場合、メッシュ形状を変形せざるを得ず、そ
の迂回配線により、スキュー発生の原因となる可能性が
ある。
も、クロックメッシュを跨ぐような大きなハードマクロ
を使用する場合、メッシュ形状を変形せざるを得ず、そ
の迂回配線により、スキュー発生の原因となる可能性が
ある。
【０００８】また、図８に示すように、ハードマクロ２
内に予め配線が通るように、配線領域４１を設けてレイ
アウトする方法が知られている。この方法では、予め考
えられる最大本数の配線領域をハードマクロ上に確保す
る必要があり、その分、ハードマクロ面積が大きくな
り、デッドスペースが発生しやすい。
内に予め配線が通るように、配線領域４１を設けてレイ
アウトする方法が知られている。この方法では、予め考
えられる最大本数の配線領域をハードマクロ上に確保す
る必要があり、その分、ハードマクロ面積が大きくな
り、デッドスペースが発生しやすい。
【０００９】また、ハードマクロのレイアウト時に使用
できる配線層を制限しておき、チップレイアウト時に、
ハードマクロで未使用の配線層を用いて配線する方法も
あるが、この方法も、ハードマクロのレイアウト時に使
える配線チャネルが少ないために、マクロ面積が必要以
上に大きくなりやすい。
できる配線層を制限しておき、チップレイアウト時に、
ハードマクロで未使用の配線層を用いて配線する方法も
あるが、この方法も、ハードマクロのレイアウト時に使
える配線チャネルが少ないために、マクロ面積が必要以
上に大きくなりやすい。
【００１０】図９に示すように、ハードマクロ３、４を
チップ５の隅に強制配置してマクロ上を通過する配線を
なるべく少なくするようにする方法も知られている。
チップ５の隅に強制配置してマクロ上を通過する配線を
なるべく少なくするようにする方法も知られている。
【００１１】しかし、実際には、領域６にファンクショ
ンブロックが自動配置され、ハードマクロ４上を配線し
ようとして配線できず、ハードマクロ４を迂回するよう
に配線が行われる。この迂回配線に、ＣＴＳ（クロック
ツリーシンセシス）配線が含まれていた場合、クロック
スキューとして現れる。
ンブロックが自動配置され、ハードマクロ４上を配線し
ようとして配線できず、ハードマクロ４を迂回するよう
に配線が行われる。この迂回配線に、ＣＴＳ（クロック
ツリーシンセシス）配線が含まれていた場合、クロック
スキューとして現れる。
【００１２】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、チップレイアウ
ト時にハードマクロを迂回するＣＴＳ配線を無くし、ク
ロックスキューを低減するとともに、ハードマクロの特
性の低下を回避する、ハードマクロを用いたチップレイ
アウト方法及び半導体集積回路装置を提供することにあ
る。
てなされたものであって、その目的は、チップレイアウ
ト時にハードマクロを迂回するＣＴＳ配線を無くし、ク
ロックスキューを低減するとともに、ハードマクロの特
性の低下を回避する、ハードマクロを用いたチップレイ
アウト方法及び半導体集積回路装置を提供することにあ
る。
【００１３】
【課題を解決するための手段】前記目的を達成する本発
明は、チップレイアウト時にハードマクロを複数のブロ
ックに分割し、該分割された複数のブロックのうちクロ
ックツリーシンセシス配線を間に通過させるブロック間
を互いに離間させて前記各ブロックを配置し、互いに離
間された前記ブロック間を前記クロックツリーシンセシ
ス配線の通路として利用可能としたものである。
明は、チップレイアウト時にハードマクロを複数のブロ
ックに分割し、該分割された複数のブロックのうちクロ
ックツリーシンセシス配線を間に通過させるブロック間
を互いに離間させて前記各ブロックを配置し、互いに離
間された前記ブロック間を前記クロックツリーシンセシ
ス配線の通路として利用可能としたものである。
【００１４】本発明においては、前記ハードマクロ内の
ブロック間を接続する配線の配線長を予め定められた長
さに固定しておく。
ブロック間を接続する配線の配線長を予め定められた長
さに固定しておく。
【００１５】
【発明の実施の形態】本発明の実施の形態について説明
する。本発明による、クロックスキューを低減するハー
ドマクロレイアウトは、チップレイアウト時に、ハード
マクロを分割することにより、ＣＴＳ等の主要配線を迂
回させるこなく、チップレイアウトを行うことができる
ハードマクロを提供するものである。
する。本発明による、クロックスキューを低減するハー
ドマクロレイアウトは、チップレイアウト時に、ハード
マクロを分割することにより、ＣＴＳ等の主要配線を迂
回させるこなく、チップレイアウトを行うことができる
ハードマクロを提供するものである。
【００１６】図１において、例えば、ハードマクロの下
辺方向から上辺方向へのチップのＣＴＳ配線があった場
合、ハードマクロ内配線を、図２に示すように、ブロッ
ク１１とブロック１２の間と、ブロック１４とブロック
１５の間を分割することにより、ＣＴＳ配線がハードマ
クロを迂回することを無くし、クロックスキューを低減
する。
辺方向から上辺方向へのチップのＣＴＳ配線があった場
合、ハードマクロ内配線を、図２に示すように、ブロッ
ク１１とブロック１２の間と、ブロック１４とブロック
１５の間を分割することにより、ＣＴＳ配線がハードマ
クロを迂回することを無くし、クロックスキューを低減
する。
【００１７】その際、本発明の実施の形態においては、
ハードマクロ内のブロック間を接続する配線の配線長
は、図１と同じであるため、ハードマクロの動作タイミ
ングに変化は生じない。
ハードマクロ内のブロック間を接続する配線の配線長
は、図１と同じであるため、ハードマクロの動作タイミ
ングに変化は生じない。
【００１８】
【実施例】本発明の実施例について図面を参照して説明
する。図１は、本発明の一実施例を説明するための図で
ある。図１を参照すると、ハードマクロは、ハードマク
ロレイアウト時に、 ステップ（１） マクロをブロック１１から１６の複数
のブロックに分割してレイアウトしておくとともに、 ステップ（２） 分割したブロック間は、配線２１〜２
４で接続する。
する。図１は、本発明の一実施例を説明するための図で
ある。図１を参照すると、ハードマクロは、ハードマク
ロレイアウト時に、 ステップ（１） マクロをブロック１１から１６の複数
のブロックに分割してレイアウトしておくとともに、 ステップ（２） 分割したブロック間は、配線２１〜２
４で接続する。
【００１９】そして、配線２１〜２４と同じ配線長を持
つ配線２５〜３０（図２〜図５参照）を予め用意するこ
とにより、ハードマクロが分割されブロック間の距離が
変わっても、配線を入れ替えることにより、マクロ内の
遅延値が変わらないようにすることができる。
つ配線２５〜３０（図２〜図５参照）を予め用意するこ
とにより、ハードマクロが分割されブロック間の距離が
変わっても、配線を入れ替えることにより、マクロ内の
遅延値が変わらないようにすることができる。
【００２０】上記ステップ（２）の分割したブロック間
の配線をライブラリ化する場合、上記ステップ（１）で
分割したブロックを配置する間隔の組み合わせにより、
用意すべき配線パターンの本数は決まる。具体的には、
その配線パターンが横切るブロックの配置の組み合わせ
本数分用意する。
の配線をライブラリ化する場合、上記ステップ（１）で
分割したブロックを配置する間隔の組み合わせにより、
用意すべき配線パターンの本数は決まる。具体的には、
その配線パターンが横切るブロックの配置の組み合わせ
本数分用意する。
【００２１】例えば、図２の配線２６は、ブロック１
４、１５、１６、１３の４つのブロックを横切ってい
る。ブロック間の間隔は、空けるか空けないかの２通り
しか取らないと仮定した場合、配線２６は、最低４通り
の配線パターンを用意すればよい。
４、１５、１６、１３の４つのブロックを横切ってい
る。ブロック間の間隔は、空けるか空けないかの２通り
しか取らないと仮定した場合、配線２６は、最低４通り
の配線パターンを用意すればよい。
【００２２】上記（１）のブロック、及びステップ
（２）の配線を組み合わせて配置することによりマクロ
としての機能を果たす。
（２）の配線を組み合わせて配置することによりマクロ
としての機能を果たす。
【００２３】図１に示した本発明の一実施例のハードマ
クロについて説明する。
クロについて説明する。
【００２４】ハードマクロを迂回するＣＴＳ配線がない
場合には、図１に示すように、間隔を開けることなく各
ブロックの配置を行う。その際、各ブロック間の配線は
予め回路設計等で定められた長さとなるように調整され
る。そのため図１では、このブロック間配線は、最短で
はない配線を用いたレイアウトとなっている。
場合には、図１に示すように、間隔を開けることなく各
ブロックの配置を行う。その際、各ブロック間の配線は
予め回路設計等で定められた長さとなるように調整され
る。そのため図１では、このブロック間配線は、最短で
はない配線を用いたレイアウトとなっている。
【００２５】ハードマクロを迂回するＣＴＳ配線があ
り、その方向がＹ方向の接続であった場合、図２に示す
ように、ブロック１１、１４と、ブロック１２、１５間
にＣＴＳ配線を通すための間隔をあけて、各ブロックの
配置を行う。
り、その方向がＹ方向の接続であった場合、図２に示す
ように、ブロック１１、１４と、ブロック１２、１５間
にＣＴＳ配線を通すための間隔をあけて、各ブロックの
配置を行う。
【００２６】この場合も、各ブロック間の配線長は、予
め定められた長さとなるように調整される。図２では、
ブロック１１と１２、１４と１３、もしくは１４と１６
を接続する配線は、配線長そのものは、それぞれ図１の
配線２１、２３、２４と同じ配線長だが、配線パターン
が異なった配線２５、２６、２７を用いて実現してい
る。
め定められた長さとなるように調整される。図２では、
ブロック１１と１２、１４と１３、もしくは１４と１６
を接続する配線は、配線長そのものは、それぞれ図１の
配線２１、２３、２４と同じ配線長だが、配線パターン
が異なった配線２５、２６、２７を用いて実現してい
る。
【００２７】図３は、配線を通す位置によって、ハード
マクロの分割部分を変えた例を示す図である。図３に示
す例では、ブロック１２、１５と、ブロック１３、１６
間にＣＴＳ配線を通すための間隔をあけて各ブロックを
配置している。
マクロの分割部分を変えた例を示す図である。図３に示
す例では、ブロック１２、１５と、ブロック１３、１６
間にＣＴＳ配線を通すための間隔をあけて各ブロックを
配置している。
【００２８】また図４は、複数本の配線を通す場合、ハ
ードマクロの複数部分を分割し、配線通路を複数設けた
例を示す図である。図４に示す例では、ブロック１１、
１４と、ブロック１２、１５間、及びブロック１２、１
５とブロック１３、１６間に間隔が設けられている。図
３及び図４に示したいずれの場合も、各ブロック間の配
線長は変わらないように、予め用意したそれぞれ専用の
配線を用いてレイアウトを行っている。
ードマクロの複数部分を分割し、配線通路を複数設けた
例を示す図である。図４に示す例では、ブロック１１、
１４と、ブロック１２、１５間、及びブロック１２、１
５とブロック１３、１６間に間隔が設けられている。図
３及び図４に示したいずれの場合も、各ブロック間の配
線長は変わらないように、予め用意したそれぞれ専用の
配線を用いてレイアウトを行っている。
【００２９】上記説明では、ハードマクロを６つに分割
する場合を例に説明したが、実際には、分割数は任意で
あり、ハードマクロ作成工程が複雑になるが、数多くに
分割した方が、チップレイアウト時により効果的である
ことはいうまでもない。
する場合を例に説明したが、実際には、分割数は任意で
あり、ハードマクロ作成工程が複雑になるが、数多くに
分割した方が、チップレイアウト時により効果的である
ことはいうまでもない。
【００３０】図６は、本発明の一実施例のチップレイア
ウトの処理フローの一例を示す流れずである。図６を参
照すると、まず、配置を行う（ステップＳ１）。
ウトの処理フローの一例を示す流れずである。図６を参
照すると、まず、配置を行う（ステップＳ１）。
【００３１】次にＣＴＳの概略配線を行い（ステップＳ
２）、ＣＴＳ配線がハードマクロ上を通過しようとして
いるかどうかの判断を行う（ステップＳ３）。
２）、ＣＴＳ配線がハードマクロ上を通過しようとして
いるかどうかの判断を行う（ステップＳ３）。
【００３２】もし、通過しようとしている場合には、そ
のハードマクロを分割して（ステップＳ４）、構成を変
えることにより、ＣＴＳ配線が最短となるようにする。
この処理により、ハードマクロをＣＴＳ配線が迂回して
スキューが発生することを回避できる。その後ＣＴＳ配
線後、残りの通常配線を行う（ステップＳ５、６）。
のハードマクロを分割して（ステップＳ４）、構成を変
えることにより、ＣＴＳ配線が最短となるようにする。
この処理により、ハードマクロをＣＴＳ配線が迂回して
スキューが発生することを回避できる。その後ＣＴＳ配
線後、残りの通常配線を行う（ステップＳ５、６）。
【００３３】図７は、本発明の第２の実施例のレイアウ
トの処理フローを示す流れ図である。この例は、チップ
全体のセル使用率がさほど高くない場合に有効である。
トの処理フローを示す流れ図である。この例は、チップ
全体のセル使用率がさほど高くない場合に有効である。
【００３４】まず、通常通りブロックの配置を行う（ス
テップＳ１１）。次に、ＣＴＳ配線を行い（ステップＳ
１２）、当該ＣＴＳ配線がハードマクロ上を通過しよう
としていた場合や、ハードマクロによりＣＴＳ配線が迂
回をしていた場合（ステップＳ１３のＹｅｓ）、該ハー
ドマクロを分割し、当該ＣＴＳ配線を消去し（ステップ
Ｓ１４）、ＣＴＳ配線をやり直す。この処理により、Ｃ
ＴＳスキューの発生を抑制する。ＣＴＳ配線後、残りの
通常配線を行う（ステップＳ１５）。
テップＳ１１）。次に、ＣＴＳ配線を行い（ステップＳ
１２）、当該ＣＴＳ配線がハードマクロ上を通過しよう
としていた場合や、ハードマクロによりＣＴＳ配線が迂
回をしていた場合（ステップＳ１３のＹｅｓ）、該ハー
ドマクロを分割し、当該ＣＴＳ配線を消去し（ステップ
Ｓ１４）、ＣＴＳ配線をやり直す。この処理により、Ｃ
ＴＳスキューの発生を抑制する。ＣＴＳ配線後、残りの
通常配線を行う（ステップＳ１５）。
【００３５】次に本発明の他の実施例について説明す
る。図５に、ハードマクロ内のブロックの相対位置を変
えた場合の一例を示す。図５には、図１に示した構成
と、ブロック１５と１６の位置関係が入れ替わった例が
示されている。
る。図５に、ハードマクロ内のブロックの相対位置を変
えた場合の一例を示す。図５には、図１に示した構成
と、ブロック１５と１６の位置関係が入れ替わった例が
示されている。
【００３６】例えば、ブロック１５と１６にハードマク
ロの外部端子がある場合に、チップレイアウトでその取
り出し配線が交差している場合など、その相対位置関係
を入れ替えることにより、ハードマクロへの配線ルート
が単純化され、配線性が向上する。
ロの外部端子がある場合に、チップレイアウトでその取
り出し配線が交差している場合など、その相対位置関係
を入れ替えることにより、ハードマクロへの配線ルート
が単純化され、配線性が向上する。
【００３７】
【発明の効果】以上説明したように、本発明によれば下
記記載の効果を奏する。
記記載の効果を奏する。
【００３８】本発明の第１の効果は、チップレイアウト
時にハードマクロを迂回するＣＴＳ配線が無くなり、ク
ロックスキューを低減することができる、ということで
ある。
時にハードマクロを迂回するＣＴＳ配線が無くなり、ク
ロックスキューを低減することができる、ということで
ある。
【００３９】その理由は、本発明においては、ＣＴＳ配
線がハードマクロを迂回するような場合、ハードマクロ
を分割し、分割した間隙をＣＴＳ配線する、ためであ
る。
線がハードマクロを迂回するような場合、ハードマクロ
を分割し、分割した間隙をＣＴＳ配線する、ためであ
る。
【００４０】本発明の第２の効果は、ハードマクロが分
割されても、ハードマクロの特性が変化しない、ことで
ある。
割されても、ハードマクロの特性が変化しない、ことで
ある。
【００４１】その理由は、本発明においては、ハードマ
クロをいくつかのブロックに分割し、そのブロック間の
配線長を予め定めた固定長としているためである。
クロをいくつかのブロックに分割し、そのブロック間の
配線長を予め定めた固定長としているためである。
【００４２】本発明の第３の効果は、チップレイアウト
での未配線を低減できる、ということである。
での未配線を低減できる、ということである。
【００４３】その理由は、本発明においては、ハードマ
クロのブロックの相対的配置を可変にできるため、ハー
ドマクロとの接続端子位置を容易な位置に設定できる、
ためである。
クロのブロックの相対的配置を可変にできるため、ハー
ドマクロとの接続端子位置を容易な位置に設定できる、
ためである。
【図１】本発明の一実施例を説明するための図である。
【図２】本発明の一実施例を説明するための図である。
【図３】本発明の一実施例を説明するための図である。
【図４】本発明の一実施例を説明するための図である。
【図５】本発明の第二の実施例を説明するための図であ
る。
る。
【図６】本発明の一実施例の処理フローを説明するため
の流れ図である。
の流れ図である。
【図７】本発明の一実施例の処理フローを説明するため
の流れ図である。
の流れ図である。
【図８】従来のハードマクロレイアウトの一例を示す図
である。
である。
【図９】従来のハードマクロレイアウトの別の例を示す
図である。
図である。
１１〜１６ ブロック ２１〜３０ 配線
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/04 H01L 21/82 H01L 21/822
Claims (9)
- 【請求項１】ハードマクロをチップレイアウト時に複数
のブロックに分割しておき、該分割された複数のブロッ
クのうちクロックツリーシンセシス配線を間に通過させ
るブロック間を互いに離間させて前記各ブロックを配置
し、互いに離間された前記ブロック間を前記クロックツ
リーシンセシス配線の通路として利用可能としたことを
特徴とする半導体集積回路のレイアウト方法。 - 【請求項２】前記ハードマクロ内のブロック間を接続す
る配線の配線長が予め定められた長さに固定されてい
る、ことを特徴とする請求項１記載の半導体集積回路の
レイアウト方法。 - 【請求項３】分割したブロック間は配線で接続し、前記
配線と同じ配線長を持つ別の配線を予め用意しておき、
前記ハードマクロが分割されブロック間の距離が変わっ
た場合にも、ブロック間を接続する配線を入れ替えるこ
とにより、前記ハードマクロ内での遅延値が変わらない
ようにした、ことを特徴とする請求項１又は２記載の半
導体集積回路のレイアウト方法。 - 【請求項４】（ａ）ハードマクロを複数のブロックに分
割しておき、 （ｂ）クロックツリーシンセシス配線の概略配線を行
い、前記ハードマクロを通過するクロックツリーシンセ
シス配線があるか否かを判定し、 （ｃ）前記ハードマクロを通過するクロックツリーシン
セシス配線がある場合、前記ハードマクロのブロック間
を離間させ、 （ｄ）前記離間されたブロック間をクロックツリーシン
セシス配線が最短となるように配線することで、前記ハ
ードマクロをクロックツリーシンセシス配線が迂回する
ことを回避する、ことを特徴とする半導体集積回路のレ
イアウト方法。 - 【請求項５】（ａ）ハードマクロを複数のブロックに分
割しておき、 （ｂ）クロックツリーシンセシス配線を行い、前記クロ
ックツリーシンセシス配線が前記ハードマクロを通過す
るか否かを判定し、 （ｃ）前記クロックツリーシンセシス配線がハードマク
ロを通過する場合及び前記クロックツリーシンセシス配
線が迂回している場合、前記ハードマクロを複数ブロッ
クに分割してブロック間を離間させるとともに、前記配
線されたクロックツリーシンセシス配線を消去し、再び
クロックツリーシンセシス配線を配線する、ことを特徴
とする半導体集積回路のレイアウト方法。 - 【請求項６】分割したブロック間は配線で接続し、前記
配線と同じ配線長を持つ別の配線を予め用意しておき、
前記ハードマクロが分割されブロック間の距離が変わっ
た場合にも、ブロック間を接続する配線を入れ替えるこ
とにより、前記ハードマクロ内での遅延値が変わらない
ようにした、ことを特徴とする請求項５又は６記載の半
導体集積回路のレイアウト方法。 - 【請求項７】前記ハードマクロ内のブロックの相対位置
を可変自在とした、ことを特徴とする請求項１乃至６の
いずれか一記載の半導体集積回路のレイアウト方法。 - 【請求項８】ハードマクロがチップレイアウト時に複数
のブロックに分割され、該分割された複数のブロックの
うち前記クロックツリーシンセシス配線を間に通過させ
るブロック間の間隔があけられ、前記ブロック間の間隔
があけられた領域を通路として前記ハードマクロ内を前
記クロックツリーシンセシス配線が配線されてなる、こ
とを特徴とする半導体集積回路装置。 - 【請求項９】前記ハードマクロ内のブロック間を接続す
る配線の配線長が予め定められた長さに固定されてい
る、ことを特徴とする請求項８記載の半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10209138A JP3017169B2 (ja) | 1998-07-24 | 1998-07-24 | 半導体集積回路装置及びそのレイアウト方法 |
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1998
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