JPH05121548A - クロツク供給回路及びクロツク供給回路を有する集積回路 - Google Patents
クロツク供給回路及びクロツク供給回路を有する集積回路Info
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- JPH05121548A JPH05121548A JP4094184A JP9418492A JPH05121548A JP H05121548 A JPH05121548 A JP H05121548A JP 4094184 A JP4094184 A JP 4094184A JP 9418492 A JP9418492 A JP 9418492A JP H05121548 A JPH05121548 A JP H05121548A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/10—Distribution of clock signals, e.g. skew
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Abstract
(57)【要約】
【目的】 この発明は各論理回路間で遅延によるずれの
ないクロックパルスを供給出来かつ、ユーザー設計領域
を制限しないクロック供給回路及びこの回路を有する集
積回路を提供する。 【構成】 クロック供給回路（１０９）を論理回路（１
２１）群のほぼ中央部に配置する。上層配線として、前
記論理回路（１２１）上に幅広の主配線（１１１）を形
成する。さらに、同じ上層配線として、論理回路の位置
関係を考慮して、前記主配線（１１１）から延びる複数
のブランチ配線（１１５）を形成する。各ブランチ回路
にはほぼ同数の論理回路（１２１）が接続される。
ないクロックパルスを供給出来かつ、ユーザー設計領域
を制限しないクロック供給回路及びこの回路を有する集
積回路を提供する。 【構成】 クロック供給回路（１０９）を論理回路（１
２１）群のほぼ中央部に配置する。上層配線として、前
記論理回路（１２１）上に幅広の主配線（１１１）を形
成する。さらに、同じ上層配線として、論理回路の位置
関係を考慮して、前記主配線（１１１）から延びる複数
のブランチ配線（１１５）を形成する。各ブランチ回路
にはほぼ同数の論理回路（１２１）が接続される。
Description
【０００１】
【産業上の利用分野】この発明は半導体集積回路に用い
られるクロック供給回路及びこのクロック供給回路を有
する集積回路に関する。詳しくは、ユーザーが配線を決
めることにより回路設計が出来るセミカスタムＬＳＩ，
特に全面素子敷詰型（シーオブゲート型）ＬＳＩに用い
られるクロック供給回路及びそれを含む集積回路に関す
るものである。
られるクロック供給回路及びこのクロック供給回路を有
する集積回路に関する。詳しくは、ユーザーが配線を決
めることにより回路設計が出来るセミカスタムＬＳＩ，
特に全面素子敷詰型（シーオブゲート型）ＬＳＩに用い
られるクロック供給回路及びそれを含む集積回路に関す
るものである。
【０００２】
【従来の技術】クロックパルスで動作する論理回路にク
ロックパルスを供給するクロック供給回路において、そ
れぞれの論理回路に入力されるクロックパルスに遅延が
生じることがある。これはクロック供給回路から各論理
回路までの配線の長さが異なることに起因する。
ロックパルスを供給するクロック供給回路において、そ
れぞれの論理回路に入力されるクロックパルスに遅延が
生じることがある。これはクロック供給回路から各論理
回路までの配線の長さが異なることに起因する。
【０００３】そこで、特開平１−１５７１１５号公報及
び「高性能クロック分配機能付０．８μｍＣＭＯＳＳＯ
Ｇ」電子情報通信学会，ＶＬＳＩ設計技術研究会，ＶＬ
Ｄ８９−１０３に開示される方法が提案されている。前
者は論理回路が存在する領域を複数の領域に分割し、各
分割した領域の中心部にクロックパルス供給回路を設け
配線長が等しくなるようにしている。また、後者ではク
ロック供給回路を論理回路が存在する領域の両端部に設
け、この両端部を接続するようにメイン配線を設け、こ
のメイン配線から各論理回路へブランチ配線を介してク
ロックパルスが供給されている。
び「高性能クロック分配機能付０．８μｍＣＭＯＳＳＯ
Ｇ」電子情報通信学会，ＶＬＳＩ設計技術研究会，ＶＬ
Ｄ８９−１０３に開示される方法が提案されている。前
者は論理回路が存在する領域を複数の領域に分割し、各
分割した領域の中心部にクロックパルス供給回路を設け
配線長が等しくなるようにしている。また、後者ではク
ロック供給回路を論理回路が存在する領域の両端部に設
け、この両端部を接続するようにメイン配線を設け、こ
のメイン配線から各論理回路へブランチ配線を介してク
ロックパルスが供給されている。
【０００４】
【発明が解決しようとする課題】しかしながら上述のク
ロック供給回路ではクロック供給回路の位置が定められ
ており、そのための専用の領域を必要とする。また、論
理回路の存在する位置によって柔軟にクロック供給回路
を配置することも出来ない。
ロック供給回路ではクロック供給回路の位置が定められ
ており、そのための専用の領域を必要とする。また、論
理回路の存在する位置によって柔軟にクロック供給回路
を配置することも出来ない。
【０００５】この発明ではこのような問題を除去し、論
理回路の配置に対応してクロック供給回路の位置を変え
ることが出来かつ、クロック供給回路の専用領域を必要
としないクロック供給回路及びこの回路を有する集積回
路を提供することを目的とする。
理回路の配置に対応してクロック供給回路の位置を変え
ることが出来かつ、クロック供給回路の専用領域を必要
としないクロック供給回路及びこの回路を有する集積回
路を提供することを目的とする。
【０００６】
【課題を解決するための手段】そこで第１の発明ではク
ロックパルスを受け取るバッファ回路と、このバッファ
回路からクロックパルスを受け取り、クロックパルスに
より動作する複数の論理回路にクロックパルスを供給す
る配線を有するクロック供給回路において、バッファ回
路は複数の論理回路から相対的にみて略中央部に設け
た。また、上記配線は、主配線と複数のブランチ配線と
から構成される。主配線はバッファ回路上に形成され、
バッファ回路と接続されるもので、その配線幅はブラン
チ配線よりも広い。ブランチ配線は通常の配線よりその
幅が広く、かつ主配線から延びている。各ブランチ配線
にはほぼ等しい数の前記論理回路が接続されている。
ロックパルスを受け取るバッファ回路と、このバッファ
回路からクロックパルスを受け取り、クロックパルスに
より動作する複数の論理回路にクロックパルスを供給す
る配線を有するクロック供給回路において、バッファ回
路は複数の論理回路から相対的にみて略中央部に設け
た。また、上記配線は、主配線と複数のブランチ配線と
から構成される。主配線はバッファ回路上に形成され、
バッファ回路と接続されるもので、その配線幅はブラン
チ配線よりも広い。ブランチ配線は通常の配線よりその
幅が広く、かつ主配線から延びている。各ブランチ配線
にはほぼ等しい数の前記論理回路が接続されている。
【０００７】さらに、第２の発明では、複数の異なった
クロックパルスによってそれぞれ動作する複数の論理回
路を有する集積回路において、それぞれの領域において
共通のクロックパルスによって動作する複数の論理回路
を有する複数の領域を設け、この複数の領域のそれぞれ
にクロック供給回路を設けた。このクロック供給回路
は、前述の領域の複数の論理回路から相対的にみて略中
央部に設けたクロックパルスのうち１つを受け取るバッ
ファ回路と、このバッファ回路からクロックパルスを受
け取り、領域内の前記複数の論理回路にこのクロックパ
ルスを供給するクロックパルス供給手段とを有する。ク
ロックパルス供給手段は、主配線と複数のブランチ配線
とから構成される。
クロックパルスによってそれぞれ動作する複数の論理回
路を有する集積回路において、それぞれの領域において
共通のクロックパルスによって動作する複数の論理回路
を有する複数の領域を設け、この複数の領域のそれぞれ
にクロック供給回路を設けた。このクロック供給回路
は、前述の領域の複数の論理回路から相対的にみて略中
央部に設けたクロックパルスのうち１つを受け取るバッ
ファ回路と、このバッファ回路からクロックパルスを受
け取り、領域内の前記複数の論理回路にこのクロックパ
ルスを供給するクロックパルス供給手段とを有する。ク
ロックパルス供給手段は、主配線と複数のブランチ配線
とから構成される。
【０００８】主配線はバッファ回路上に形成され、かつ
バッファ回路に接続され、その配線幅は前記ブランチ配
線より広く形成されている。
バッファ回路に接続され、その配線幅は前記ブランチ配
線より広く形成されている。
【０００９】複数のブランチ配線のそれぞれは主配線か
ら延在して形成され、その幅は通常の配線よりその幅が
広く形成されている。そして、各ブランチ配線には略同
数の論理回路が接続されている。
ら延在して形成され、その幅は通常の配線よりその幅が
広く形成されている。そして、各ブランチ配線には略同
数の論理回路が接続されている。
【００１０】
【作用】主配線はバッファ回路上に形成されており、バ
ッファ回路と最短距離で接続出来るよう作用する。ま
た、主配線は幅広に形成されており、クロックパルスに
遅延を与えないよう作用する。
ッファ回路と最短距離で接続出来るよう作用する。ま
た、主配線は幅広に形成されており、クロックパルスに
遅延を与えないよう作用する。
【００１１】また、ブランチ配線も通常の配線より幅広
に形成されているためクロックパルスを遅延させないよ
う作用する。また、各ブランチ配線にはほぼ等しい数の
論理回路が接続されているため各論理回路間でのクロッ
クパルスの遅延をなくすよう作用する。
に形成されているためクロックパルスを遅延させないよ
う作用する。また、各ブランチ配線にはほぼ等しい数の
論理回路が接続されているため各論理回路間でのクロッ
クパルスの遅延をなくすよう作用する。
【００１２】
【実施例】図１はこの発明の概念を説明するための図で
ある。Ｉ／Ｏエリア１０１上に形成されたクロック入力
端子１０３にはクロックパルスが入力される。このクロ
ック入力端子１０３はユーザー設計エリア１０５に形成
された第１のバッファ（入力バッファ）１０７を介して
ユーザー設計エリア１０５のほぼ中心部に形成された第
２のバッファ（クロック供給回路）１０９に接続され
る。この第２のバッファ１０９は後に述べる論理回路全
てを駆動する能力を持っている。この第２のバッファ１
０９上には、ユーザー設計エリアの配線とは別の上層配
線として主配線１１１が形成されている。主配線１１１
は図１からわかるように幅広に形成されており、第２の
バッファ１０９とはコンタクト１１３を介して電気的に
接続されている。主配線１１１からはこの主配線１１１
と同じ層で形成されるブランチ配線１１５が複数本延び
ている。ブランチ配線１１５は通常の配線（例えばユー
ザー設計エリア１０５で用いられている配線）よりは幅
広だが、主配線より幅がせまい。各ブランチ配線１１５
は、コンタクト１１７及びユーザー設計エリアでの配線
１１９を介して論理回路１２１に電気的に接続される。
ここで、各ブランチ配線１１５には、ほぼ同数の論理回
路１２１が配線１１９によりほぼ同じ配線長（最短が望
ましい）で接続出来るように、ブランチ配線１１５の位
置が定められている。
ある。Ｉ／Ｏエリア１０１上に形成されたクロック入力
端子１０３にはクロックパルスが入力される。このクロ
ック入力端子１０３はユーザー設計エリア１０５に形成
された第１のバッファ（入力バッファ）１０７を介して
ユーザー設計エリア１０５のほぼ中心部に形成された第
２のバッファ（クロック供給回路）１０９に接続され
る。この第２のバッファ１０９は後に述べる論理回路全
てを駆動する能力を持っている。この第２のバッファ１
０９上には、ユーザー設計エリアの配線とは別の上層配
線として主配線１１１が形成されている。主配線１１１
は図１からわかるように幅広に形成されており、第２の
バッファ１０９とはコンタクト１１３を介して電気的に
接続されている。主配線１１１からはこの主配線１１１
と同じ層で形成されるブランチ配線１１５が複数本延び
ている。ブランチ配線１１５は通常の配線（例えばユー
ザー設計エリア１０５で用いられている配線）よりは幅
広だが、主配線より幅がせまい。各ブランチ配線１１５
は、コンタクト１１７及びユーザー設計エリアでの配線
１１９を介して論理回路１２１に電気的に接続される。
ここで、各ブランチ配線１１５には、ほぼ同数の論理回
路１２１が配線１１９によりほぼ同じ配線長（最短が望
ましい）で接続出来るように、ブランチ配線１１５の位
置が定められている。
【００１３】上述の構成におけるクロックパルスの伝播
について述べる。クロックパルスはクロック入力端子１
０３に入力され、第１のバッファ１０７を介して第２の
バッファ１０９に到達する。第２のバッファ１０９は主
配線１１１にクロックパルスを出力する。クロックパル
スは主配線１１１から各ブランチ配線１１５へと伝播さ
れるが、主配線１１１はその幅が広いため各ブランチ配
線１１５間でのクロックパルスの遅延はほぼない。この
後、クロックパルスはブランチ配線１１５から配線１１
９を介して論理回路１２１に供給される。ここで、ブラ
ンチ配線１１５は配線１１９よりも幅広に形成されてい
るので各配線１１９間でのクロックパルスの遅延はほぼ
無視出来る。また、各配線１１９もほぼ同一配線長にな
るよう設計されているため、結果として各論理回路１２
１間で遅延のないクロックパルスが供給される。
について述べる。クロックパルスはクロック入力端子１
０３に入力され、第１のバッファ１０７を介して第２の
バッファ１０９に到達する。第２のバッファ１０９は主
配線１１１にクロックパルスを出力する。クロックパル
スは主配線１１１から各ブランチ配線１１５へと伝播さ
れるが、主配線１１１はその幅が広いため各ブランチ配
線１１５間でのクロックパルスの遅延はほぼない。この
後、クロックパルスはブランチ配線１１５から配線１１
９を介して論理回路１２１に供給される。ここで、ブラ
ンチ配線１１５は配線１１９よりも幅広に形成されてい
るので各配線１１９間でのクロックパルスの遅延はほぼ
無視出来る。また、各配線１１９もほぼ同一配線長にな
るよう設計されているため、結果として各論理回路１２
１間で遅延のないクロックパルスが供給される。
【００１４】次に、第１の発明の実施例を図２を参照し
つつ説明する。図２は第１の発明の実施例であるセミカ
スタムＩＣを示す図である。Ｉ／Ｏエリア２０１にはク
ロック入力端子２０３とこのクロック入力端子２０３に
接続された入力バッファ２０５が設けられている。ここ
で、この実施例のセミカスタムＩＣはＲＡＭ２５０、メ
ガセル２６０及びユーザー設計エリア２０７とを有して
いる。さて、ユーザー設計エリア２０７にはユーザーに
よって設計されたクロックによって動作される論理回路
２０９が複数個存在する。また、ユーザー設計エリア２
０７にはこの複数の論理回路２０９からみてほぼ中央に
あたる位置にクロック供給回路２１１が形成される。こ
のクロック供給回路２１１は全ての論理回路２０９を駆
動する能力がある。クロック供給回路２１１は入力バッ
ファ１０５からクロックパルスを受け取るよう接続され
ている。ユーザー設計エリア２０７上には絶縁膜を介し
て上層配線が形成されている。この上層配線は主配線２
１３と複数のブランチ配線２１５から構成されている。
主配線２１３はクロック供給回路２１１上を通り、クロ
ック供給回路の出力とコンタクト２１７を介して接続さ
れている。主配線２１３はユーザー設計エリア２０７の
短辺方向からみてほぼ中央部で、その長辺方向ほぼいっ
ぱいにわたって延在している。ここで、主配線２１３の
幅は９．２μｍと幅広に設計されている。主配線２１３
の両側にはユーザー設計エリア２０７の短辺方向に複数
のブランチ配線２１５が形成されている。各ブランチ配
線２１５にはほぼ等しい数の論理回路２０９がコンタク
ト２１９を介して接続されている。ブランチ配線２１５
は、そこに接続される論理回路２０９までの配線長が最
短になるように、かつ、各ブランチ配線２１５にほぼ同
数の論理回路２０９が接続されるよう考慮して形成され
る。なお、この実施例では約２０〜３０個の論理回路２
０９が一本のブランチ配線２１５に接続される。従って
論理回路２０９が密集している領域ａではブランチ配線
２１５は狭い間隔で設けられる。しかし、論理回路２０
９がまばらに存在する領域ｂではブランチ配線２１５も
まばらに形成される。ここで、ブランチ配線２１５の幅
は２．４μｍに設計されており、ユーザー設計エリア２
０７での配線幅１．２μｍより幅広である。
つつ説明する。図２は第１の発明の実施例であるセミカ
スタムＩＣを示す図である。Ｉ／Ｏエリア２０１にはク
ロック入力端子２０３とこのクロック入力端子２０３に
接続された入力バッファ２０５が設けられている。ここ
で、この実施例のセミカスタムＩＣはＲＡＭ２５０、メ
ガセル２６０及びユーザー設計エリア２０７とを有して
いる。さて、ユーザー設計エリア２０７にはユーザーに
よって設計されたクロックによって動作される論理回路
２０９が複数個存在する。また、ユーザー設計エリア２
０７にはこの複数の論理回路２０９からみてほぼ中央に
あたる位置にクロック供給回路２１１が形成される。こ
のクロック供給回路２１１は全ての論理回路２０９を駆
動する能力がある。クロック供給回路２１１は入力バッ
ファ１０５からクロックパルスを受け取るよう接続され
ている。ユーザー設計エリア２０７上には絶縁膜を介し
て上層配線が形成されている。この上層配線は主配線２
１３と複数のブランチ配線２１５から構成されている。
主配線２１３はクロック供給回路２１１上を通り、クロ
ック供給回路の出力とコンタクト２１７を介して接続さ
れている。主配線２１３はユーザー設計エリア２０７の
短辺方向からみてほぼ中央部で、その長辺方向ほぼいっ
ぱいにわたって延在している。ここで、主配線２１３の
幅は９．２μｍと幅広に設計されている。主配線２１３
の両側にはユーザー設計エリア２０７の短辺方向に複数
のブランチ配線２１５が形成されている。各ブランチ配
線２１５にはほぼ等しい数の論理回路２０９がコンタク
ト２１９を介して接続されている。ブランチ配線２１５
は、そこに接続される論理回路２０９までの配線長が最
短になるように、かつ、各ブランチ配線２１５にほぼ同
数の論理回路２０９が接続されるよう考慮して形成され
る。なお、この実施例では約２０〜３０個の論理回路２
０９が一本のブランチ配線２１５に接続される。従って
論理回路２０９が密集している領域ａではブランチ配線
２１５は狭い間隔で設けられる。しかし、論理回路２０
９がまばらに存在する領域ｂではブランチ配線２１５も
まばらに形成される。ここで、ブランチ配線２１５の幅
は２．４μｍに設計されており、ユーザー設計エリア２
０７での配線幅１．２μｍより幅広である。
【００１５】さて、次に上述のセミカスタムＩＣのレイ
アウト方法について述べる。なお、このレイアウトは基
本的に自動配置配線（ＣＡＤ）によって行なわれること
を前提にしている。
アウト方法について述べる。なお、このレイアウトは基
本的に自動配置配線（ＣＡＤ）によって行なわれること
を前提にしている。
【００１６】まず、ユーザーもしくはユーザーの要求に
よって複数の論理回路２０９がユーザー設計エリア２０
７に形成される。次に、これらの論理回路２０９の中央
部に主配線２１３の位置を決める。さらに、各論理回路
２０９の位置関係から、各ブランチ配線２１５に均等な
負荷となるよう（即ち、各ブランチ配線２１５に同数の
論理回路２０９が最短距離で接続されるよう）ブランチ
配線２１５の位置を決める。この後、主配線２１３の
下、もしくはその近傍で、ブチンチ配線２１５の位置か
らみて最適な場所に出力トランジスタが配置されるよう
にクロック供給回路を形成する。最後に、各ブランチ配
線２１５への距離が最短となるよう各論理回路２０９か
ら配線を形成する。
よって複数の論理回路２０９がユーザー設計エリア２０
７に形成される。次に、これらの論理回路２０９の中央
部に主配線２１３の位置を決める。さらに、各論理回路
２０９の位置関係から、各ブランチ配線２１５に均等な
負荷となるよう（即ち、各ブランチ配線２１５に同数の
論理回路２０９が最短距離で接続されるよう）ブランチ
配線２１５の位置を決める。この後、主配線２１３の
下、もしくはその近傍で、ブチンチ配線２１５の位置か
らみて最適な場所に出力トランジスタが配置されるよう
にクロック供給回路を形成する。最後に、各ブランチ配
線２１５への距離が最短となるよう各論理回路２０９か
ら配線を形成する。
【００１７】なお、以上はレイアウト方法について述べ
たものであり、製造段階ではこの後に主配線２１３、ブ
ランチ配線２１５を形成することは当然である。
たものであり、製造段階ではこの後に主配線２１３、ブ
ランチ配線２１５を形成することは当然である。
【００１８】図３は第２の発明の実施例であるセミカス
タムＩＣを示す図であり、以下この図３を参照しつつ第
２の発明を説明する。
タムＩＣを示す図であり、以下この図３を参照しつつ第
２の発明を説明する。
【００１９】この実施例のセミカスタムＩＣは論理上に
おける回路のモジュール構成を保存した形で配置してお
り、各モジュールに対してユーザー設計エリア３３０，
３５０，３７０を有している。各ユーザー設計エリア３
３０，３５０，３７０にはユーザーによって設計された
異なるクロックＣＬＫ１，ＣＬＫ２，ＣＬＫ３によって
それぞれ動作する論理回路３０９，３５９，３７９が複
数個配置される。これらクロックＣＬＫ１，ＣＬＫ２，
ＣＬＫ３は周波数又は相がお互に異なるもので、ＩＣ外
部から直接入力されるか、又は共通のクロック発生器か
ら分周、遅延等をして得られたものでもよい。
おける回路のモジュール構成を保存した形で配置してお
り、各モジュールに対してユーザー設計エリア３３０，
３５０，３７０を有している。各ユーザー設計エリア３
３０，３５０，３７０にはユーザーによって設計された
異なるクロックＣＬＫ１，ＣＬＫ２，ＣＬＫ３によって
それぞれ動作する論理回路３０９，３５９，３７９が複
数個配置される。これらクロックＣＬＫ１，ＣＬＫ２，
ＣＬＫ３は周波数又は相がお互に異なるもので、ＩＣ外
部から直接入力されるか、又は共通のクロック発生器か
ら分周、遅延等をして得られたものでもよい。
【００２０】各ユーザーエリア３３０，３５０，３７０
内では各クロックパルスＣＬＫ１，ＣＬＫ２，ＣＬＫ３
の遅延がないように、図１と同様な構成がとられてい
る。例としてユーザーエリア３３０をとりあげて説明す
る。
内では各クロックパルスＣＬＫ１，ＣＬＫ２，ＣＬＫ３
の遅延がないように、図１と同様な構成がとられてい
る。例としてユーザーエリア３３０をとりあげて説明す
る。
【００２１】Ｉ／Ｏエリア３０１にはクロックＣＬＫ１
が入力されるクロック入力端子３０３と、このクロック
入力端子３０３に接続された入力バッファ３０５とが設
けられている。ユーザー設計エリア３３０にはユーザー
によって設計されたクロックＣＬＫ１によって動作され
る論理回路３０９が複数個存在する。また、ユーザー設
計エリア３３０にはこの複数の論理回路３０９からみて
ほぼ中央にあたる位置にクロック供給回路３１１が形成
される。このクロック供給回路３１１は全ての論理回路
３０９を駆動する能力がある。クロック供給回路３１１
は入力バッファ３０５からクロックパルスを受け取るよ
う接続されている。
が入力されるクロック入力端子３０３と、このクロック
入力端子３０３に接続された入力バッファ３０５とが設
けられている。ユーザー設計エリア３３０にはユーザー
によって設計されたクロックＣＬＫ１によって動作され
る論理回路３０９が複数個存在する。また、ユーザー設
計エリア３３０にはこの複数の論理回路３０９からみて
ほぼ中央にあたる位置にクロック供給回路３１１が形成
される。このクロック供給回路３１１は全ての論理回路
３０９を駆動する能力がある。クロック供給回路３１１
は入力バッファ３０５からクロックパルスを受け取るよ
う接続されている。
【００２２】ユーザー設計エリア３３０上には絶縁膜を
介して上層配線が形成されている。この上層配線は主配
線３１３と複数のブランチ配線３１５とから構成されて
いる。主配線３１３はクロック供給回路３１１上を通
り、クロック供給回路の出力とコンタクト３１７を介し
て接続されている。主配線３１３はユーザー設計エリア
３３０の水平方向からみてほぼ中央部で、その垂直方向
ほぼいっぱいにわたって延在している。ここで、主配線
３１３の幅は９．２μｍと幅広に設計されている。主配
線３１３の両側にはユーザー設計エリア３３０の水平方
向に複数のブランチ配線３１５が形成されている。各ブ
ランチ配線３１５にはほぼ等しい数の論理回路３０９が
コンタクト３１９を介して接続されている。ブランチ配
線３１５は、そこに接続される論理回路３０９までの配
線長が最短になるように、かつ、各ブランチ配線２１５
にほぼ同数の論理回路３０９が接続されるよう考慮して
形成される。なお、ブランチ配線３１５は主配線３１３
の左右両側に同数形成しなければならないわけではな
く、また垂直方向の間隔も同じである必要はない。ここ
で、ブランチ配線３１５の幅は２．４μｍに設計されて
おり、ユーザー設計エリア３３０の通常の配線幅１．２
μｍより幅広である。
介して上層配線が形成されている。この上層配線は主配
線３１３と複数のブランチ配線３１５とから構成されて
いる。主配線３１３はクロック供給回路３１１上を通
り、クロック供給回路の出力とコンタクト３１７を介し
て接続されている。主配線３１３はユーザー設計エリア
３３０の水平方向からみてほぼ中央部で、その垂直方向
ほぼいっぱいにわたって延在している。ここで、主配線
３１３の幅は９．２μｍと幅広に設計されている。主配
線３１３の両側にはユーザー設計エリア３３０の水平方
向に複数のブランチ配線３１５が形成されている。各ブ
ランチ配線３１５にはほぼ等しい数の論理回路３０９が
コンタクト３１９を介して接続されている。ブランチ配
線３１５は、そこに接続される論理回路３０９までの配
線長が最短になるように、かつ、各ブランチ配線２１５
にほぼ同数の論理回路３０９が接続されるよう考慮して
形成される。なお、ブランチ配線３１５は主配線３１３
の左右両側に同数形成しなければならないわけではな
く、また垂直方向の間隔も同じである必要はない。ここ
で、ブランチ配線３１５の幅は２．４μｍに設計されて
おり、ユーザー設計エリア３３０の通常の配線幅１．２
μｍより幅広である。
【００２３】ユーザー設計エリア３５０ではユーザー設
計エリア３３０と同一の構成のためその説明は省略す
る。またユーザー設計エリア３７０ではそのブランチ配
線３８５の幅が５．２μｍであるのを除けばユーザー設
計エリア３３０と同一の構成のため、やはり説明を省略
する。
計エリア３３０と同一の構成のためその説明は省略す
る。またユーザー設計エリア３７０ではそのブランチ配
線３８５の幅が５．２μｍであるのを除けばユーザー設
計エリア３３０と同一の構成のため、やはり説明を省略
する。
【００２４】なお、これらユーザー設計エリア３３０，
３５０，３７０をＣＡＤによってレイアウトする際には
第１の発明の実施例と同様にすれば良い。
３５０，３７０をＣＡＤによってレイアウトする際には
第１の発明の実施例と同様にすれば良い。
【００２５】
【発明の効果】以上述べたように、第１及び第２の発明
によれば、クロック供給回路を論理回路群のほぼ中央部
に位置させ、各論理回路とクロック供給回路とを幅広の
主配線及びブランチ配線とを介して接続したため、各論
理回路間で遅延のないクロックパルスを供給することが
可能となる。また、ユーザー設計領域にはクロック供給
回路のみを必要とし、その他は上層配線の形状を利用し
てクロックパルスの遅延を除去しているため、ユーザー
設計領域を制限することがない。
によれば、クロック供給回路を論理回路群のほぼ中央部
に位置させ、各論理回路とクロック供給回路とを幅広の
主配線及びブランチ配線とを介して接続したため、各論
理回路間で遅延のないクロックパルスを供給することが
可能となる。また、ユーザー設計領域にはクロック供給
回路のみを必要とし、その他は上層配線の形状を利用し
てクロックパルスの遅延を除去しているため、ユーザー
設計領域を制限することがない。
【００２６】さらに、第２の発明によれば、論理上のモ
ジュール構成に沿ってクロック供給回路、主配線および
ブランチ配線を形成するため、必要最小限の主配線、ブ
ランチ配線を形成することができる。それに伴ない、主
配線とブランチ配線が持つ配線負荷を軽減でき、高速な
クロックパルスを論理回路に供給することが可能とな
る。また、主配線およびブランチ配線によって占有され
る領域を減らすことができるため、チップサイズの縮小
を実現し、かつ、多相のクロックを扱うことが可能とな
る。
ジュール構成に沿ってクロック供給回路、主配線および
ブランチ配線を形成するため、必要最小限の主配線、ブ
ランチ配線を形成することができる。それに伴ない、主
配線とブランチ配線が持つ配線負荷を軽減でき、高速な
クロックパルスを論理回路に供給することが可能とな
る。また、主配線およびブランチ配線によって占有され
る領域を減らすことができるため、チップサイズの縮小
を実現し、かつ、多相のクロックを扱うことが可能とな
る。
【図１】この発明の概略を説明する図。
【図２】第１の発明の実施例を示す図。
【図３】第２の発明の実施例を示す図。
１０７，２０５，３０５，３５５，３７５ 入力バッ
ファ（第１のバッファ） １０９，２１１，３１１，３６１，３８１ クロック
供給回路（第２のバッファ） １１１，２１３，３１３，３６３，３８３ 主配線 １１５，２１５，３１５，３６５，３８５ ブランチ
配線 １２１，２０９，３０９，３５９，３７９ 論理回路
ファ（第１のバッファ） １０９，２１１，３１１，３６１，３８１ クロック
供給回路（第２のバッファ） １１１，２１３，３１３，３６３，３８３ 主配線 １１５，２１５，３１５，３６５，３８５ ブランチ
配線 １２１，２０９，３０９，３５９，３７９ 論理回路
Claims (2)
- 【請求項１】 クロックパルスを受け取るバッファ回路
と、このバッファ回路から前記クロックパルスを受け取
り、クロックパルスにより動作する複数の論理回路に前
記クロックパルスを供給するクロックパルス供給手段と
を有するクロック供給回路において、 前記バッファ回路は前記複数の論理回路から相対的にみ
て略中央部に設けられており、 前記クロックパルス供給手段は、主配線と複数のブラン
チ配線とから構成され、前記主配線は前記バッファ回路
上に形成されかつ前記バッファ回路と接続される配線
で、その配線幅は前記ブランチ配線よりも広く、前記ブ
ランチ配線は通常の配線よりその幅が広く、かつ前記主
配線から延在し、各ブランチ配線には略同数の前記論理
回路が接続されたことを特徴とするクロック供給回路。 - 【請求項２】 複数の異なったクロックパルスによって
それぞれ動作する複数の論理回路を有する集積回路にお
いて、 それぞれの領域において共通のクロックパルスによって
動作する前記複数の論理回路を有する複数の領域と、 この複数の領域のそれぞれに設けられるクロック供給回
路であって、このクロック供給回路は、 前記領域の複数の論理回路から相対的にみて略中央部に
設けられ、前記クロックパルスのうち１つを受け取るバ
ッファ回路と、 このバッファ回路からクロックパルスを受け取り、領域
内の前記複数の論理回路にこのクロックパルスを供給す
るクロックパルス供給手段であって、主配線と複数のブ
ランチ配線とから構成され、 前記主配線は前記バッファ回路上に形成され、かつ前記
バッファ回路に接続され、その配線幅は前記ブランチ配
線より広く形成され、 前記複数のブランチ配線のそれぞれは前記主配線から延
在して形成され、その幅は通常の配線よりその幅が広
く、各ブランチ配線には略同数の前記論理回路が接続さ
れたことを特徴とする集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4094184A JP3026387B2 (ja) | 1991-08-23 | 1992-04-14 | 半導体集積回路 |
| US03/933,345 US5270592A (en) | 1991-08-23 | 1992-08-21 | Clock supply circuit layout in a circuit area |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3-212318 | 1991-08-23 | ||
| JP21231891 | 1991-08-23 | ||
| JP4094184A JP3026387B2 (ja) | 1991-08-23 | 1992-04-14 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05121548A true JPH05121548A (ja) | 1993-05-18 |
| JP3026387B2 JP3026387B2 (ja) | 2000-03-27 |
Family
ID=26435465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4094184A Expired - Fee Related JP3026387B2 (ja) | 1991-08-23 | 1992-04-14 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5270592A (ja) |
| JP (1) | JP3026387B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5416431A (en) * | 1994-03-21 | 1995-05-16 | At&T Corp. | Integrated circuit clock driver having improved layout |
| US5594281A (en) * | 1993-09-06 | 1997-01-14 | Kabushiki Kaisha Toshiba | Semiconductor apparatus having wiring structure of an integrated circuit in which a plurality of logic circuits of the same structure are arranged in the same direction |
| US6378080B1 (en) | 1999-01-07 | 2002-04-23 | Nec Corporation | Clock distribution circuit |
| JP2009076709A (ja) * | 2007-09-21 | 2009-04-09 | Hitachi Ltd | 半導体装置 |
| WO2020031743A1 (ja) * | 2018-08-09 | 2020-02-13 | ソニーセミコンダクタソリューションズ株式会社 | 半導体集積回路および電子機器 |
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| JP3048471B2 (ja) * | 1992-09-08 | 2000-06-05 | 沖電気工業株式会社 | クロック供給回路及びクロックスキュー調整方法 |
| JP2792801B2 (ja) * | 1992-12-28 | 1998-09-03 | 三菱電機株式会社 | 半導体集積回路並びにその設計方法及び製造方法 |
| KR100293596B1 (ko) * | 1993-01-27 | 2001-09-17 | 가나이 쓰도무 | Lsi내클럭분배회로 |
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| JP2004072680A (ja) * | 2002-08-09 | 2004-03-04 | Renesas Technology Corp | 半導体集積回路 |
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-
1992
- 1992-04-14 JP JP4094184A patent/JP3026387B2/ja not_active Expired - Fee Related
- 1992-08-21 US US03/933,345 patent/US5270592A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JP3026387B2 (ja) | 2000-03-27 |
| US5270592A (en) | 1993-12-14 |
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