JP2955564B2 - 集積回路パッケージおよびシステム - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はプリント基板のバス
上に配置される集積回路パッケージおよびシステムに関
する。

【０００２】

【従来の技術】近年、LSI間のデータ転送速度が向上
し、プリント基板に配置されるバス上での（１）データ
−クロック間のスキュー、ならびに（２）転送データお
よびクロック波形のノイズ等による乱れが問題となって
きている。この問題を解決するためには、プリント基板
上に配置するバスについて、コントローラからコントロ
ーラとデータのやりとりを行うＬＳＩ（大規模集積回
路）までの距離をバス毎で等長かつ短長にすることが必
須となっている。なお、本明細書で「距離」とは、信号
経路の長さを意味する。

【０００３】高速データ転送を行うに際して、上記問題
が起こらないようにするためには、接続パッド（以下、
「パッド」と称する）から、ボンディングワイヤ（以下
「ワイヤ」と称する）を介して、リードピン（以下、
「ピン」と称する）までの距離を各経路毎に等長にする
ことが必要である。その理由を以下に述べる。

【０００４】図１６（ａ）および図１６（ｂ）は、プリ
ント基板のバス上に配置されたＬＳＩ間でデータ転送を
行う場合のデータの送信時と受信時のタイミングを示
す。ここでは、送信元のＬＳＩが、Ｔ１のタイミングに
合わせてデータＤ１およびＤ２を送信し（図１６
（ａ））、送信先のＬＳＩが、Ｔ２のタイミングに合わ
せてそのデータＤ１およびＤ２を受信する（図１６
（ｂ））場合を想定する。

【０００５】送信されたデータＤ１およびＤ２はＬＳＩ
パッケージ内のパッド、ワイヤ、ピンおよびプリント基
板上のバスを経由して、送信先のＬＳＩに転送される。
この際、各経路毎のデータの信号経路長の違いにより、
データの到達時間に差が生じる。その到達時間の差が、
クロックの周期Ｔに対してＴ／２以上になると、Ｔ２の
タイミングで、データＤ１およびＤ２を同時に受信する
ことが不可能になり、複数のデータを一度に転送するこ
とができなくなる。

【０００６】ＬＳＩ間で、高速データ転送を行う場合に
は、データの取り込み、送出のタイミングを決めるクロ
ック周波数を増加させることが必須となっている。しか
しながら、周波数を増加させると図１６中のクロックの
周期Ｔが短くなるため、上述の経路差によるデータの到
達時間差が深刻な問題となる。そのため、高速データ転
送を行うためには、各データの経路長を等しくすること
が必要不可欠であり、ピンおよびワイヤもその例外では
ない。

【０００７】この問題を解決する技術が米国特許第5,40
8,129号に開示されている。これは、パッケージの１辺
だけからピンを出すことにより、ピンから集積回路基板
上に配置されるパッドまでの距離を等長にしている（図
１７）。

【０００８】また上述のように、プリント基板上に配置
するバスの、コントローラからの距離を短くする必要が
ある。上記の問題を生じないバス長は、ある限界値以下
でなくてはならない。したがって、その所定の限られた
バス長の範囲内で、集積回路を配置する必要がある。

【０００９】

【発明が解決しようとする課題】しかしながら、パッケ
ージの１辺のみからピンを出したパッケージには、図１
８に示すようにデッドスペースが存在する。図１８は、
ＳＨＰ（Surface Horizontal Package）をバス上に配置
したときの概略を示す平面図である。ここでデッドスペ
ースとは、集積回路パッケージが占有する領域から、集
積回路チップ上に存在する機能ブロックのバス方向の長
さに相当する部分を除外した領域を意味する。ここで、
機能ブロックのバス方向の長さｄ₁に相当する部分と
は、斜線領域Ｓ_d1で示される領域である（図１８）。ま
た本明細書中、バス方向の所定の長さに相当する部分と
は、同様の領域を意味する。例えば、バス方向の長さａ
₁に相当する部分とは、斜線領域Ｓ_a1で示される領域で
ある。

【００１０】図１８では、長さ（ａ₁＋ｂ₁＋ｃ₁＋ｅ₁＋
ａ₂＋ｂ₂＋ｃ₂）に相当する部分がデッドスペースであ
る。これらのデッドスペースは削減可能であり、上述の
所定の限られたバス長をさらに有効に活用できる余地が
残されている。

【００１１】本発明の目的は、このデッドスペースを減
らすことによって、所定の限られたバス長でさらに高密
度に集積回路チップを配置することを可能にする集積回
路を提供することにある。

【００１２】

【課題を解決するための手段】本発明による集積回路パ
ッケージは、同一の機能を有する第１の集積回路チップ
と第２の集積回路チップとを備えた集積回路パッケージ
であって、前記第１の集積回路チップと前記第２の集積
回路チップとは、共通のバスに接続され、前記第１の集
積回路チップは、前記共通のバスに接続される複数の第
１ピンと、前記複数の第１ピンに接続され、前記第１の
集積回路チップの一辺に設けられた複数の第１パッドと
を有しており、かつ、前記第２の集積回路チップは、前
記共通のバスに接続される複数の第２ピンと、前記複数
の第２ピンに接続され、前記第２の集積回路チップの一
辺に設けられた複数の第２パッドとを有しており、前記
複数の第１ピンは、前記第１の集積回路チップの一辺に
対向する他辺に比べて、前記第１パッドの設けられた一
辺の近くに配置され、前記複数の第２ピンは、前記第２
の集積回路チップの一辺に対向する他辺に比べて、前記
第２パッドの設けられた一辺の近くに配置され、前記第
１ピンが前記共通バスに接続される点と前記第１ピンが
接続される前記第１パッドとの間の距離は実質的に一定
であり、前記第２ピンが前記共通バスに接続される点と
前記第２ピンが接続される前記第２パッドとの間の距離
は実質的に一定であり、それによって上記目的が達成さ
れる。 前記第１の集積回路チップおよび前記第２の集積
回路チップのそれぞれは、メモリチップであってもよ
い。 前記第１の集積回路チップおよび前記第２の集積回
路チップは、前記第１の集積回路チップおよび前記第２
の集積回路チップが平面上で互いに隣接するように配置
されていてもよい。 前記第１の集積回路チップおよび前
記第２の集積回路チップは、前記第１の集積回路チップ
および前記第２の集積回路チップが互いに重なり合うよ
うに配置されていてもよい。 前記第１の集積回路チップ
および前記第２の集積回路チップは、前記第１の集積回
路チップおよび前記第２の集積回路チップのうちの一方
を他方に対して裏返した状態で配置されていてもよい。
本発明のシステムは、集積回路パッケージと前記集積回
路パッケージを制御す る制御回路とを備えたシステムで
あって、前記集積回路パッケージは、同一の機能を有す
る第１の集積回路チップと第２の集積回路チップとを含
み、前記第１の集積回路チップと前記第２の集積回路チ
ップと前記制御回路とは、共通のバスに接続され、前記
第１の集積回路チップは、前記共通のバスに接続される
複数の第１ピンと、前記複数の第１ピンに接続され、前
記第１の集積回路チップの一辺に設けられた複数の第１
パッドとを有しており、かつ、前記第２の集積回路チッ
プは、前記共通のバスに接続される複数の第２ピンと、
前記複数の第２ピンに接続され、前記第２の集積回路チ
ップの一辺に設けられた複数の第２パッドとを有してお
り、前記複数の第１ピンは、前記第１の集積回路チップ
の一辺に対向する他辺に比べて、前記第１パッドの設け
られた一辺の近くに配置され、前記複数の第２ピンは、
前記第２の集積回路チップの一辺に対向する他辺に比べ
て、前記第２パッドの設けられた一辺の近くに配置さ
れ、前記第１ピンが前記共通バスに接続される点と前記
第１ピンが接続される前記第１パッドとの間の距離は実
質的に一定であり、前記第２ピンが前記共通バスに接続
される点と前記第２ピンが接続される前記第２パッドと
の間の距離は実質的に一定であり、それによって上記目
的が達成される。 前記第１の集積回路チップおよび前記
第２の集積回路チップのそれぞれは、メモリチップであ
ってもよい。 前記第１の集積回路チップおよび前記第２
の集積回路チップは、前記第１の集積回路チップおよび
前記第２の集積回路チップが平面上で互いに隣接するよ
うに配置されていてもよい。 前記第１の集積回路チップ
および前記第２の集積回路チップは、前記第１の集積回
路チップおよび前記第２の集積回路チップが互いに重な
り合うように配置されていてもよい。 前記第１の集積回
路チップおよび前記第２の集積回路チップは、前記第１
の集積回路チップおよび前記第２の集積回路チップのう
ちの一方を他方に対して裏返した状態で配置されていて
もよい。

【００１３】

【００１４】

【００１５】

【００１６】

【００１７】

【００１８】

【００１９】

【００２０】

【００２１】

【００２２】

【００２３】

【００２４】

【発明の実施の形態】以下、本発明の集積回路パッケー
ジを図面を参照しながら説明する。同じ参照番号は、同
じ構成要素を示す。また、下２桁が同じ参照番号の構成
要素は、類似の構成要素を表す。集積回路パッケージの
平面図および側面図は、集積回路パッケージの内部構成
を表すため、パッケージ用モールドを透視した図であ
る。

【００２５】（実施の形態１）図１および図２を参照し
て、本発明の集積回路パッケージの実施の形態１を説明
する。

【００２６】本実施の形態では、集積回路パッケージの
２つのチップは互いに隣接するように配置されている。

【００２７】図１および図２はそれぞれ、本発明の集積
回路パッケージ１００をプリント基板１１０上に配線さ
れたバス１１２に接続したときの平面図および側面図を
示す。

【００２８】集積回路パッケージ１００は、パッケージ
用モールド（以下、「モールド」と称する）１０２上に
基板１０４を備える。２つの集積回路チップ（以下、
「チップ」と称する）１２０および１４０は、図１に示
すように互いに隣接するように基板１０４上に設けられ
ている。チップ１２０および１４０はそれぞれ、互いに
独立な所定の機能ブロック１２２および１４２を、互い
に隣接する辺側に有する。本明細書中、機能ブロックが
互いに「独立」であるとは、入力信号および出力信号が
互いに異なることをいう。

【００２９】以下、チップ１２０および１４０は同一の
機能を有するチップとして本実施の形態の説明を行う。
例えば、チップおよび１４０はメモリチップである。さ
らに、同種類の信号が入力されるチップ１２０および１
４０の各パッド（後述）は、共に上を向いている状態
（すなわちモールド１０２と対向していない状態）で互
いに隣接する辺に関して対称となるよう配置されている
とする。これはチップ１２０とチップ１４０が同一の構
成でないことを意味する。

【００３０】チップ１２０は、チップ１４０に隣接する
辺に対向する辺側にパッド列１２４を有する。パッド列
１２４は、実質的に直線上に配置されている複数のパッ
ド１２４−ｉ（１≦ｉ≦ｎ：ｎはパッド数）を含む。そ
れぞれのパッド１２４−ｉは、機能ブロック１２２の所
定の部分に接続されている。なお本明細書中、「接続」
とは、電気的な接続を意味する。

【００３１】モールド１０２の辺のうち、パッド列１２
４に近い一辺に、ピン列１２８が備えられている。ピン
列１２８は、実質的に直線的に配置されている複数のピ
ン１２８−ｉ（１≦ｉ≦ｎ）を含む。

【００３２】パッド列１２４およびピン列１２８は実質
的に互いに平行になるように備えられている。従って、
パッド列１２４のそれぞれのパッド１２４−ｉと、ピン
列１２８のそれぞれのピン１２８−ｉとの距離は、それ
ぞれのｉについて実質的に等しい。それぞれのピン１２
８−ｉは、それぞれに対応するパッド１２４−ｉにワイ
ヤ１２６−ｉ（１≦ｉ≦ｎ）を介して接続されている。
さらにピン１２８−ｉは、バス１１２の信号線１１２−
ｉ（１≦ｉ≦ｎ）に接続されている。

【００３３】ワイヤ列１２６のそれぞれのワイヤ１２６
−ｉは、それぞれ対応するパッド１２４−ｉおよびピン
１２８−ｉを接続する配線である。

【００３４】本実施の形態では、機能ブロック１２２の
所定の部分に接続された各パッド１２４−ｉから対応す
るピン１２８−ｉを介してバス１１２の信号線１１２−
ｉに達するまでの距離Ｒ_aiは、ｉ＝１、２、・・・、ｎ
について実質的に一定である。これにより各信号線の経
路長が等しくなり、各信号線の信号間のスキューが低減
される。

【００３５】さらにその結果、各パッド１２４−ｉから
バス１１２の各信号線１１２−ｉを介して他の集積回路
等に達する各信号経路の長さもまた、ｉ＝１、２、・・
・、ｎについて実質的に等しくすることができる。これ
により、他の集積回路等までの各信号線の信号の経路長
が等しくなり、各信号線の信号間のスキューが低減され
る。

【００３６】ここで、それぞれのパッド１２４−ｉの材
料は、導電率が十分に低い金属、好ましくはアルミであ
る。その大きさは、好ましくは約８０μｍ〜約１２０μ
ｍ角であり、小さい方がより好ましい。

【００３７】それぞれのピン１２８−ｉの材料は、好ま
しくは銅、４−２アロイ（ニッケル４：鉄２の合金）で
あり、銅の方がより好ましい。その大きさは、好ましく
は幅約１２０μｍ×長さ約２〜３ｍｍである。ピンの幅
は広い方が好ましく、ピンの長さは短い方が好ましい。

【００３８】それぞれのワイヤ１２８−ｉの材料は、好
ましくは金、アルミであり、金の方がより好ましい。そ
の大きさは、好ましくは約１ｍｍ〜約４ｍｍであり、さ
らに好ましくは、約１ｍｍ〜約２ｍｍである。短い方が
より好ましい。パッド、ピンおよびワイヤの材料および
大きさは、本発明の集積回路パッケージに用いられる全
てのパッド、ピンおよびワイヤについて同様である。

【００３９】チップ１４０は、チップ１２０に隣接する
辺に対向する辺側にパッド列１４４を有する。パッド列
１４４は、実質的に直線的に複数のパッド１４４−ｉ
（１≦ｉ≦ｎ）を有する。それぞれのパッド１４４−ｉ
は、機能ブロック１４２の所定の部分に接続されてい
る。

【００４０】モールド１０２の辺のうちパッド列１４４
に近い一辺に、ピン列１４８が備えられている。ピン列
１４８は、実質的に直線的に配置されている複数のピン
１４８−ｉ（１≦ｉ≦ｎ）を有する。ピン列１４８およ
びパッド列１４４は実質的に互いに平行になるように備
えられている。このピン列１４８のそれぞれのピン１４
８−ｉは、それぞれに対応するパッド１４４−ｉに、ワ
イヤ１４６−ｉ（１≦ｉ≦ｎ）を介して接続されてい
る。パッド１４４−ｉおよびピン１４８−ｉの間の距離
は、それぞれのｉについて実質的に等しい。ピン１４８
−ｉは、バス１１２の信号線１１２−ｉ（１≦ｉ≦ｎ）
に接続されている。

【００４１】チップ１２０の場合と同様、チップ１４０
の場合も、機能ブロック１４２の所定の部分に接続され
た各パッド１４４−ｉから対応するピン１４８−ｉを介
してバス１１２の信号線１１２−ｉに達するまでの距離
Ｒ_biは、ｉ＝１、２、・・・、ｎについて実質的に一定
である。これにより、各信号線の経路長が等しくなり各
信号線の信号間のスキューが低減される。

【００４２】その結果、各パッド１４４−ｉからバス１
１２の各信号線１１２−ｉを介して他の集積回路等に達
する各信号経路の長さもまた、ｉ＝１、２、・・・、ｎ
について実質的に等しくすることができる。これによ
り、他の集積回路等までの各信号線の信号の経路長が等
しくなり、各信号線の信号間のスキューが低減される。
さらに、上述したチップ１２０の各パッド１２４−ｉか
ら他の集積回路等に達する各信号経路の長さも同時に等
しくすることによって、両機能ブロックの信号の各スキ
ューを同時に低減することができる。

【００４３】上述のように、ピン列を含むチップ１２０
および１４０の対応する信号線の配置は、互いに隣接す
る辺に関して対称である。ピン１２８−ｉとピン１４８
−ｉとは実質的に互いに平行である。従って、図１に示
すように、チップ１２０および１４０はピン１２８−ｉ
および１４８−ｉに平行な共通のバス１１２に接続され
うる。接続に際しては、ｉ＝１、２、・・・、ｎについ
て、上記Ｒ_aiとＲ_biを等しくすることができる。

【００４４】より具体的に説明するため、図１のバス１
１２の信号線１１２−ｉが図の左から順に、電源線、グ
ランド線、コマンド信号線、第１クロック信号線、第２
クロック信号線、バスコントロール信号線、バスイネー
ブル信号線、残りをデータ信号線とする。すると、チッ
プ１２０および１４０のピン１２８−１および１４８−
１は同じ電源線に、ピン１２８−２および１４８−２は
同じグランド線に、ピン１２８−３および１４８−３は
同じコマンド信号線に、・・・ピン１２８−ｎおよび１
４８−ｎは同じデータ信号線に接続されうる。

【００４５】ここで各ピンに平行なバスとピンとの接続
は、バス１１２の各信号線１１２−ｉの配線幅とピッチ
を小さくし、配線ピッチを各パッド１２４−ｉのパッド
ピッチに合わせることによって実現される。なお、本発
明の他の実施の形態でも、ピン列に平行なバスとピンの
接続は同様にして実現されうる。

【００４６】図１に示す構成では、長さ（ａ₁＋ｂ₁＋ｅ
₁’＋ａ₂＋ｂ₁）に相当する部分がデッドスペースであ
る。図１８に示す従来例の場合と比較すると長さ（ｃ₁
＋ｃ₂）に相当する部分のデッドスペースが削減されて
いる。さらに、ｅ₁はｅ₁’に短縮されており、短縮され
た長さに相当する部分のデッドスペースが削減されてい
る。削減されたデッドスペースには集積回路を配置でき
るので、配置可能なチップ面積を増やすことができる。
これにより、集積回路パッケージ１００を限られたバス
長で高密度に実装することが可能となる。

【００４７】機能ブロック１２２および１４２の双方に
それぞれ設けられたパッド１３４および１５４を、ワイ
ヤ１０６で接続することもできる。これにより、一部の
回路１０８を共用することが可能になる。この共用回路
１０８の例としては、電源回路（昇圧回路、降圧回路
等）、同期回路（ＰＬＬ（Phase Locked Loop）回路、
ＤＬＬ（ Delay Locked Loop）回路等）が挙げられる。
この構成により、機能ブロック１２２および１４２の長
さ（ｄ₁＋ｄ₂）が縮小される。その結果、さらに集積回
路パッケージ１００のバス方向の幅が削減され、スペー
ス効率が向上する。よって、バス上に配置できるチップ
面積を増やすことができ、限られたバス長で集積回路パ
ッケージ１００をさらに高密度に実装することが可能と
なる。

【００４８】本実施の形態１では、パッド１２４−ｉか
らピン１２８−ｉまでの距離が、各ｉ（１≦ｉ≦ｎ）に
ついて全て実質的に等しくなっている。しかし、スキュ
ーの低減が必要なピンの間に対してのみ、この距離を実
質的に等しくするように改変することも可能である。パ
ッド１４４−ｉからピン１４８−ｉまでの距離について
も同様である。同様の改変は他の実施の形態についても
なされ得る。

【００４９】また、本実施の形態１では、ピン列１２８
およびピン列１４８は、チップ１２０およびチップ１４
０が互いに隣接する辺と対向する辺にそれぞれ配置され
ている。しかし、ピン列１２８およびピン列１４８を隣
り合う辺に配置することも可能である。ただし、スキュ
ーの低減を必要とする信号経路間の関係において、ピン
列１２８およびピン列１４８からバス１１２を介して他
の集積回路等に達する距離が実質的に等しくなるという
条件を満たすことが必要である。同様の改変は、複数の
ピン列を有する他の実施の形態についてもなされ得る。

【００５０】さらに上記の実施の形態１では、ピン１２
８−ｉはチップ１２０上の１辺のみに配置されている。
しかし、スキューの低減を必要とする信号経路間の関係
において、ピン１２８−ｉから信号線１１２−ｉを介し
て他の集積回路等に達する距離が実質的に等しくなると
いう条件を満たすように、ピン１２８−ｉ、ワイヤ１２
６−ｉおよびパッド１２４−ｉはチップ１２０上の複数
の辺に配置され得る。このような改変は、ピン１４８−
ｉ、ワイヤ１４６−ｉおよびパッド１４４−ｉについて
も可能である。また、同様の改変が他の実施の形態につ
いても成され得る。

【００５１】なお、本実施の形態では２つのチップは同
一の機能を有するチップとしたが、必ずしも同一の機能
を有さなくともよい。

【００５２】（実施の形態２）図３を参照して、本発明
の集積回路パッケージの別の実施の形態を説明する。

【００５３】本実施の形態では、集積回路パッケージを
構成するチップは１つであり、チップ内部で２つの機能
ブロックに分割されて配置されている。

【００５４】実施の形態１の集積回路パッケージ１００
（図１）は、２つのチップ１２０および１４０を備え、
チップ１２０および１４０は、それぞれ、機能ブロック
１２２および１４２を含んでいた。一方、実施の形態２
の集積回路パッケージ２００は、単独のチップ２０４を
備え、チップ２０４は、機能ブロック２６２を備える。
機能ブロック２６２は、互いに独立な機能ブロック２６
２ａおよび２６２ｂを有する。機能ブロック２６２ａお
よび２６２ｂはそれぞれ、実施の形態１の機能ブロック
１２２および１４２に相当する。

【００５５】以上が、集積回路パッケージ２００は集積
回路パッケージ１００（図１）と異なる点である。実施
の形態１の機能ブロック１２２および１４２と同様に、
同種類の信号が入力される機能ブロック２６２ａおよび
２６２ｂの各パッドは、共に上を向いている状態（すな
わちモールド２０２と対向していない状態）で、互いに
隣接する辺に関して対称である。集積回路パッケージ２
００のその他の構成要素も、集積回路パッケージ１００
（図１）と同様である。

【００５６】互いに独立な機能ブロック２６２ａおよび
２６２ｂを有する機能ブロック２６２をチップ２０４上
に設ける構成により、実施の形態１よりもデッドスペー
スを削減できる。本実施の形態では図３に示すように、
図１のバス方向の長さｅ₁’に相当する部分のデッドス
ペースも削減されている。したがって、図１８に示す従
来例の場合と比較すると長さ（ｃ₁＋ｃ₂＋ｅ₁）に相当
する部分のデッドスペースが削減される。よって、削減
されたデッドスペースにも集積回路を配置できるので、
バス上に配置するチップ面積を増やすことができる。こ
れにより、限られたバス長に集積回路パッケージ２００
をより高密度に実装することが可能となる。

【００５７】また、２つの互いに独立な機能ブロック２
６２ａおよび２６２ｂは、一部の回路部を共用すること
ができる。この共用回路２０８の例としては、電源回路
（昇圧回路、降圧回路など）、同期回路（ＰＬＬ（Phas
e Locked Loop）回路、ＤＬＬ（ Delay Locked Loop）
回路など）が挙げられる。回路を共有することにより、
機能ブロック２６２の長さ（ｄ₁＋ｄ₂）が縮小される。
その結果、さらに集積回路パッケージ２００のバス方向
の幅が削減され、スペース効率が向上する。よって、バ
ス上に配置できるチップ面積を増やすことができ、限ら
れたバス長に集積回路パッケージ２００をさらに高密度
に実装することが可能となる。

【００５８】（実施の形態３）図４および図５を参照し
て、本発明の集積回路パッケージの別の実施の形態を説
明する。

【００５９】本実施の形態の集積回路パッケージでは、
同一の構成を有する２つのチップのうち、一方のチップ
が他方のチップに対して裏返した状態で配置されてい
る。

【００６０】図１に示される実施の形態１の集積回路パ
ッケージ１００では、互いに異なる構成のチップ１２０
および１４０が用いられていた。すなわちチップ１２０
および１４０の同種類の信号が入力される各パッドは、
共に上を向いている状態（すなわちモールド１０２と対
向していない状態）で互いに隣接する辺に関して対称と
なるよう配置されていたので、チップ１２０および１４
０は同一の構成ではなかった。

【００６１】図４および図５に示される本実施の形態で
は、同一の構成をもつチップ７２０および７４０を用い
る。本実施の形態では、一方のチップを他方のチップに
対して裏返した状態で配置することによって、同種類の
信号が入力される各パッドの位置を、チップ７２０およ
び７４０が互いに隣接する辺に関し対称にできることを
説明する。

【００６２】図４に示すように、集積回路パッケージ７
００は、モールド７０２上にチップ７２０および７４０
を備える。チップ７２０の構成は、実施の形態１で述べ
たチップ１２０の構成と同様である。チップ７４０は、
本実施の形態ではチップ７２０と同一の機能、構成をも
つチップである。

【００６３】図５は、図４の集積回路パッケージ７００
の側面図を示す。

【００６４】本実施の形態の集積回路パッケージ７００
では、チップ７２０はそのパッド列７２４がモールド７
０２と対向しないようにモールド７０２上に配置されて
いる。

【００６５】チップ７４０は、チップ７２０に対して裏
返した状態で配置されている。すなわちチップ７４０
は、そのパッド列７４４がモールド７０２に対向するよ
う配置されている。

【００６６】チップ７２０の機能ブロック７２２は、パ
ッド列７２４の各パッド７２４−ｉ、ワイヤ列７２６の
各ワイヤ７２６−ｉおよびピン列７２８の各ピン７２８
−ｉを介して、バス７１２の各信号線７１２−ｉ（１≦
ｉ≦ｎ）と接続されている。

【００６７】チップ７４０の機能ブロック７４２は、そ
の所定の部分とパッド列７４４の各パッド７４４−ｉ
（１≦ｉ≦ｎ）が接続されている。各パッド７４４−ｉ
は、バンプ列７０６の各バンプ７０６−ｉを介してピン
列７４８の各ピン７４８−ｉと接続されている。各ピン
７４８−ｉは、バス７１２の各信号線７１２−ｉと接続
されている。

【００６８】本実施の形態の集積回路パッケージ７００
の他の構成要素は、集積回路パッケージ１００（図１）
の構成要素と同じである。

【００６９】上述のようにチップ７４０を配置しても、
バンプ７０６−ｉの厚さ、各ピン７２８−ｉおよび７４
８−ｉの長さ、および各ワイヤ１２６−ｉの長さを適当
に調整することによって、実施の形態１で述べた効果と
全く同様の効果を得ることができる。

【００７０】すなわち本実施の形態によっても、機能ブ
ロック７２２の所定の部分に接続された各パッド７２４
−ｉから対応するピン７２８−ｉを介してバス７１２の
信号線７１２−ｉに達するまでの距離Ｒ_ai’は、ｉ＝
１、２、・・・、ｎについて実質的に一定とすることが
できる。機能ブロック７４２の所定の部分に接続された
各パッド７４４−ｉから対応するバンプ７０６−ｉおよ
びピン７４８−ｉを介してバス７１２の信号線７１２−
ｉに達するまでの距離Ｒ_bi’は、ｉ＝１、２、・・・、
ｎについて実質的に一定とすることができる。さらに、
上記Ｒ_ai’とＲ_bi’とを等しくすることも可能である。
従って、実施の形態１で述べたスキューの軽減、デッド
スペースの削減等の利点をすべて得ることができる。

【００７１】さらに、同一の構成を持つチップ７２０お
よび７４０を使用できることから、実施の形態１の場合
と比較してチップの生産コストの削減が可能である。

【００７２】（実施の形態４）図６および図７を参照し
て、本発明の集積回路パッケージの別の実施の形態を説
明する。

【００７３】本実施の形態では、集積回路パッケージの
２つのチップは互いに重なり合うように配置される。

【００７４】集積回路パッケージ３００は、モールド３
０２上に、チップ３２０および３４０を備える。チップ
３２０および３４０はそれぞれ、互いに独立な所定の機
能を有する機能ブロック３２２および３４２を設けてい
る。

【００７５】実施の形態１の集積回路パッケージ１００
（図１）では、チップ１２０および１４０が互いに隣接
するように設けられている。

【００７６】一方、図７の側面図に示すように、本実施
の形態の集積回路パッケージ３００では、それらに対応
するチップ３２０および３４０は、スペーサ３０１を介
して互いに重なり合うように配置される。パッド３２４
−ｉおよびピン３２８−ｉは、ワイヤ３２６−ｉを介し
て接続される。同様にパッド３４４−ｉおよびピン３４
８−ｉは、ワイヤ３４６−ｉを介して接続される。接続
のための空間を確保するため、パッド列３２４の上部が
空いている。以上の点で本実施の形態の集積回路パッケ
ージ３００は、集積回路パッケージ１００（図１）と異
なる。また、集積回路パッケージ３００のその他の構成
要素は、集積回路パッケージ１００（図１）と同様であ
る。

【００７７】また、図６に示す構成では、長さ（ａ₁＋
ｂ₁＋ａ₂＋ｂ₂）に相当する部分がデッドスペースであ
る。図１８に示す従来例の場合と比較すると長さ（ｃ₁
＋ｃ₂＋ｅ₁）に相当する部分のデッドスペースが削減さ
れる。さらに、機能ブロック３２２および３４２のバス
方向の長さｄは、（ｄ₁＋ｄ₂）から（ｄ１＋ｄ₂）／２
へと大幅に短縮されており、短縮された長さに相当する
部分のデッドスペースが削減されている。よって、削減
されたデッドスペースにも集積回路を配置できるので、
バス上に配置するチップ面積を増やすことができる。こ
れにより、限られたバス長に集積回路パッケージ３００
をより高密度に実装することが可能となる。

【００７８】なお、ここでも、チップ３２０あるいは３
４０上に両チップで共用することができる回路を配置
し、チップ３２０と３４０に接続パッドを設けて、ワイ
ヤで接続することにより前記の回路を共用することがで
きる。その結果、機能ブロック３２２および３４２のバ
ス方向の長さｄがさらに短縮され、スペース効率が向上
する。よって、バス上に配置できるチップ面積を増やす
ことができ、限られたバス長に集積回路パッケージ３０
０をさらに高密度に実装することが可能となる。

【００７９】また集積回路パッケージ３００では、チッ
プ３２０と３４０との間には段差が存在するため、パッ
ド３２４からバス３１２までの距離とパッド３４４から
バス３１２までの距離とが異なっている。ワイヤの長
さ、あるいはピンの配置を適当に調整することにより、
上記距離を等長にすることが可能である。

【００８０】（実施の形態５）図８は、本発明による集
積回路パッケージ制御システム８５０の構成を示す。

【００８１】本実施の形態は、本発明による集積回路パ
ッケージと、集積回路パッケージを制御するための制御
部を含むシステムに関する。

【００８２】集積回路パッケージ制御システム８５０
は、ｍ個の集積回路パッケージ８００−ｊ（１≦ｊ≦
ｍ、ｊ、ｍ：整数）と各集積回路パッケージ８００−ｊ
を制御する制御回路８１０を備えている。制御回路８１
０と各集積回路パッケージ８００−ｊとは、共通のバス
８１２に接続されている。制御回路８１０はさらに、他
の集積回路、例えばコンピュータのＣＰＵ（図示せず）
に接続されている。

【００８３】本実施の形態では、各集積回路パッケージ
８００−ｊは、実施の形態１〜４までに示した、あるい
は後述の実施の形態６〜８に示す集積回路パッケージの
いずれであってもよい。集積回路パッケージを構成する
チップは、任意の集積回路チップであり得る。

【００８４】以下では、各集積回路パッケージ８００−
ｊは実施の形態１〜４までに記載した集積回路パッケー
ジ１００（図１）、２００（図３）、３００（図６）あ
るいは７００（図４）のいずれかであるとする。さらに
各集積回路パッケージ８００−ｊを構成するチップは、
特にメモリチップであるとする。

【００８５】制御回路８１０は、信号の入出力、電源の
供給等に用いられる複数の端子を有する。複数の端子の
それぞれは、例えば、電源の供給や接地のための端子、
およびコマンド信号、クロック信号、バスコントロール
信号、バスイネーブル信号およびデータ信号を入出力す
るための端子である。本実施の形態の制御回路８１０は
メモリコントローラとして広く一般に知られている集積
回路であればよいので、その構成の詳細な説明は省略す
る。

【００８６】本実施の形態では実施の形態１〜４の集積
回路パッケージを使用するので、実施の形態１〜４で述
べた効果を得ることができる。すなわち、従来の集積回
路パッケージシステムよりもデッドスペースが削減され
た集積回路パッケージシステムを得ることができる。

【００８７】本実施の形態による集積回路パッケージシ
ステムの利点を具体的に説明する。制御回路８１０の端
子から集積回路パッケージ８００−１を構成するメモリ
チップ８４０−１のパッドまでの配線距離をＰ、図１９
の集積回路パッケージ制御システムで制御回路から集積
回路パッケージ２を構成するチップのパッドまでの配線
距離をＱとすると、集積回路パッケージ８００−１は従
来よりもデッドスペースが削減された結果、Ｐ＜Ｑが成
り立つ。その結果、従来の集積回路パッケージ制御シス
テムと比べて、制御回路８１０から各集積回路パッケー
ジ８００−ｊまでのバス長を短くすることができる。あ
るいは、限られたバス長でさらに高密度に集積回路チッ
プを配置することができる。

【００８８】本実施の形態では、上述のように実施の形
態１〜４までのいずれの集積回路パッケージでも使用す
ることができる。従って、本実施の形態のシステムを構
成する際には、各集積回路パッケージの２つのメモリチ
ップを平面上で互いに隣接するように配置するか、重ね
て配置するか、あるいは一方を他方に対して裏返した状
態で配置するかを必要に応じて選択することができる。

【００８９】（実施の形態６）図９および図１０を参照
して、本発明の集積回路パッケージの実施の形態６を説
明する。

【００９０】本実施の形態では、集積回路パッケージに
設けられた各チップのパッド列は互いに隣接する辺側に
設けられ、ピン列は共有されている。

【００９１】図９および図１０はそれぞれ、本発明の集
積回路パッケージ４００の平面図および側面図を示す。

【００９２】集積回路パッケージ４００は、モールド４
０２上に基板４０４を備える。２つのチップ４２０およ
び４４０は、互いに隣接するように基板４０４上に設け
られている。さらにチップ４２０および４４０は、互い
に独立な所定の機能を有する機能ブロック４２２および
４４２を、互いに隣接する辺と反対側にそれぞれ有して
いる。チップ４２０は、チップ４４０に隣接する辺側に
パッド列４２４を有する。パッド列４２４は、実質的に
直線上に複数のパッド４２４−ｉ（１≦ｉ≦ｎ）を有す
る。それぞれのパッド４２４−ｉは、機能ブロック４２
２の所定の部分に接続されている。チップ４４０は、チ
ップ４２０に隣接する辺側にパッド列４４４を有する。
パッド列４４４は、実質的に直線上に複数のパッド４４
４−ｉ（１≦ｉ≦ｎ）を有する。それぞれのパッド４４
４−ｉは、機能ブロック４４２の所定の部分に接続され
ている。

【００９３】図１０の側面図に示すように、集積回路パ
ッケージ４００はピン列４２８をチップ４２０の上方に
備える。ピン列４２８は、ピン４２８−ｉ（１≦ｉ≦
ｎ）を有する。ピン４２８−ｉは、ｉ＝１、２、・・
・、ｎについてパッド４２４−ｉとワイヤ４２６−ｉを
介して接続し、パッド４４４−ｉとワイヤ４４６−ｉを
介して接続する。パッド４２４−ｉおよびピン４２８−
ｉの間の距離は、ｉ＝１、２、・・・、ｎについて実質
的に等しい。パッド４４４−ｉおよびピン４２８−ｉの
間の距離は、ｉ＝１、２、・・・、ｎについて実質的に
等しい。

【００９４】集積回路パッケージ４００では、各パッド
４２４−ｉから対応するピン４２８−ｉを介してバス４
１２の信号線４１２−ｉに達するまでの距離Ｌ_i （１≦
ｉ≦ｎ）はｉ＝１、２、・・・、ｎについて実質的に等
しくなる。これにより、スキューの低減が可能となる。

【００９５】集積回路パッケージ４００の特徴は、２つ
の機能ブロック４２２および４４２がともに同一のピン
列４２８のみを介して、バス４１２に接続されているこ
とである。これは、ピン４２８−ｉが、ＬＯＣ（Lead O
n Chip）構造を有することにより可能となる。図９に示
すように、バス方向の長さ（ａ₁＋ｂ₁＋ｂ₂＋ｃ₂）に相
当する部分がデッドスペースである。図１８に示す従来
例の場合と比較すると長さ（ｃ₁＋ｅ₁＋ａ₂）に相当す
る部分のデッドスペースが削減されている。よって、削
減されたデッドスペースにも集積回路を配置できるの
で、バス上に配置するチップ面積を増やすことができ
る。これにより、限られたバス長に集積回路パッケージ
４００をより高密度に実装することが可能となる。

【００９６】また、機能ブロック４２２および４４２の
双方にそれぞれ設けられたパッド４３４および４５４を
ワイヤ４０６で接続することもできる。これにより、一
部の回路４０８を共用することが可能になる。この共用
回路４０８の例としては、電源回路（昇圧回路、降圧回
路など）、同期回路（ＰＬＬ（Phase Locked Loop）回
路、ＤＬＬ（ Delay Locked Loop）回路など）が挙げら
れる。この構成により、機能ブロック４２２および４４
２の長さ（ｄ₁＋ｄ₂）が縮小される。その結果、さらに
集積回路パッケージ４００のバス方向の幅が削減され、
スペース効率が向上する。よって、バス上に配置できる
チップ面積を増やすことができ、限られたバス長に集積
回路パッケージ４００をさらに高密度に実装することが
可能となる。

【００９７】（実施の形態７）図１１および図１２に、
本発明の集積回路パッケージの別の実施の形態を示す。

【００９８】本実施の形態の集積回路パッケージ５００
は、実施の形態６の集積回路パッケージ４００（図９）
におけるパッド列４４４およびワイヤ列４４６に相当す
る構成を有さない。代わりに、機能ブロック５２２およ
び５４２は共にパッド列５２４に接続され、パッド列５
２４の各パッド５２４−ｉはワイヤ５２６−ｉを介して
ピン５２８−ｉに接続される。図１２に示すように、ピ
ン列５２８は機能ブロック５２２の上部に配置される。
機能ブロック５２２および５４２が同一のピン列５２８
と接続されることは、機能ブロック５２２に接続される
ピンの長さと機能ブロック５４２に接続されるピンの長
さとが等しいことを意味する。このことは、例えば実施
の形態１で参照した図１のピン１２８−ｉとピン１４８
−ｉが、等しい長さであることに相当する。集積回路パ
ッケージ５００のその他の構成要素は、集積回路パッケ
ージ４００（図９）と同様である。集積回路パッケージ
５００は、実施の形態６の場合と同様にスキューの低減
を可能にする。

【００９９】図１１に示すように、デッドスペースは長
さ（ａ₁＋ｂ₁＋ｃ₂）に相当する部分である。図１８に
示す従来例の場合と比較すると、長さ（ｃ₁＋ｅ₁＋ａ₂
＋ｂ₂）に相当する部分のデッドスペースが削減され
る。よって、削減されたデッドスペースにも集積回路を
配置できるので、バス上に配置するチップ面積を増やす
ことができる。これにより、限られたバス長に集積回路
パッケージ５００をより高密度に実装することが可能と
なる。

【０１００】（実施の形態８）図１３、図１４、および
図１５に、本発明の集積回路パッケージの別の実施の形
態を示す。

【０１０１】本実施の形態では、集積回路パッケージを
構成する２つのチップのうち、一方のチップ全体が他方
のチップに重なって配置されている。

【０１０２】図１３および図１４は、本発明の集積回路
パッケージ６００の平面図であり、図１５は、本発明の
集積回路パッケージ６００の側面図である。

【０１０３】集積回路パッケージ６００は、モールド６
０２上にチップ６２０および６４０を備えている。チッ
プ６２０および６４０は、互いに独立な所定の機能を有
する機能ブロック６２２および６４２をそれぞれ有して
いる。図１５の側面図に示すように、チップ６４０はチ
ップ６２０の上に重なっている。

【０１０４】チップ６２０は、パッド列６２４を有す
る。パッド列６２４は、チップ６２０上の一辺に設けら
れており、実質的に直線上に複数のパッド６２４−ｉ
（１≦ｉ≦ｎ）を有する。機能ブロック６２２は、パッ
ド列６２５を有する。パッド列６２５は、実質的に直線
上に複数のパッド６２５−ｉ（１≦ｉ≦ｎ）を有する。
パッド列６２５はパッド列６２４に隣接するように配置
され、パッド列６２４と実質的に平行である。それぞれ
のパッド６２５−ｉは、機能ブロック６２２の所定の部
分およびパッド６２４−ｉに接続される。また、モール
ド６０２は、モールド６０２上の一辺にピン列６２８を
備える。パッド列６２４およびピン列６２８は、実質的
に互いに平行であり、互いに隣接する。さらに、それぞ
れのパッド６２４−ｉは、ワイヤ６２６−ｉを介してピ
ン６２８−ｉに接続される。

【０１０５】チップ６４０は、チップ６４０上の一辺に
パッド列６４４を有する。パッド列６４４は、実質的に
直線上に複数のパッド６４４−ｉ（１≦ｉ≦ｎ）を有す
る。それぞれのパッド６４４−ｉは、機能ブロック６４
２の所定の部分に接続される。また、それぞれのパッド
６４４−ｉは、バンプ列６０６のバンプ６０６−ｉを介
して、チップ６２０のパッド６２５−ｉにも接続され
る。

【０１０６】それぞれのバンプ６０６−ｉの材料は、好
ましくは、ハンダ、金であり、金の方がより好ましい。
その大きさは、好ましくは、約１００μｍ×約１００μ
ｍ角、高さ約１００μｍ〜約６０μｍである。バンプの
材料および大きさは、本発明の集積回路パッケージに用
いられる全てのワイヤについて同様である。

【０１０７】上記のように集積回路パッケージ６００で
は、パッド６２５−ｉはパッド６２４−ｉ、ワイヤ６２
６−ｉおよびピン６２８−ｉを介してバス６１２の信号
線６１２−ｉに接続されている。パッド６２４−ｉから
ピン６２８−ｉまでの距離は、ｉ＝１、２、・・・、ｎ
について実質的に等しい。同様にパッド６４４−ｉは、
パッド６２５−ｉ、パッド６２４−ｉ、ワイヤ６２６−
ｉおよびピン６２８−ｉを介してバス６１２の信号線６
１２−ｉに接続される。パッド６４４−ｉからピン６２
８−ｉまでの距離は、ｉ＝１、２、・・・、ｎについて
実質的に等しい。これにより、データ−クロック間のス
キューの低減が可能となる。

【０１０８】また、図１３に示すように、バス方向の長
さ（ａ₁＋ｂ₁＋ｂ₂＋ｃ₂）に相当する部分がデッドスペ
ースである。図１８に示す従来例の場合と比較すると長
さ（ｃ₁＋ｅ₁＋ａ₂）に相当する部分のデッドスペース
が削減されている。さらに、機能ブロック６２２および
６４２の部分のバス方向の長さｄ’は、それぞれの長さ
の和よりも短縮されており、短縮された長さに相当する
部分のデッドスペースが削減されている。よって、削減
されたデッドスペースにも集積回路を配置できるので、
バス上に配置するチップ面積を増やすことができる。こ
れにより、限られたバス長に集積回路パッケージ６００
をより高密度に実装することが可能となる。

【０１０９】また、機能ブロック６２２に設けられたパ
ッド６２７および６２９を、機能ブロック６４２に設け
られたパッド６４７および６４９と、バンプ６０５およ
び６０７を介してそれぞれ接続することができる。これ
により、一部の回路６０８をチップ４２０および６４０
で共用することが可能になる。この共用回路６０８の例
としては、電源回路（昇圧回路、降圧回路など）、同期
回路（ＰＬＬ（PhaseLocked Loop）回路、ＤＬＬ（ Del
ay Locked Loop）回路など）が挙げられる。この構成に
より、機能ブロック６２２および６４２の長さｄ’が縮
小される。その結果、さらに集積回路パッケージ６００
のバス方向の幅が削減され、スペース効率が向上する。
よって、バス上に配置できるチップ面積を増やすことが
でき、限られたバス長に集積回路パッケージ６００をさ
らに高密度に実装することが可能となる。

【０１１０】

【発明の効果】本発明によれば、データ−クロック間の
スキューを回避することが出来る。また、本発明の集積
回路パッケージは、バス方向の幅に相当するデッドスペ
ースを削減するため、削減されたデッドスペースにも集
積回路パッケージを配置することが可能になる。よっ
て、転送データおよびクロック波形のノイズ等による乱
れを回避するために長さが限られているバス上に、配置
可能なチップ面積を増やすことができる。

【０１１１】また、複数の機能ブロックで回路の一部を
共有化することにより、スペース効率をさらに向上させ
て、長さが限られているバス上に配置することができる
チップ面積を増やすことができる。回路の一部を共有す
ることにより、消費電力の軽減が図られる。

【図面の簡単な説明】

【図１】本発明の実施の形態１における集積回路パッケ
ージの内部構成の概略を示す平面図である。

【図２】本発明の実施の形態１における集積回路パッケ
ージをバス上に配置したときの概略を示す側面図であ
る。

【図３】本発明の実施の形態２における集積回路パッケ
ージの内部構成の概略を示す平面図である。

【図４】本発明の実施の形態３における集積回路パッケ
ージの内部構成の概略を示す平面図である。

【図５】本発明の実施の形態３における集積回路パッケ
ージの概略を示す側面図である。

【図６】本発明の実施の形態４における集積回路パッケ
ージの内部構成の概略を示す平面図である。

【図７】本発明の実施の形態４における集積回路パッケ
ージの内部構成の概略を示す側面図である。

【図８】本発明の実施の形態５における集積回路パッケ
ージ制御システムの構成の概略を示す平面図である。

【図９】本発明の実施の形態６における集積回路パッケ
ージの内部構成の概略を示す平面図である。

【図１０】本発明の実施の形態６における集積回路パッ
ケージの内部構成の概略を示す側面図である。

【図１１】本発明の実施の形態７における集積回路パッ
ケージの内部構成の概略を示す平面図である。

【図１２】本発明の実施の形態７における集積回路パッ
ケージの内部構成の概略を示す側面図である。

【図１３】本発明の実施の形態８における集積回路パッ
ケージの内部構成の概略を示す平面図である。

【図１４】本発明の実施の形態８における集積回路パッ
ケージの内部構成の一部の概略を示す平面図である。

【図１５】本発明の実施の形態８における集積回路パッ
ケージの内部構成の概略を示す側面図である。

【図１６】プリント基板のバス上に配置されたＬＳＩ間
でデータ転送を行う場合のデータの送出時と取り込み時
のタイミングを示す図である。

【図１７】従来の集積回路パッケージの内部構成を示す
平面図である。

【図１８】従来の集積回路パッケージをバス上へ配置し
た平面図である。

【図１９】従来の集積回路パッケージ制御システムの構
成の概略を示す平面図である。

【符号の説明】

１００ 集積回路パッケージ １０２ モールド １０６ ワイヤ １０８ 共用回路 １１０ プリント基板 １１２ バス １２０、１４０ チップ １２２、１４２ 機能ブロック １２４、１４４ パッド列 １２６、１４６ ワイヤ列 １２８、１４８ ピン列 １２４−ｉ、１４４−ｉ パッド １２６−ｉ、１４６−ｉ ワイヤ １２８−ｉ、１４８−ｉ ピン １３４、１５４ パッド

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 23/52 H01L 25/00 H01L 23/50

Claims (10)

(57)【特許請求の範囲】
1. 【請求項１】 同一の機能を有する第１の集積回路チッ
   プと第２の集積回路チップとを備えた集積回路パッケー
   ジであって、 前記第１の集積回路チップと前記第２の集積回路チップ
   とは、共通のバスに接続され、 前記第１の集積回路チップは、前記共通のバスに接続さ
   れる複数の第１ピンと、前記複数の第１ピンに接続さ
   れ、前記第１の集積回路チップの一辺に設けられた複数
   の第１パッドとを有しており、かつ、 前記第２の集積回路チップは、前記共通のバスに接続さ
   れる複数の第２ピンと、前記複数の第２ピンに接続さ
   れ、前記第２の集積回路チップの一辺に設けられた複数
   の第２パッドとを有しており、前記複数の第１ピンは、前記第１の集積回路チップの一
   辺に対向する他辺に比べて、前記第１パッドの設けられ
   た一辺の近くに配置され、 前記複数の第２ピンは、前記第２の集積回路チップの一
   辺に対向する他辺に比べて、前記第２パッドの設けられ
   た一辺の近くに配置され、 前記第１ピンが前記共通バスに接続される点と前記第１
   ピンが接続される前記第１パッドとの間の距離は実質的
   に一定であり、 前記第２ピンが前記共通バスに接続される点と前記第２
   ピンが接続される前記第２パッドとの間の距離は実質的
   に一定である、 集積回路パッケージ。
2. 【請求項２】 前記第１の集積回路チップおよび前記第
   ２の集積回路チップのそれぞれは、メモリチップであ
   る、請求項１に記載の集積回路パッケージ。
3. 【請求項３】 前記第１の集積回路チップおよび前記第
   ２の集積回路チップは、前記第１の集積回路チップおよ
   び前記第２の集積回路チップが平面上で互いに隣接する
   ように配置される、請求項１に記載の集積回路パッケー
   ジ。
4. 【請求項４】 前記第１の集積回路チップおよび前記第
   ２の集積回路チップは、前記第１の集積回路チップおよ
   び前記第２の集積回路チップが互いに重なり合うように
   配置される、請求項１に記載の集積回路パッケージ。
5. 【請求項５】 前記第１の集積回路チップおよび前記第
   ２の集積回路チップは、前記第１の集積回路チップおよ
   び前記第２の集積回路チップのうちの一方を他方に対し
   て裏返した状態で配置される、請求項１に記載の集積回
   路パッケージ。
6. 【請求項６】 集積回路パッケージと前記集積回路パッ
   ケージを制御する制御回路とを備えたシステムであっ
   て、 前記集積回路パッケージは、同一の機能を有する第１の
   集積回路チップと第２の集積回路チップとを含み、 前記第１の集積回路チップと前記第２の集積回路チップ
   と前記制御回路とは、共通のバスに接続され、 前記第１の集積回路チップは、前記共通のバスに接続さ
   れる複数の第１ピンと、前記複数の第１ピンに接続さ
   れ、前記第１の集積回路チップの一辺に設けられた複数
   の第１パッドとを有しており、かつ、 前記第２の集積回路チップは、前記共通のバスに接続さ
   れる複数の第２ピンと、前記複数の第２ピンに接続さ
   れ、前記第２の集積回路チップの一辺に設けられた複数
   の第２パッドとを有しており、 前記複数の第１ピンは、前記第１の集積回路チップの一
   辺に対向する他辺に比べて、前記第１パッドの設けられ
   た一辺の近くに配置され、 前記複数の第２ピンは、前記第２の集積回路チップの一
   辺に対向する他辺に比べて、前記第２パッドの設けられ
   た一辺の近くに配置され、 前記第１ピンが前記共通バスに接続される点と前記第１
   ピンが接続される前記第１パッドとの間の距離は実質的
   に一定であり、 前記第２ピンが前記共通バスに接続される点と前記第２
   ピンが接続される前記第２パッドとの間の距離は実質的
   に一定である、システム。
7. 【請求項７】 前記第１の集積回路チップおよび前記第
   ２の集積回路チップのそれぞれは、メモリチップであ
   る、請求項６に記載のシステム。
8. 【請求項８】 前記第１の集積回路チップおよび前記第
   ２の集積回路チップは、前記第１の集積回路チップおよ
   び前記第２の集積回路チップが平面上で互いに隣接する
   ように配置される、請求項６に記載のシステム。
9. 【請求項９】 前記第１の集積回路チップおよび前記第
   ２の集積回路チップは、前記第１の集積回路チップおよ
   び前記第２の集積回路チップが互いに重なり 合うように
   配置される、請求項６に記載のシステム。
10. 【請求項１０】 前記第１の集積回路チップおよび前記
    第２の集積回路チップは、前記第１の集積回路チップお
    よび前記第２の集積回路チップのうちの一方を他方に対
    して裏返した状態で配置される、請求項６に記載のシス
    テム。