JPH09102584A - 集積回路装置およびクロック伝達装置 - Google Patents
集積回路装置およびクロック伝達装置Info
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- JPH09102584A JPH09102584A JP7259772A JP25977295A JPH09102584A JP H09102584 A JPH09102584 A JP H09102584A JP 7259772 A JP7259772 A JP 7259772A JP 25977295 A JP25977295 A JP 25977295A JP H09102584 A JPH09102584 A JP H09102584A
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- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】 回路基板上に構成したロジックシステムにお
いて、システムクロックを回路基板上からＬＳＩの内部
の回路素子まで伝達する際に生じる遅延や、ＬＳＩ上の
異なる回路素子間で受けるクロック信号のスキューを低
減する。 【解決手段】 半導体基板上に回路素子を集積した回路
領域１１が入出力端子に附属する保護回路を配置した入
出力回路領域１２と演算回路または記憶回路を配置した
機能回路領域１３とからなる集積回路装置の、回路領域
１１に少なくとも２つのパッドを配置し、前記パッドの
うち少なくとも１つは機能回路領域１３に配置し、それ
ぞれのパッドに同一のクロックを入力する。また、前記
集積回路装置を装着した回路基板上の配線３２とパッド
３５に接触して信号を伝達する導体３４を介してクロッ
ク信号を伝達する。
いて、システムクロックを回路基板上からＬＳＩの内部
の回路素子まで伝達する際に生じる遅延や、ＬＳＩ上の
異なる回路素子間で受けるクロック信号のスキューを低
減する。 【解決手段】 半導体基板上に回路素子を集積した回路
領域１１が入出力端子に附属する保護回路を配置した入
出力回路領域１２と演算回路または記憶回路を配置した
機能回路領域１３とからなる集積回路装置の、回路領域
１１に少なくとも２つのパッドを配置し、前記パッドの
うち少なくとも１つは機能回路領域１３に配置し、それ
ぞれのパッドに同一のクロックを入力する。また、前記
集積回路装置を装着した回路基板上の配線３２とパッド
３５に接触して信号を伝達する導体３４を介してクロッ
ク信号を伝達する。
Description
【０００１】
【発明の属する技術分野】本発明は、回路基板上に構成
したロジックシステムのクロック信号を、回路基板上か
ら構成要素の集積回路装置（ＬＳＩという）に伝達する
装置に関する。
したロジックシステムのクロック信号を、回路基板上か
ら構成要素の集積回路装置（ＬＳＩという）に伝達する
装置に関する。
【０００２】
【従来の技術】ロジックシステムでは、クロック信号に
従って論理回路やデバイスの同期を取る。クロック信号
は回路基板上に実装した発振器などの信号源が発生し、
回路基板上の配線を経由してシステムを構成するＬＳＩ
とその他のデバイスに伝達する。ＬＳＩの内部では、Ｌ
ＳＩの配線を経由してＬＳＩ上の回路素子に伝達する。
従って論理回路やデバイスの同期を取る。クロック信号
は回路基板上に実装した発振器などの信号源が発生し、
回路基板上の配線を経由してシステムを構成するＬＳＩ
とその他のデバイスに伝達する。ＬＳＩの内部では、Ｌ
ＳＩの配線を経由してＬＳＩ上の回路素子に伝達する。
【０００３】クロック信号は時間的な同期を取る信号な
ので、理想的には回路によって受ける信号に時間のずれ
があってはならない。しかし、ＬＳＩの内部の回路素子
や配線は、回路基板上の配線に比べて非常に微細なた
め、信号の遅延が大きい。回路基板上のシステムクロッ
クとＬＳＩの内部回路が受けとるクロックとの間に大き
な時間のずれがあるとＬＳＩと他のデバイスとの間でデ
ータを受渡す動作に支障が出る。
ので、理想的には回路によって受ける信号に時間のずれ
があってはならない。しかし、ＬＳＩの内部の回路素子
や配線は、回路基板上の配線に比べて非常に微細なた
め、信号の遅延が大きい。回路基板上のシステムクロッ
クとＬＳＩの内部回路が受けとるクロックとの間に大き
な時間のずれがあるとＬＳＩと他のデバイスとの間でデ
ータを受渡す動作に支障が出る。
【０００４】また、ＬＳＩの内部でも各ブロックにクロ
ックを伝達する信号経路によって遅延時間に大きな差が
あると、ブロック間の回路の動作に差が生じて、ブロッ
ク間で互いにデータを受け渡す動作に支障が出る。これ
をクロックスキューという。
ックを伝達する信号経路によって遅延時間に大きな差が
あると、ブロック間の回路の動作に差が生じて、ブロッ
ク間で互いにデータを受け渡す動作に支障が出る。これ
をクロックスキューという。
【０００５】ＬＳＩのクロック信号周辺の設計では、ク
ロック信号の遅延やスキューが少なくなるように、クロ
ック入力端子からクロック配線の距離をできるだけ短距
離にして、かつ、各ブロックまでのクロック経路上のバ
ッファ段数と配線長をできるだけ等しくするなどして、
負荷を等価にする。
ロック信号の遅延やスキューが少なくなるように、クロ
ック入力端子からクロック配線の距離をできるだけ短距
離にして、かつ、各ブロックまでのクロック経路上のバ
ッファ段数と配線長をできるだけ等しくするなどして、
負荷を等価にする。
【０００６】従来の集積回路装置とクロック伝達装置の
例を図７を用いて説明する。図７はＬＳＩの回路素子を
集積した面の配置、構成を表す。７１はＬＳＩの外枠、
７２はＬＳＩのパッドや保護回路、バッファなどの入出
力回路を配置する入出力回路領域、７３は演算回路や記
憶回路からなる機能回路を配置する機能回路領域を表
す。従来パッドはワイヤボンディングをおこない易いよ
うにＬＳＩの辺に沿って配置するために、入出力回路領
域はＬＳＩの辺に沿った位置に設け、機能回路領域を中
央部分に設ける。機能回路領域には、３つのブロック７
９を配置している。
例を図７を用いて説明する。図７はＬＳＩの回路素子を
集積した面の配置、構成を表す。７１はＬＳＩの外枠、
７２はＬＳＩのパッドや保護回路、バッファなどの入出
力回路を配置する入出力回路領域、７３は演算回路や記
憶回路からなる機能回路を配置する機能回路領域を表
す。従来パッドはワイヤボンディングをおこない易いよ
うにＬＳＩの辺に沿って配置するために、入出力回路領
域はＬＳＩの辺に沿った位置に設け、機能回路領域を中
央部分に設ける。機能回路領域には、３つのブロック７
９を配置している。
【０００７】７４はクロック信号を入力するパッドと入
力回路を示す。入力回路は、ワイヤボンディング時に導
体のワイヤーを接続するパッドと、規定外の電圧が入力
した時にＬＳＩの素子を保護するために設けた保護回路
と、入力信号を駆動するバッファからなる。７４のパッ
ドで入力したクロック信号をＬＳＩ中央のクロックバッ
ファ７５までＬＳＩの配線７６で接続し、中央のクロッ
クバッファから各ブロックのクロックバッファ７７まで
ＬＳＩの配線７８で接続する。各ブロックのクロックバ
ッファは、ブロック内部のクロック配線を駆動する。ブ
ロック内部のクロック配線は、適当に分岐し、末端の回
路素子までの配線負荷が大きい場合は途中でバッファに
より駆動する。
力回路を示す。入力回路は、ワイヤボンディング時に導
体のワイヤーを接続するパッドと、規定外の電圧が入力
した時にＬＳＩの素子を保護するために設けた保護回路
と、入力信号を駆動するバッファからなる。７４のパッ
ドで入力したクロック信号をＬＳＩ中央のクロックバッ
ファ７５までＬＳＩの配線７６で接続し、中央のクロッ
クバッファから各ブロックのクロックバッファ７７まで
ＬＳＩの配線７８で接続する。各ブロックのクロックバ
ッファは、ブロック内部のクロック配線を駆動する。ブ
ロック内部のクロック配線は、適当に分岐し、末端の回
路素子までの配線負荷が大きい場合は途中でバッファに
より駆動する。
【０００８】このように従来の集積回路装置では、クロ
ック入力パッドから末端の回路素子までの間にＬＳＩの
配線とバッファを複数経由し、経由する配線が長くバッ
ファ段数が多いほど、末端の回路素子が受けるクロック
信号の遅延が大きい。そこで、ＬＳＩのクロック信号入
力端子から末端の回路素子までのクロック経路は、バッ
ファの段数や配線の長さをできるだけ等しくして負荷を
等価にし、末端で受けるクロック信号の相違ができるだ
け少ないようにする。
ック入力パッドから末端の回路素子までの間にＬＳＩの
配線とバッファを複数経由し、経由する配線が長くバッ
ファ段数が多いほど、末端の回路素子が受けるクロック
信号の遅延が大きい。そこで、ＬＳＩのクロック信号入
力端子から末端の回路素子までのクロック経路は、バッ
ファの段数や配線の長さをできるだけ等しくして負荷を
等価にし、末端で受けるクロック信号の相違ができるだ
け少ないようにする。
【０００９】
【発明が解決しようとする課題】近年ＬＳＩの微細化が
進み、配線幅のレイアウト設計ルールは１ミクロン以上
から０．５ミクロン以下にまで縮小している。配線幅の
縮小だけでなく配線間隔、配線膜厚、配線とシリコン基
板との間の絶縁膜厚もそれぞれ縮小している。配線幅が
１ミクロン以上の世代では配線容量に占める配線とシリ
コン基板との間の並行平板容量の割合が大きかった。配
線幅が０．５ミクロン以下の世代では、配線と隣接する
配線の間の容量や、配線側面とシリコン基板との間のフ
リンジ容量の割合が増加し、合計した配線容量が増加し
てきている。配線抵抗は配線の断面積が縮小するに伴い
増加してきている。
進み、配線幅のレイアウト設計ルールは１ミクロン以上
から０．５ミクロン以下にまで縮小している。配線幅の
縮小だけでなく配線間隔、配線膜厚、配線とシリコン基
板との間の絶縁膜厚もそれぞれ縮小している。配線幅が
１ミクロン以上の世代では配線容量に占める配線とシリ
コン基板との間の並行平板容量の割合が大きかった。配
線幅が０．５ミクロン以下の世代では、配線と隣接する
配線の間の容量や、配線側面とシリコン基板との間のフ
リンジ容量の割合が増加し、合計した配線容量が増加し
てきている。配線抵抗は配線の断面積が縮小するに伴い
増加してきている。
【００１０】代表的なＣＭＯＳプロセスについてＬＳＩ
の配線遅延時間を概略比較すると、１．０ミクロン世代
に対して０．４ミクロン世代では配線遅延時間が２から
３倍程度に大きい。また、回路基板として代表的な回路
基板の配線とＬＳＩの配線を概略比較すると、単位長当
たりの遅延は回路基板の配線に対してＬＳＩの配線が１
００から１０００倍程度に大きい。ボンディングワイヤ
ーの単位長当たりの遅延時間について比較比較しても、
ＬＳＩの配線遅延が大きい。
の配線遅延時間を概略比較すると、１．０ミクロン世代
に対して０．４ミクロン世代では配線遅延時間が２から
３倍程度に大きい。また、回路基板として代表的な回路
基板の配線とＬＳＩの配線を概略比較すると、単位長当
たりの遅延は回路基板の配線に対してＬＳＩの配線が１
００から１０００倍程度に大きい。ボンディングワイヤ
ーの単位長当たりの遅延時間について比較比較しても、
ＬＳＩの配線遅延が大きい。
【００１１】図５は横軸が時間に対してクロック信号の
波形を表す。図５（ａ）はシステムクロックの波形を表
す。これに対し、図５（ｂ）はＬＳＩのクロック経路の
末端で回路素子が受けるクロック信号の波形を表す。こ
こに示すように、システムクロックとＬＳＩの回路素子
が受けるクロックに大きな時間のずれが生じる。クロッ
ク信号にこのようなずれが生じると回路素子の動作がず
れ、回路間の信号やデータの受け渡す動作で誤動作がお
こる。
波形を表す。図５（ａ）はシステムクロックの波形を表
す。これに対し、図５（ｂ）はＬＳＩのクロック経路の
末端で回路素子が受けるクロック信号の波形を表す。こ
こに示すように、システムクロックとＬＳＩの回路素子
が受けるクロックに大きな時間のずれが生じる。クロッ
ク信号にこのようなずれが生じると回路素子の動作がず
れ、回路間の信号やデータの受け渡す動作で誤動作がお
こる。
【００１２】このように、最近のプロセスで製造するＬ
ＳＩでは、従来の構成のようにクロック信号をＬＳＩの
辺に沿って配置している入出力端子からＬＳＩの中央の
バッファまでＬＳＩ内部の配線を経由し、また中央のバ
ッファから各ブロックまでＬＳＩ内部の配線を経由する
構成では、全体のクロック配線が長くなり、途中の配線
の負荷に応じて挿入するバッファのゲート遅延時間が加
算され、全体として遅延とスキューが大きくなり誤動作
を招くという問題があった。
ＳＩでは、従来の構成のようにクロック信号をＬＳＩの
辺に沿って配置している入出力端子からＬＳＩの中央の
バッファまでＬＳＩ内部の配線を経由し、また中央のバ
ッファから各ブロックまでＬＳＩ内部の配線を経由する
構成では、全体のクロック配線が長くなり、途中の配線
の負荷に応じて挿入するバッファのゲート遅延時間が加
算され、全体として遅延とスキューが大きくなり誤動作
を招くという問題があった。
【００１３】本発明は上記従来の問題点を解決するもの
で、回路基板上のシステムクロックからＬＳＩの内部の
素子が受けるクロック信号までの遅延や異なる素子間で
受けるクロック信号の時間のずれ、つまりスキューを少
なくし、最新の微細プロセスで製造する高集積かつ高速
動作のＬＳＩでも、安定した動作を保証できるクロック
を伝達できるクロック伝達装置を提供することを目的と
する。
で、回路基板上のシステムクロックからＬＳＩの内部の
素子が受けるクロック信号までの遅延や異なる素子間で
受けるクロック信号の時間のずれ、つまりスキューを少
なくし、最新の微細プロセスで製造する高集積かつ高速
動作のＬＳＩでも、安定した動作を保証できるクロック
を伝達できるクロック伝達装置を提供することを目的と
する。
【００１４】
【課題を解決するための手段】この目的を達成するため
に本発明の集積回路装置は、半導体基板上に回路素子を
集積した回路領域が入出力端子に附属する保護回路を配
置した入出力回路領域と演算回路または記憶回路を配置
した機能回路領域とからなる集積回路装置であって、前
記回路領域には少なくとも２つのパッドを配置し、前記
パッドのうち少なくとも１つは前記機能回路領域に配置
し、前記機能回路領域に配置したパッドを含む複数のパ
ッドに同一のクロック信号を入力する。
に本発明の集積回路装置は、半導体基板上に回路素子を
集積した回路領域が入出力端子に附属する保護回路を配
置した入出力回路領域と演算回路または記憶回路を配置
した機能回路領域とからなる集積回路装置であって、前
記回路領域には少なくとも２つのパッドを配置し、前記
パッドのうち少なくとも１つは前記機能回路領域に配置
し、前記機能回路領域に配置したパッドを含む複数のパ
ッドに同一のクロック信号を入力する。
【００１５】また、本発明のクロック伝達装置は、前記
集積回路装置を装着した回路基板上の配線と、前記集積
回路装置のパッドと、前記回路基板上の配線と前記パッ
ドの両方に接触して信号を伝達する導体とを備え、クロ
ック信号を前記回路基板上の配線から前記導体と前記パ
ッドを介して前記集積回路装置に伝達する。
集積回路装置を装着した回路基板上の配線と、前記集積
回路装置のパッドと、前記回路基板上の配線と前記パッ
ドの両方に接触して信号を伝達する導体とを備え、クロ
ック信号を前記回路基板上の配線から前記導体と前記パ
ッドを介して前記集積回路装置に伝達する。
【００１６】また、前記回路基板上の配線と前記パッド
の両方に接触して信号を伝達する導体がバンプであるの
が望ましい。
の両方に接触して信号を伝達する導体がバンプであるの
が望ましい。
【００１７】
【発明の実施の形態】本発明は上記の構成により、ＬＳ
Ｉの内部に位置する機能回路領域を含め複数のパッドを
配置してクロック信号を入力することができ、例えばブ
ロック毎にクロック信号を入力するパッドをブロック中
央付近に設け、それぞれのパッドから同一のクロック信
号を入力することができ、ブロックごとに配置したクロ
ック入力パッドに回路基板上の配線からバンプかボンデ
ィングワイヤなどを経てクロックを伝達するので、各パ
ッドが受けるクロック信号の遅延による信号波形の相違
が小さくなり、ＬＳＩ上のクロック配線はパッドから末
端の素子までのブロック内の接続配線のみとなるので、
従来よりもクロック信号の遅延やスキューが少ないクロ
ック伝達を行なうことができる。
Ｉの内部に位置する機能回路領域を含め複数のパッドを
配置してクロック信号を入力することができ、例えばブ
ロック毎にクロック信号を入力するパッドをブロック中
央付近に設け、それぞれのパッドから同一のクロック信
号を入力することができ、ブロックごとに配置したクロ
ック入力パッドに回路基板上の配線からバンプかボンデ
ィングワイヤなどを経てクロックを伝達するので、各パ
ッドが受けるクロック信号の遅延による信号波形の相違
が小さくなり、ＬＳＩ上のクロック配線はパッドから末
端の素子までのブロック内の接続配線のみとなるので、
従来よりもクロック信号の遅延やスキューが少ないクロ
ック伝達を行なうことができる。
【００１８】（実施例１）以下本発明の第１の実施例に
ついて、図面を参照しながら説明する。図１はＬＳＩの
回路素子を集積した面の配置、構成を表す。１１はＬＳ
Ｉの外枠、１２はＬＳＩのパッドや保護回路、バッファ
などの入出力回路を配置する入出力回路領域、１３は演
算回路や記憶回路からなる機能回路を配置する機能回路
領域を表す。入出力回路領域はＬＳＩの辺に沿った位置
に設け、機能回路領域を中央部分に設ける。機能回路領
域には、３つのブロック１５を配置している。クロック
信号を入力するパッドは機能回路領域の各ブロックごと
にブロックの中央に１つずつ配置する。１４はクロック
入力パッドを表す。保護回路とバッファ回路はこのパッ
ドの近傍かまたは入出力回路領域に配置する。パッドか
らブロック内の各回路素子まではＬＳＩの配線で接続
し、接続する回路素子数が多い場合には適当に配線を分
岐し途中にバッファを挿入する。しかし、本実施例では
クロック経路はブロック内の接続だけであり、ブロック
間の配線やバッファは必要ない。
ついて、図面を参照しながら説明する。図１はＬＳＩの
回路素子を集積した面の配置、構成を表す。１１はＬＳ
Ｉの外枠、１２はＬＳＩのパッドや保護回路、バッファ
などの入出力回路を配置する入出力回路領域、１３は演
算回路や記憶回路からなる機能回路を配置する機能回路
領域を表す。入出力回路領域はＬＳＩの辺に沿った位置
に設け、機能回路領域を中央部分に設ける。機能回路領
域には、３つのブロック１５を配置している。クロック
信号を入力するパッドは機能回路領域の各ブロックごと
にブロックの中央に１つずつ配置する。１４はクロック
入力パッドを表す。保護回路とバッファ回路はこのパッ
ドの近傍かまたは入出力回路領域に配置する。パッドか
らブロック内の各回路素子まではＬＳＩの配線で接続
し、接続する回路素子数が多い場合には適当に配線を分
岐し途中にバッファを挿入する。しかし、本実施例では
クロック経路はブロック内の接続だけであり、ブロック
間の配線やバッファは必要ない。
【００１９】ＬＳＩはロジックシステムを構成する回路
基板上にベアチップの状態で回路を形成した面が回路基
板側になるようにフリップチップ実装する。図２は回路
基板上のＬＳＩを実装する部分を表す。図１と同じ番号
は同じものを表す。２１はロジックシステムを構成する
回路基板である。システムクロックを伝達する回路基板
上の配線１６はＬＳＩの実装部分まで延長されクロック
入力パッド１４の直下でバンプを介して直接接続する。
基板上にベアチップの状態で回路を形成した面が回路基
板側になるようにフリップチップ実装する。図２は回路
基板上のＬＳＩを実装する部分を表す。図１と同じ番号
は同じものを表す。２１はロジックシステムを構成する
回路基板である。システムクロックを伝達する回路基板
上の配線１６はＬＳＩの実装部分まで延長されクロック
入力パッド１４の直下でバンプを介して直接接続する。
【００２０】図３はＬＳＩの実装部分の断面図である。
図３において、３１は回路基板、３２は回路基板上の銅
箔配線、３３はＬＳＩを示す。３４は半田か金またはそ
の他の導体の球状のバンプで、このバンプを介して回路
基板上の配線とＬＳＩの内部が導通する。３５はＬＳＩ
に予めバンプを用いて接触を図るように設けたパッドを
示す。パッドはＬＳＩ上に前記バンプに最適な大きさの
四辺形のアルミ配線層を置いたもので、バンプが接触す
る四辺形の部分は保護膜が取り除かれている。
図３において、３１は回路基板、３２は回路基板上の銅
箔配線、３３はＬＳＩを示す。３４は半田か金またはそ
の他の導体の球状のバンプで、このバンプを介して回路
基板上の配線とＬＳＩの内部が導通する。３５はＬＳＩ
に予めバンプを用いて接触を図るように設けたパッドを
示す。パッドはＬＳＩ上に前記バンプに最適な大きさの
四辺形のアルミ配線層を置いたもので、バンプが接触す
る四辺形の部分は保護膜が取り除かれている。
【００２１】図３のようにＬＳＩの面と回路基板の面を
重ね合わせて、ＬＳＩの面に垂直な方向からバンプが接
するので、クロック信号を入力するパッドはＬＳＩの辺
に設ける必要がなく、ＬＳＩの面上の任意の位置に設け
ることができる。
重ね合わせて、ＬＳＩの面に垂直な方向からバンプが接
するので、クロック信号を入力するパッドはＬＳＩの辺
に設ける必要がなく、ＬＳＩの面上の任意の位置に設け
ることができる。
【００２２】バンプを用いない場合では、例えば図４の
ように回路基板上に回路素子形成面が回路基板の反対側
になるようにＬＳＩを装着し、導体のボンディングワイ
ヤー４１によってＬＳＩ上のパッドと回路基板上のパッ
ドが接続される。
ように回路基板上に回路素子形成面が回路基板の反対側
になるようにＬＳＩを装着し、導体のボンディングワイ
ヤー４１によってＬＳＩ上のパッドと回路基板上のパッ
ドが接続される。
【００２３】次に、このように構成した集積回路装置と
クロック伝達装置を備えるロジックシステムのクロック
信号の遅延について説明する。
クロック伝達装置を備えるロジックシステムのクロック
信号の遅延について説明する。
【００２４】回路基板上の配線１６の遅延時間はＬＳＩ
の配線に比べて小さい。本実施例の構成と従来の構成と
比較して最も異なるのは、ＬＳＩのパッドの配置とＬＳ
Ｉの実装部分の構成である。従来のクロック伝達装置で
は、ＬＳＩの辺付近に設けたパッドからＬＳＩの内部配
線やクロックバッファを経てブロックへクロック信号を
伝達していた。本実施例では、回路基板からＬＳＩのブ
ロックに直接クロックを伝達する。そのため、ＬＳＩ内
部でクロック配線を、他の回路を迂回するように配線す
る必要がない。一般に、ＬＳＩは面積効率を高めるよう
に、回路ブロックや入出力端子以外の配線領域の面積が
できるだけ少ないように密集しているため、それを迂回
すると配線長が長くなる傾向がある。本実施例では回路
基板のＬＳＩ実装領域にはクロック配線の障害になるも
のがないので、短い配線長に抑えることができる。
の配線に比べて小さい。本実施例の構成と従来の構成と
比較して最も異なるのは、ＬＳＩのパッドの配置とＬＳ
Ｉの実装部分の構成である。従来のクロック伝達装置で
は、ＬＳＩの辺付近に設けたパッドからＬＳＩの内部配
線やクロックバッファを経てブロックへクロック信号を
伝達していた。本実施例では、回路基板からＬＳＩのブ
ロックに直接クロックを伝達する。そのため、ＬＳＩ内
部でクロック配線を、他の回路を迂回するように配線す
る必要がない。一般に、ＬＳＩは面積効率を高めるよう
に、回路ブロックや入出力端子以外の配線領域の面積が
できるだけ少ないように密集しているため、それを迂回
すると配線長が長くなる傾向がある。本実施例では回路
基板のＬＳＩ実装領域にはクロック配線の障害になるも
のがないので、短い配線長に抑えることができる。
【００２５】また、長さ当たりの遅延時間の大きいＬＳ
Ｉ内部の配線が、長さ当たりの遅延時間の小さい回路基
板上の配線に置き換えられる。代表的な回路基板の配線
とＬＳＩの配線について比較すると、長さ当たりの容量
値には大きな差はないが、長さ当たりの抵抗値はＬＳＩ
の内部の配線が回路基板の配線の１００から１０００倍
程度に大きい。遅延時間は容量と抵抗の積で概略計算す
ることができるので、ＬＳＩ内部の配線の長さ当たりの
遅延時間は回路基板の配線の１００から１０００分の１
程度に小さい。バンプによらずワイヤーボンドによる接
続の場合でもボンディングワイヤーの単位長当たりの遅
延時間とＬＳＩの配線の単位長当たりの遅延時間を比較
すると、ＬＳＩの配線の遅延時間が大きい。
Ｉ内部の配線が、長さ当たりの遅延時間の小さい回路基
板上の配線に置き換えられる。代表的な回路基板の配線
とＬＳＩの配線について比較すると、長さ当たりの容量
値には大きな差はないが、長さ当たりの抵抗値はＬＳＩ
の内部の配線が回路基板の配線の１００から１０００倍
程度に大きい。遅延時間は容量と抵抗の積で概略計算す
ることができるので、ＬＳＩ内部の配線の長さ当たりの
遅延時間は回路基板の配線の１００から１０００分の１
程度に小さい。バンプによらずワイヤーボンドによる接
続の場合でもボンディングワイヤーの単位長当たりの遅
延時間とＬＳＩの配線の単位長当たりの遅延時間を比較
すると、ＬＳＩの配線の遅延時間が大きい。
【００２６】図５（ｃ）は本実施例のクロック伝達装置
の場合の、ＬＳＩ上に配置したクロック経路の末端の回
路素子が受けるクロック信号の波形を示す。この図が表
すように、回路基板上からパッドが入力するクロック信
号の波形（ａ）に対して時間のずれが小さい。
の場合の、ＬＳＩ上に配置したクロック経路の末端の回
路素子が受けるクロック信号の波形を示す。この図が表
すように、回路基板上からパッドが入力するクロック信
号の波形（ａ）に対して時間のずれが小さい。
【００２７】以上のように、本実施例のクロック伝達装
置によれば、ＬＳＩ上のブロックの各々の領域内に例え
ば一つのブロックにつき一つ以上設けたパッドを介し
て、同一のクロック信号を回路基板から直接ＬＳＩの回
路ブロックの内部に伝達するので、従来よりもクロック
信号の遅延やスキューが少ないクロック伝達を行なうこ
とができ、データの受渡し処理で誤動作することがなく
なり、ＬＳＩの安定した動作が保証される。
置によれば、ＬＳＩ上のブロックの各々の領域内に例え
ば一つのブロックにつき一つ以上設けたパッドを介し
て、同一のクロック信号を回路基板から直接ＬＳＩの回
路ブロックの内部に伝達するので、従来よりもクロック
信号の遅延やスキューが少ないクロック伝達を行なうこ
とができ、データの受渡し処理で誤動作することがなく
なり、ＬＳＩの安定した動作が保証される。
【００２８】（実施例２）以下本発明の第２の実施例に
ついて、図面を参照しながら説明する。
ついて、図面を参照しながら説明する。
【００２９】第２の実施例の集積回路装置とクロック伝
達装置を備えるロジックシステムは基本構成は第１の実
施例と同じで、ＬＳＩの実装部分のみ異なっている。
達装置を備えるロジックシステムは基本構成は第１の実
施例と同じで、ＬＳＩの実装部分のみ異なっている。
【００３０】図６は第２の実施例のＬＳＩの実装部分の
断面図である。図６で、３１から３５までの番号は第１
の実施例で用いた図３の番号と同じものを示す。本実施
例では、ＬＳＩはマルチチップモジュール（ＭＣＭとい
う）基板６１上に実装し、さらにそのＭＣＭ基板をロジ
ックシステムを構成する回路基板上に実装する。ＬＳＩ
のパッド３５とＭＣＭ基板６１上の配線６２はバンプ３
４を介して導通する。ＭＣＭ基板上の配線６２はスルー
ホール６３を経て裏面の配線に接続し、裏面でさらにバ
ンプを介して回路基板上の配線３２に接続する。
断面図である。図６で、３１から３５までの番号は第１
の実施例で用いた図３の番号と同じものを示す。本実施
例では、ＬＳＩはマルチチップモジュール（ＭＣＭとい
う）基板６１上に実装し、さらにそのＭＣＭ基板をロジ
ックシステムを構成する回路基板上に実装する。ＬＳＩ
のパッド３５とＭＣＭ基板６１上の配線６２はバンプ３
４を介して導通する。ＭＣＭ基板上の配線６２はスルー
ホール６３を経て裏面の配線に接続し、裏面でさらにバ
ンプを介して回路基板上の配線３２に接続する。
【００３１】ＭＣＭ基板は複数のＬＳＩを回路基板より
も高密度に実装でき、ＬＳＩとＬＳＩの間の配線の長さ
が短くなる。また、高速化に対応して誘電率の小さい材
質の基板を用いるので遅延時間も小さい。ＭＣＭ基板上
にロジックシステムを構成する複数のＬＳＩを高密度に
実装し、それぞれのＬＳＩに同一のシステムクロックを
供給する。システムクロックは回路基板上に実装した発
振器で発生し、回路基板上の配線を経由して伝達する。
回路基板上のクロック配線からＭＣＭ基板上のクロック
配線へは、上記ＬＳＩの実装部分と同様にバンプを経て
伝達する。ＭＣＭ基板の直下の回路基板には配線を通す
ことができる。従って、回路基板上で発振器からＭＣＭ
基板までのシステムクロック配線はＭＣＭ基板単位にま
とめることができる。この構成では、特に、ロジックシ
ステムを構成するＬＳＩの数が多く、回路基板上に直接
ＬＳＩを実装したのでは各ＬＳＩに分配するクロック配
線長の和が長くなり負荷が大きくなりすぎる場合に、ク
ロック配線の分配効率を上げ、負荷を小さく抑えること
ができる。その結果、複数のＬＳＩの内部の回路が受け
るクロック信号の時間差や波形のなまりが少なくなり、
回路動作が安定になる。
も高密度に実装でき、ＬＳＩとＬＳＩの間の配線の長さ
が短くなる。また、高速化に対応して誘電率の小さい材
質の基板を用いるので遅延時間も小さい。ＭＣＭ基板上
にロジックシステムを構成する複数のＬＳＩを高密度に
実装し、それぞれのＬＳＩに同一のシステムクロックを
供給する。システムクロックは回路基板上に実装した発
振器で発生し、回路基板上の配線を経由して伝達する。
回路基板上のクロック配線からＭＣＭ基板上のクロック
配線へは、上記ＬＳＩの実装部分と同様にバンプを経て
伝達する。ＭＣＭ基板の直下の回路基板には配線を通す
ことができる。従って、回路基板上で発振器からＭＣＭ
基板までのシステムクロック配線はＭＣＭ基板単位にま
とめることができる。この構成では、特に、ロジックシ
ステムを構成するＬＳＩの数が多く、回路基板上に直接
ＬＳＩを実装したのでは各ＬＳＩに分配するクロック配
線長の和が長くなり負荷が大きくなりすぎる場合に、ク
ロック配線の分配効率を上げ、負荷を小さく抑えること
ができる。その結果、複数のＬＳＩの内部の回路が受け
るクロック信号の時間差や波形のなまりが少なくなり、
回路動作が安定になる。
【００３２】なお、本発明の第１の実施例と第２の実施
例の説明文の回路基板、マルチチップモジュール（ＭＣ
Ｍ）基板は、従来のガラスエポキシ系材質の基板の他、
アルミナ製やメタルコア製など他の材質でもよい。ま
た、回路基板の配線についても、従来の銅箔による配線
の他、シリコン基板に半導体プロセスと同様な工程によ
って形成した配線などでもよい。
例の説明文の回路基板、マルチチップモジュール（ＭＣ
Ｍ）基板は、従来のガラスエポキシ系材質の基板の他、
アルミナ製やメタルコア製など他の材質でもよい。ま
た、回路基板の配線についても、従来の銅箔による配線
の他、シリコン基板に半導体プロセスと同様な工程によ
って形成した配線などでもよい。
【００３３】
【発明の効果】本発明の集積回路装置とクロック伝達装
置では、ＬＳＩの機能回路領域に少なくとも１つ配置し
た複数のパッドを介して、同一のロジックシステムのク
ロック信号を回路基板から直接ＬＳＩの回路領域の回路
素子に近接する位置に伝達することができるので、従来
のようにＬＳＩ内部でクロック配線をＬＳＩの辺付近か
ら中央までと中央からブロックまでの区間引き回す必要
がなくなる。そのため、従来よりも配線長が短くなり、
かつ長さ当たりの遅延の少ない配線に置き換わる。その
結果、従来よりもクロック信号の遅延やスキューが少な
いクロック伝達を行なうことができ、データの受渡し処
理で誤動作することがなくなり、ＬＳＩの安定した動作
が保証される。
置では、ＬＳＩの機能回路領域に少なくとも１つ配置し
た複数のパッドを介して、同一のロジックシステムのク
ロック信号を回路基板から直接ＬＳＩの回路領域の回路
素子に近接する位置に伝達することができるので、従来
のようにＬＳＩ内部でクロック配線をＬＳＩの辺付近か
ら中央までと中央からブロックまでの区間引き回す必要
がなくなる。そのため、従来よりも配線長が短くなり、
かつ長さ当たりの遅延の少ない配線に置き換わる。その
結果、従来よりもクロック信号の遅延やスキューが少な
いクロック伝達を行なうことができ、データの受渡し処
理で誤動作することがなくなり、ＬＳＩの安定した動作
が保証される。
【図１】本発明の第１の実施例の集積回路装置の構成図
【図２】同実施例のクロック伝達装置の配置図
【図３】同実施例のＬＳＩの実装部分の断面図
【図４】同実施例のＬＳＩの実装部分の断面図
【図５】本発明の従来例と第１の実施例のクロック信号
の波形図
の波形図
【図６】本発明の第２の実施例のＬＳＩの実装部分の断
面図
面図
【図７】本発明の従来例の集積回路装置の構成図
１１ ＬＳＩの外枠 １２ 入出力回路領域 １３ 機能回路領域 １４、３５ パッド １５ ブロック １６、３２ 回路基板上の配線 ３４ 導体（バンプ）
Claims (3)
- 【請求項１】半導体基板上に回路素子を集積した回路領
域が、入出力端子に附属する保護回路を配置した入出力
回路領域と、演算回路または記憶回路を配置した機能回
路領域とからなる集積回路装置であって、 前記回路領域には少なくとも２つのパッドを配置し、 前記パッドのうち少なくとも１つは前記機能回路領域に
配置し、 前記機能回路領域に配置したパッドを含む複数のパッド
に同一のクロック信号を入力する集積回路装置。 - 【請求項２】請求項１記載の集積回路装置を装着した回
路基板上の配線と、 前記集積回路装置のパッドと、 前記回路基板上の配線と前記パッドの両方に接触して信
号を伝達する導体とを備え、 クロック信号を前記回路基板上の配線から前記導体と前
記パッドを介して前記集積回路装置に伝達するクロック
伝達装置。 - 【請求項３】回路基板上の配線とパッドの両方に接触し
て信号を伝達する導体がバンプである請求項２記載のク
ロック伝達装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7259772A JPH09102584A (ja) | 1995-10-06 | 1995-10-06 | 集積回路装置およびクロック伝達装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7259772A JPH09102584A (ja) | 1995-10-06 | 1995-10-06 | 集積回路装置およびクロック伝達装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09102584A true JPH09102584A (ja) | 1997-04-15 |
Family
ID=17338761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7259772A Pending JPH09102584A (ja) | 1995-10-06 | 1995-10-06 | 集積回路装置およびクロック伝達装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09102584A (ja) |
-
1995
- 1995-10-06 JP JP7259772A patent/JPH09102584A/ja active Pending
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