JP2861686B2 - マルチチップモジュール - Google Patents
マルチチップモジュールInfo
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- H01L2924/301—Electrical effects
- H01L2924/30107—Inductance
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Description
【０００１】
【産業上の利用分野】本発明は、マルチチップモジュー
ルに関し、特に低コストでかつ高性能なマルチチップモ
ジュールに関する。
ルに関し、特に低コストでかつ高性能なマルチチップモ
ジュールに関する。
【０００２】
【従来の技術】近時、装置の大型化、高速化に伴い実装
回路基板も高性能化が求められている。このためＬＳＩ
チップを複数個基板上に実装してなるマルチチップモジ
ュールが多く用いられるようになっている。その一例を
示す文献として、エッチ・ジェイ・レビンシュタイン等
（Ｈ．Ｊ．Ｌｅｖｉｎｓｔｅｉｎ ｅｔ ａｌ）がアテ
ススシーシー・ダイジェスト（ＩＳＳＣＣ Ｄｉｇｅｓ
ｔ）、１９８７年、２２４〜２２５ページに発表したマ
ルチ・チップ・パッケージング・テクノロジー・フォア
・ブイエルエスアイ・ベースド・システム (Multi-Chip
Packaging Technology for VLSI-Based System ）があ
る。
回路基板も高性能化が求められている。このためＬＳＩ
チップを複数個基板上に実装してなるマルチチップモジ
ュールが多く用いられるようになっている。その一例を
示す文献として、エッチ・ジェイ・レビンシュタイン等
（Ｈ．Ｊ．Ｌｅｖｉｎｓｔｅｉｎ ｅｔ ａｌ）がアテ
ススシーシー・ダイジェスト（ＩＳＳＣＣ Ｄｉｇｅｓ
ｔ）、１９８７年、２２４〜２２５ページに発表したマ
ルチ・チップ・パッケージング・テクノロジー・フォア
・ブイエルエスアイ・ベースド・システム (Multi-Chip
Packaging Technology for VLSI-Based System ）があ
る。
【０００３】このマルチチップモジュールではシリコン
基板上に銅配線等の微細な多層配線形成が行われた実装
回路基板が用いられている。この従来技術ではフリップ
チップ技術を用いてＬＳＩチップを基板上に搭載してい
るがワイヤーで接続する技術や、ＴＡＢ技術を用いるこ
ともある。
基板上に銅配線等の微細な多層配線形成が行われた実装
回路基板が用いられている。この従来技術ではフリップ
チップ技術を用いてＬＳＩチップを基板上に搭載してい
るがワイヤーで接続する技術や、ＴＡＢ技術を用いるこ
ともある。
【０００４】かかるモジュールの構成としては例えば、
上述した文献ではＣＰＵとＭＭＵとＡＬＵという組合せ
であったが、ＣＰＵとメモリとＧ／Ａというような組合
せが一般的に用いられている。
上述した文献ではＣＰＵとＭＭＵとＡＬＵという組合せ
であったが、ＣＰＵとメモリとＧ／Ａというような組合
せが一般的に用いられている。
【０００５】
【発明が解決しようとする課題】上記した従来技術を用
いたマルチチップモジュールでは実装基板上にＬＳＩチ
ップを数個から十数個搭載していた。ところで、ＬＳＩ
チップはほぼ１平方ｃｍの大きさがあり、そのため実装
基板の大きさは２０〜４０平方ｃｍと大きな基板が必要
となる。特にシリコンウエハを基板材料に用いたマルチ
チップモジュールでは直径５または６インチウエハを用
いて実装回路基板を製作する場合には、１枚のウエハか
ら４〜６個の実装回路基板しか作成できない。そのため
当然歩留りも低くなりコストが大きくなるという大きな
問題点が生じることが分かった。
いたマルチチップモジュールでは実装基板上にＬＳＩチ
ップを数個から十数個搭載していた。ところで、ＬＳＩ
チップはほぼ１平方ｃｍの大きさがあり、そのため実装
基板の大きさは２０〜４０平方ｃｍと大きな基板が必要
となる。特にシリコンウエハを基板材料に用いたマルチ
チップモジュールでは直径５または６インチウエハを用
いて実装回路基板を製作する場合には、１枚のウエハか
ら４〜６個の実装回路基板しか作成できない。そのため
当然歩留りも低くなりコストが大きくなるという大きな
問題点が生じることが分かった。
【０００６】また、上記従来技術のマルチチップモジュ
ールでは上述したように基板面積が大きくなるため、そ
れだけ配線長が長くなり、高性能化が充分達成できない
という問題点もあった。
ールでは上述したように基板面積が大きくなるため、そ
れだけ配線長が長くなり、高性能化が充分達成できない
という問題点もあった。
【０００７】本発明の課題は、モジュールの機能を損な
うことなく基板面積を小さくし、低コスト化、高性能化
を可能にしたマルチチップモジュールを提供することに
ある。
うことなく基板面積を小さくし、低コスト化、高性能化
を可能にしたマルチチップモジュールを提供することに
ある。
【０００８】
【課題を解決するための手段】本発明によれば、パッケ
ージ基板上の実装回路基板に複数のＬＳＩチップを接続
してなるマルチチップモジュールにおいて、前記実装回
路基板には高速動作を行うＬＳＩチップのみを搭載し、
バッファ回路ＬＳＩを含むそのほかのＬＳＩチップは前
記実装回路基板の外部のパッケージ基板上に搭載し、前
記実装回路基板に形成されたＩ／Ｏパッドと前記複数の
ＬＳＩチップに形成されたＩ／Ｏパッドとが電気的接続
されたもので、前記バッファ回路ＬＳＩ上に形成された
高速バスにつながるＩ／Ｏパッドは全て前記実装回路基
板に形成されたＩ／Ｏパッドに電気的接続し、前記バッ
ファ回路ＬＳＩ上に形成された低速システムバスにつな
がるＩ／Ｏパッドは全てパッケージ基板に形成されたＩ
／Ｏパッドに電気的接続されることを特徴するマルチチ
ップモジュールが得られる。
ージ基板上の実装回路基板に複数のＬＳＩチップを接続
してなるマルチチップモジュールにおいて、前記実装回
路基板には高速動作を行うＬＳＩチップのみを搭載し、
バッファ回路ＬＳＩを含むそのほかのＬＳＩチップは前
記実装回路基板の外部のパッケージ基板上に搭載し、前
記実装回路基板に形成されたＩ／Ｏパッドと前記複数の
ＬＳＩチップに形成されたＩ／Ｏパッドとが電気的接続
されたもので、前記バッファ回路ＬＳＩ上に形成された
高速バスにつながるＩ／Ｏパッドは全て前記実装回路基
板に形成されたＩ／Ｏパッドに電気的接続し、前記バッ
ファ回路ＬＳＩ上に形成された低速システムバスにつな
がるＩ／Ｏパッドは全てパッケージ基板に形成されたＩ
／Ｏパッドに電気的接続されることを特徴するマルチチ
ップモジュールが得られる。
【０００９】本発明によれば、前記マルチチップモジュ
ールにおいて、前記ＬＳＩチップに形成されたＩ／Ｏパ
ッドと前記実装回路基板に形成されたＩ／Ｏパッドがワ
イヤーにより接続されていることを特徴とするマルチチ
ップモジュールが得られた。
ールにおいて、前記ＬＳＩチップに形成されたＩ／Ｏパ
ッドと前記実装回路基板に形成されたＩ／Ｏパッドがワ
イヤーにより接続されていることを特徴とするマルチチ
ップモジュールが得られた。
【００１０】本発明によれば、前記マルチチップモジュ
ールにおいて、前記ＬＳＩチップに形成されたＩ／Ｏパ
ッドと前記実装回路基板に形成されたＩ／ＯパッドがＴ
ＡＢリードにより接続されていることを特徴とするマル
チチップモジュールが得られる。
ールにおいて、前記ＬＳＩチップに形成されたＩ／Ｏパ
ッドと前記実装回路基板に形成されたＩ／ＯパッドがＴ
ＡＢリードにより接続されていることを特徴とするマル
チチップモジュールが得られる。
【００１１】本発明によれば、前記マルチチップモジュ
ールにおいて、前記ＬＳＩチップに形成されたＩ／Ｏパ
ッドと前記実装回路基板に形成されたＩ／Ｏパッドが半
田ボールによりフリップチップ接続されていることを特
徴とするマルチチップモジュールが得られる。
ールにおいて、前記ＬＳＩチップに形成されたＩ／Ｏパ
ッドと前記実装回路基板に形成されたＩ／Ｏパッドが半
田ボールによりフリップチップ接続されていることを特
徴とするマルチチップモジュールが得られる。
【００１２】
【００１３】
【００１４】
【００１５】
【００１６】
【実施例】次に本発明の第一の実施例を図面に基いて説
明する。
明する。
【００１７】まず図１は本発明の第一の実施例を説明す
るための断面図である。第一の実施例ではパッケージ基
板１０１上にシリコンを用いた実装回路基板１０２の上
にマイクロプロセッサ（ＣＰＵ）チップ１０３、高速メ
モリチップ１０４、ゲートアレイチップ１０５が搭載さ
れている。ここで図に示すように高速メモリチップ１０
４およびゲートアレイチップ１０５は実装回路基板１０
２の上には搭載されておらず、実装回路基板１０２の外
部に配置されている。各チップのＩ／Ｏパッドは実装基
板１０２上に形成された多層配線１０２′上のＩ／Ｏパ
ッドもしくはパッケージ基板１０１上のＩ／Ｏパッドに
ワイヤー１０６を用いて接続されている。更にこのマル
チチップモジュールは上述した部品以外に入出力ピン１
０７、キャップ１０８、ヒートシンク１０９で構成され
ている。
るための断面図である。第一の実施例ではパッケージ基
板１０１上にシリコンを用いた実装回路基板１０２の上
にマイクロプロセッサ（ＣＰＵ）チップ１０３、高速メ
モリチップ１０４、ゲートアレイチップ１０５が搭載さ
れている。ここで図に示すように高速メモリチップ１０
４およびゲートアレイチップ１０５は実装回路基板１０
２の上には搭載されておらず、実装回路基板１０２の外
部に配置されている。各チップのＩ／Ｏパッドは実装基
板１０２上に形成された多層配線１０２′上のＩ／Ｏパ
ッドもしくはパッケージ基板１０１上のＩ／Ｏパッドに
ワイヤー１０６を用いて接続されている。更にこのマル
チチップモジュールは上述した部品以外に入出力ピン１
０７、キャップ１０８、ヒートシンク１０９で構成され
ている。
【００１８】高速メモリチップ１０４は全てのＩ／Ｏパ
ッドがチップ一辺の近傍にあり、それらが実装回路基板
１０２のＩ／Ｏパッドに接続されている。また、ゲート
アレイチップ１０５の約半数のＩ／Ｏパッドは実装回路
基板１０２のＩ／Ｏパッドに接続されており、残りのＩ
／Ｏパッドはパッケージ基板１０１に接続されている。
ッドがチップ一辺の近傍にあり、それらが実装回路基板
１０２のＩ／Ｏパッドに接続されている。また、ゲート
アレイチップ１０５の約半数のＩ／Ｏパッドは実装回路
基板１０２のＩ／Ｏパッドに接続されており、残りのＩ
／Ｏパッドはパッケージ基板１０１に接続されている。
【００１９】上述したように本発明のマルチチップモジ
ュールでは高速メモリチップ１０４およびゲートアレイ
チップ１０５が実装回路基板１０２の外部に配置されて
いる。このため、これらのチップを基板上に形成した場
合よりも基板面積を大幅に小さくできる。
ュールでは高速メモリチップ１０４およびゲートアレイ
チップ１０５が実装回路基板１０２の外部に配置されて
いる。このため、これらのチップを基板上に形成した場
合よりも基板面積を大幅に小さくできる。
【００２０】このことを図２を用いてより分かりやすく
説明する。図２に本発明の第一の実施例の平面図を示
す。従来技術を用いて全てのチップを実装回路基板１０
２上に搭載したならば実装回路基板の面積はほぼ図中の
キャビティー１１０の大きさになり、その場合の基板面
積は２５平方ｃｍであった。しかし、図２から分かるよ
うに、第一の実施例の実装回路基板の面積は７．５平方
ｃｍであった。このように本発明を用いれば実装基板面
積を約３０％に低減できるという大きな利点を有するこ
とが分かった。この効果により基板の歩留りが約４倍に
なり、モジュール全体のコストも約３０％低減すること
ができた。
説明する。図２に本発明の第一の実施例の平面図を示
す。従来技術を用いて全てのチップを実装回路基板１０
２上に搭載したならば実装回路基板の面積はほぼ図中の
キャビティー１１０の大きさになり、その場合の基板面
積は２５平方ｃｍであった。しかし、図２から分かるよ
うに、第一の実施例の実装回路基板の面積は７．５平方
ｃｍであった。このように本発明を用いれば実装基板面
積を約３０％に低減できるという大きな利点を有するこ
とが分かった。この効果により基板の歩留りが約４倍に
なり、モジュール全体のコストも約３０％低減すること
ができた。
【００２１】前記本発明の第一の実施例において、実装
回路基板１０２上にはＣＰＵと同期し、８０ＭＨｚで動
作する高速データバス、アドレスバス、制御バスが形成
されている。ゲートアレイチップ１０５はＣＰＵ側の高
速バスとシステム側（主メモリ、Ｉ／Ｏ）の低速のシス
テムバスをつなぐＦＩＦＯ（先入れ先出し）のバッファ
回路ＬＳＩであり、図１に示されるようにゲートアレイ
チップの高速バスにつながるＩ／Ｏパッドは全て実装回
路基板１０２のＩ／Ｏパッドに接続され、低速のシステ
ムバスにつながるＩ／Ｏパッドは全てパッケージ基板の
Ｉ／Ｏパッドに接続されている。そのため８０ＭＨｚ動
作を行うマイクロプロセッチップ１０３、高速メモリチ
ップ１０４、ゲートアレイチップ１０５のチップ間の内
部配線が全て実装回路基板１０２上に形成されることに
なる。
回路基板１０２上にはＣＰＵと同期し、８０ＭＨｚで動
作する高速データバス、アドレスバス、制御バスが形成
されている。ゲートアレイチップ１０５はＣＰＵ側の高
速バスとシステム側（主メモリ、Ｉ／Ｏ）の低速のシス
テムバスをつなぐＦＩＦＯ（先入れ先出し）のバッファ
回路ＬＳＩであり、図１に示されるようにゲートアレイ
チップの高速バスにつながるＩ／Ｏパッドは全て実装回
路基板１０２のＩ／Ｏパッドに接続され、低速のシステ
ムバスにつながるＩ／Ｏパッドは全てパッケージ基板の
Ｉ／Ｏパッドに接続されている。そのため８０ＭＨｚ動
作を行うマイクロプロセッチップ１０３、高速メモリチ
ップ１０４、ゲートアレイチップ１０５のチップ間の内
部配線が全て実装回路基板１０２上に形成されることに
なる。
【００２２】上述したように本発明のマルチチップモジ
ュールは従来技術より実装回路基板の面積を１／３にで
きるため、各ネット毎の配線長もそれだけ短縮され、そ
れにより遅延時間も短縮されるため従来技術のものに比
べ大幅な高速動作を行なわせることが可能となるという
大きな利点もある。実際、従来技術を用いたマルチチッ
プモジュールで８０ＭＨｚであったシステムを本発明の
モジュールを用いることにより８３ＭＨｚまでの高速動
作を行わせることが可能となった。
ュールは従来技術より実装回路基板の面積を１／３にで
きるため、各ネット毎の配線長もそれだけ短縮され、そ
れにより遅延時間も短縮されるため従来技術のものに比
べ大幅な高速動作を行なわせることが可能となるという
大きな利点もある。実際、従来技術を用いたマルチチッ
プモジュールで８０ＭＨｚであったシステムを本発明の
モジュールを用いることにより８３ＭＨｚまでの高速動
作を行わせることが可能となった。
【００２３】前記マイクロプロセッサチップ１０３，２
０３と高速メモリチップ１０４，２０４およびゲートア
レイチップ１０５，２０５などのＬＳＩチップに形成さ
れたＩ／Ｏパッドと、前記実装回路基板１０２，２０２
に形成されたＩ／Ｏパッドとは、ＴＡＢリードにより接
続しても良い。
０３と高速メモリチップ１０４，２０４およびゲートア
レイチップ１０５，２０５などのＬＳＩチップに形成さ
れたＩ／Ｏパッドと、前記実装回路基板１０２，２０２
に形成されたＩ／Ｏパッドとは、ＴＡＢリードにより接
続しても良い。
【００２４】次に第二の実施例としてフリップチップ接
続を用いた例を図３に示す。
続を用いた例を図３に示す。
【００２５】図３は本発明の第二の実施例を説明するた
めの断面図である。第二の実施例ではパッケージ基板２
０１上に実装回路基板２０２、マイクロプロセッサ（Ｃ
ＰＵ）チップ２０３、高速メモリチップ２０４、ゲート
アレイチップ２０５が搭載されている。各チップは実装
回路基板２０２上に形成された多層配線２０２′上に半
田バンプ２０６を用いてフリップチップ接続されてい
る。更に、このマルチチップモジュールは上述した部品
以外に入出力ピン２０７、キャップ２０８、ヒートシン
ク２０９で構成されている。
めの断面図である。第二の実施例ではパッケージ基板２
０１上に実装回路基板２０２、マイクロプロセッサ（Ｃ
ＰＵ）チップ２０３、高速メモリチップ２０４、ゲート
アレイチップ２０５が搭載されている。各チップは実装
回路基板２０２上に形成された多層配線２０２′上に半
田バンプ２０６を用いてフリップチップ接続されてい
る。更に、このマルチチップモジュールは上述した部品
以外に入出力ピン２０７、キャップ２０８、ヒートシン
ク２０９で構成されている。
【００２６】高速メモリチップ２０４のＩ／Ｏパッドは
片側では半田バンプ２０６を介し実装回路基板２０２の
Ｉ／Ｏパッドに接続され、もう片側ではダミー半田バン
プ２０９を介しパッケージ基板２０１に接続されてい
る。また、ゲートアレイチップ２０５のＩ／Ｏパッドは
片側では半田バンプ２０６を介し実装回路基板２０２の
Ｉ／Ｏパッドに接続され、反対側では半田バンプ２０６
を介してパッケージ基板２０１に接続されている。
片側では半田バンプ２０６を介し実装回路基板２０２の
Ｉ／Ｏパッドに接続され、もう片側ではダミー半田バン
プ２０９を介しパッケージ基板２０１に接続されてい
る。また、ゲートアレイチップ２０５のＩ／Ｏパッドは
片側では半田バンプ２０６を介し実装回路基板２０２の
Ｉ／Ｏパッドに接続され、反対側では半田バンプ２０６
を介してパッケージ基板２０１に接続されている。
【００２７】本発明の第二の実施例ではフリップチップ
を用いてチップ接続が行われているため、接続部のイン
ダクタンスを大幅に低減できるだけでなく、チップ当り
の接続ピン数を低減できるためより高性能なモジュール
が実現可能となる。
を用いてチップ接続が行われているため、接続部のイン
ダクタンスを大幅に低減できるだけでなく、チップ当り
の接続ピン数を低減できるためより高性能なモジュール
が実現可能となる。
【００２８】なお、前記マイクロプロセッサチップ１０
３，２０３と高速メモリチップ１０４，２０４およびゲ
ートアレイチップ１０５，２０５などのＬＳＩチップに
形成されるＩ／Ｏパッドは、該ＬＳＩチップの特定の一
辺の端部より５００μｍ以内に範囲にのみ形成すること
が望ましい。また、前記ＬＳＩチップの特定した第一の
辺の端部より５ｍｍ以内にある第一のＩ／Ｏパッドは全
て、前記実装回路基板１０２，２０２の高速バスにつな
がるＩ／Ｏパッドに接続されてることおよび前記第一の
辺に対向した位置にある第二の辺の端部より５ｍｍ以内
にある第二のＩ／Ｏパッドは全てパッケージ基板１０
１，２０１のＩ／Ｏパッドに接続されることが望まし
い。
３，２０３と高速メモリチップ１０４，２０４およびゲ
ートアレイチップ１０５，２０５などのＬＳＩチップに
形成されるＩ／Ｏパッドは、該ＬＳＩチップの特定の一
辺の端部より５００μｍ以内に範囲にのみ形成すること
が望ましい。また、前記ＬＳＩチップの特定した第一の
辺の端部より５ｍｍ以内にある第一のＩ／Ｏパッドは全
て、前記実装回路基板１０２，２０２の高速バスにつな
がるＩ／Ｏパッドに接続されてることおよび前記第一の
辺に対向した位置にある第二の辺の端部より５ｍｍ以内
にある第二のＩ／Ｏパッドは全てパッケージ基板１０
１，２０１のＩ／Ｏパッドに接続されることが望まし
い。
【００２９】
【発明の効果】以上に述べたように本発明のマルチチッ
プモジュールは、実装回路基板の面積を大幅に低減でき
るため、従来技術より低コストで、しかも高性能なモジ
ュールを提供することができ、かつ、装置の大型化、高
速化に伴う実装回路基板の高性能化の要求に応えること
ができるという非常に大きな利点を有する。
プモジュールは、実装回路基板の面積を大幅に低減でき
るため、従来技術より低コストで、しかも高性能なモジ
ュールを提供することができ、かつ、装置の大型化、高
速化に伴う実装回路基板の高性能化の要求に応えること
ができるという非常に大きな利点を有する。
【図１】本発明の第一の実施例を説明するための断面図
である。
である。
【図２】本発明の第一の実施例の効果を補足説明するた
めの平面図である。
めの平面図である。
【図３】本発明の第二の実施例を説明するための断面図
である。
である。
１０１…パッケージ基板 １０２…実装回路基板 １０３…マイクロプロセッサ（ＣＰＵ）チップ １０４…高速メモリチップ １０５…ゲートアレイチップ １０６…ワイヤー １０７…入出力ピン １０８…キャップ １０９…ヒートシンク １１０…キャビティ ２０１…パッケージ基板 ２０２…実装回路基板 ２０３…マイクロプロセッサ（ＣＰＵ）チップ ２０４…高速メモリチップ ２０５…ゲートアレイチップ ２０６…半田バンプ ２０７…入出力ピン ２０８…キャップ ２０９…ダミー半田バンプ
Claims (4)
- 【請求項１】パッケージ基板上の実装回路基板に複数の
ＬＳＩチップを接続してなるマルチチップモジュールに
おいて、前記実装回路基板には高速動作を行うＬＳＩチ
ップのみを搭載し、バッファ回路ＬＳＩを含むそのほか
のＬＳＩチップは前記実装回路基板の外部のパッケージ
基板上に搭載し、前記実装回路基板に形成されたＩ／Ｏ
パッドと前記複数のＬＳＩチップに形成されたＩ／Ｏパ
ッドとが電気的接続されたもので、前記バッファ回路Ｌ
ＳＩ上に形成された高速バスにつながるＩ／Ｏパッドは
全て前記実装回路基板に形成されたＩ／Ｏパッドに電気
的接続し、前記バッファ回路ＬＳＩ上に形成された低速
システムバスにつながるＩ／Ｏパッドは全てパッケージ
基板に形成されたＩ／Ｏパッドに電気的接続されること
を特徴するマルチチップモジュール。 - 【請求項２】前記ＬＳＩチップに形成されたＩ／Ｏパッ
ドと前記実装回路基板に形成されたＩ／Ｏパッドがワイ
ヤーにより接続されていることを特徴とする請求項１の
マルチチップモジュール。 - 【請求項３】前記ＬＳＩチップに形成されたＩ／Ｏパッ
ドと前記実装回路基板に形成されたＩ／ＯパッドがＴＡ
Ｂリードにより接続されていることを特徴とする請求項
１のマルチチップモジュール。 - 【請求項４】前記ＬＳＩチップに形成されたＩ／Ｏパッ
ドと前記実装回路基板に形成されたＩ／Ｏパッドが半田
ボールによりフリップチップ接続されていることを特徴
とする請求項１のマルチチップモジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4323226A JP2861686B2 (ja) | 1992-12-02 | 1992-12-02 | マルチチップモジュール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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1992
- 1992-12-02 JP JP4323226A patent/JP2861686B2/ja not_active Expired - Fee Related
Patent Citations (1)
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