JPS60207358A - ハイブリツドｉｃ - Google Patents
ハイブリツドｉｃInfo
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- JPS60207358A JPS60207358A JP6472084A JP6472084A JPS60207358A JP S60207358 A JPS60207358 A JP S60207358A JP 6472084 A JP6472084 A JP 6472084A JP 6472084 A JP6472084 A JP 6472084A JP S60207358 A JPS60207358 A JP S60207358A
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- Japan
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- pellets
- power type
- type semiconductor
- silicon substrate
- semiconductor pellets
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- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
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- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Die Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
イ、産業上の利用分野
この発明は１枚の基板上に複数の半導体ペレットを組み
込み配線したハイブリッドＩＣに利用される。
込み配線したハイブリッドＩＣに利用される。
口、従来技術
一般にモノリシックＩＣは１個のモノリシックＩＣペレ
ットを有し、このＩＣペレットはシグナル用、スイッチ
ング用、パワー用などとそ（１） の用途専門別で用いてるため、自ずと１個のＩＣの機能
はそのＩＣペレットの単一機能に限定される。従ってＩ
Ｃで多機能の回路を構成しようとすれば、多種のＩＣペ
レットを組み合わせ使用する必要があり、そこで１枚の
基板上に多種のＩＣペレットや他の電子部品を搭載して
配線したハイブリッドＩＣが多機能半導体装置として用
いられることになる。
ットを有し、このＩＣペレットはシグナル用、スイッチ
ング用、パワー用などとそ（１） の用途専門別で用いてるため、自ずと１個のＩＣの機能
はそのＩＣペレットの単一機能に限定される。従ってＩ
Ｃで多機能の回路を構成しようとすれば、多種のＩＣペ
レットを組み合わせ使用する必要があり、そこで１枚の
基板上に多種のＩＣペレットや他の電子部品を搭載して
配線したハイブリッドＩＣが多機能半導体装置として用
いられることになる。
上記ハイブリッドＩＣの基板はリードフレームのランド
部（ベースリボン）が金属基板であることが、通常であ
り、この金属基板（以下ランド部と称する）上に多種の
ＩＣペレット等を搭載してランド部の近傍から延びる複
数のリードと配線しているが、この構造ではハイブリッ
ドＩＣの用途変更に応じランド部上のＩＣペレットの配
置が変わる。従ってその度にリードフレームの設計変更
が必要となり、リードフレームの標準化が困難、つまり
１種のリードフレームを多種のハイブリッドＩＣ用に利
用するのが困難であった。またランド部上のＩＣペレッ
ト（２） とリードをボンディングワイヤで電気的接続しているが
、ランド部上のＩＣペレットの位置によっては、ボンデ
ィングワイヤが長過ぎたり短か過ぎたりすることがあっ
て、ワイヤ同士が接触する等のトラブルが発生すること
があり、信頼性が悪かうた。
部（ベースリボン）が金属基板であることが、通常であ
り、この金属基板（以下ランド部と称する）上に多種の
ＩＣペレット等を搭載してランド部の近傍から延びる複
数のリードと配線しているが、この構造ではハイブリッ
ドＩＣの用途変更に応じランド部上のＩＣペレットの配
置が変わる。従ってその度にリードフレームの設計変更
が必要となり、リードフレームの標準化が困難、つまり
１種のリードフレームを多種のハイブリッドＩＣ用に利
用するのが困難であった。またランド部上のＩＣペレッ
ト（２） とリードをボンディングワイヤで電気的接続しているが
、ランド部上のＩＣペレットの位置によっては、ボンデ
ィングワイヤが長過ぎたり短か過ぎたりすることがあっ
て、ワイヤ同士が接触する等のトラブルが発生すること
があり、信頼性が悪かうた。
また１つのランド部上に搭載されたＩＣペレットはその
動作時の発熱量が大きいパワー系ペレットと発熱量の小
さいシグナル用等の非パワー系ペレットがあるが、パワ
ー系ペレットの発熱がランド部を伝って非パワー系ペレ
ットに直接に伝わり非パワー系ペレットに悪影響を与え
ることがある。そのため上述のハイブリッドＩＣは高精
度（高安定度）及び温度係数が特に問題となる回路、例
えば高周波回路、発振回路、精密電源回路などには不適
であった。
動作時の発熱量が大きいパワー系ペレットと発熱量の小
さいシグナル用等の非パワー系ペレットがあるが、パワ
ー系ペレットの発熱がランド部を伝って非パワー系ペレ
ットに直接に伝わり非パワー系ペレットに悪影響を与え
ることがある。そのため上述のハイブリッドＩＣは高精
度（高安定度）及び温度係数が特に問題となる回路、例
えば高周波回路、発振回路、精密電源回路などには不適
であった。
尚、この問題はハイブリッドＩＣ自体に温度補償回路を
組み込めば解決されると考えられるが、実際問題として
温度補償には数百にΩ程度の高抵抗、約−万ｐＦ程度の
高容量コンデンサ（３） などが必要で、このような高抵抗、高容量の抵抗やコン
デンサはモノリシックＩＣでは形成が不可能である。ま
た温度補償用抵抗やコンデンサに単品のチップ部品や厚
膜品を使用することが考えられているが、チップ部品や
厚膜品は精度の点と温度係数の点で問題があり、高周波
回路や発振回路では難があった。そこで現状は、ハイブ
リッドＩＣの外に、専用の温度補償回路部品を用意して
、これをハイブリッドＩＣの実装基板にハイブリッドＩ
Ｃと電気的配線して組付けている。しかし、これではハ
イブリッドＸＣ自体の信頼性を落とし、また１つの発振
回路等の回路の部品点数が多くなって組立工数が多く、
回路全体が大形化して高コストとなる問題があった。
組み込めば解決されると考えられるが、実際問題として
温度補償には数百にΩ程度の高抵抗、約−万ｐＦ程度の
高容量コンデンサ（３） などが必要で、このような高抵抗、高容量の抵抗やコン
デンサはモノリシックＩＣでは形成が不可能である。ま
た温度補償用抵抗やコンデンサに単品のチップ部品や厚
膜品を使用することが考えられているが、チップ部品や
厚膜品は精度の点と温度係数の点で問題があり、高周波
回路や発振回路では難があった。そこで現状は、ハイブ
リッドＩＣの外に、専用の温度補償回路部品を用意して
、これをハイブリッドＩＣの実装基板にハイブリッドＩ
Ｃと電気的配線して組付けている。しかし、これではハ
イブリッドＸＣ自体の信頼性を落とし、また１つの発振
回路等の回路の部品点数が多くなって組立工数が多く、
回路全体が大形化して高コストとなる問題があった。
ハ６本発明の課題
本発明の技術的課題は、上記各問題点を解決したハイブ
リッドＩＣを提供することである。
リッドＩＣを提供することである。
二１本発明の構成
この技術的課題を解決する本発明の技術釣手（４）
段は、１枚の金属基板上にパワー系半導体ペレットと、
配線済シリコン基板を分けてマウントした構造にするこ
とである。前記シリコン基板は上面に絶縁膜が形成され
、この絶縁膜上に金属薄膜による抵抗やコンデンサ等の
温度補償回路素子を含む配線パターンを形成し、部分的
に非パワー系半導体ペレットがマウントされた構造のも
のである。
配線済シリコン基板を分けてマウントした構造にするこ
とである。前記シリコン基板は上面に絶縁膜が形成され
、この絶縁膜上に金属薄膜による抵抗やコンデンサ等の
温度補償回路素子を含む配線パターンを形成し、部分的
に非パワー系半導体ペレットがマウントされた構造のも
のである。
ホ０本発明の作用
上記技術的手段は次の作用を発揮する。即ち、ハイブリ
ッドＩＣにおける多種の半導体ペレットの内、パワー系
半導体ペレットを金属基板上に選択的にマウントするた
め、このパワー系半導体ペレットの放熱性が良くなると
共に、シリコン基板上の非パワー系半導体ペレットがシ
リコン基板でパワー系半導体ペレットから熱的に遮断さ
れてパワー系半導体ペレットの発熱による影響を受け難
くなる。またシリコン基板上に金属薄膜にて形成される
温度補償用抵抗やコンデンサは薄膜材料（タンタルなど
）の選択に（５） よって高抵抗、高容量、高精度且つ温度係数の安定した
ものが得られる。またシリコン基板は一般の半導体ペレ
ント製造に供される半導体ウェーへの廃品利用が可能で
あり、またシリコン基板とパワー系半導体ペレットは同
材賞品のため両者の金属基板へのマウントは同じロー材
使用にて同時に行う等の選択を可能にする。更にシリコ
ン基板上の配線パターンの変更でハイブリッドＩＣの用
途変更に応じることができ、リードフレームを使ったハ
イブリッドＩＣにおいて、リードフレームの標準化を可
能にする。
ッドＩＣにおける多種の半導体ペレットの内、パワー系
半導体ペレットを金属基板上に選択的にマウントするた
め、このパワー系半導体ペレットの放熱性が良くなると
共に、シリコン基板上の非パワー系半導体ペレットがシ
リコン基板でパワー系半導体ペレットから熱的に遮断さ
れてパワー系半導体ペレットの発熱による影響を受け難
くなる。またシリコン基板上に金属薄膜にて形成される
温度補償用抵抗やコンデンサは薄膜材料（タンタルなど
）の選択に（５） よって高抵抗、高容量、高精度且つ温度係数の安定した
ものが得られる。またシリコン基板は一般の半導体ペレ
ント製造に供される半導体ウェーへの廃品利用が可能で
あり、またシリコン基板とパワー系半導体ペレットは同
材賞品のため両者の金属基板へのマウントは同じロー材
使用にて同時に行う等の選択を可能にする。更にシリコ
ン基板上の配線パターンの変更でハイブリッドＩＣの用
途変更に応じることができ、リードフレームを使ったハ
イブリッドＩＣにおいて、リードフレームの標準化を可
能にする。
へ０本発明の実施例
本発明の具体的一実施例を第１図及び第２図に基づき説
明する。
明する。
図面において、（１）は金属基板であるリードフレーム
のランド部、（２）、（２）、−はランド部（１）から
外方に延びる複数のリードで、各リード（２）、（２）
、−はタイバー（図示せず）で一体に連結されてリード
フレーム（３）を形成する。（４）、（４）、−・はう
（６） ンド部（１）上の例えば４隅にマウントされたパワー系
半導体ペレット、（５）はランド部（１）上の中央部に
マウントされた略十字４形のシリコン基板である。この
シリコン基板（５）は上面全域に５１０２膜やＳｉＮ膜
等の絶縁膜（６）を形成し、絶縁膜（６）上に所望形状
で金属薄膜による配線パターン（７）を形成したもので
、このシリコン基板（５）上の中央部分に非パワー形半
導体ペレット（８）が単数或いは必要に応じ複数個マウ
ントされる。前記配線パターン（７）における（Ｒ）及
び（Ｃ）は例えばタンタル薄膜で形成した温度補償回路
素子の抵抗及びコンデンサ、（Ｐ）、（Ｐ）、・−はポ
ンディングパッド、（Ｍ）、 （Ｍ）は認識マークであ
る。また図面の（９）、（９）、・−・は多数のボンデ
ィングワイヤで、ランド部（１）上にマウントされたパ
ワー系半導体ペレット（４）、（４）−とシリコン基板
（５）上の配線パターン（７）のポンディングパッド（
Ｐ）、ＣＰ）、−、ポンディングパッド（Ｐ）、（Ｐ）
、−（７） と非パワー系半導体ペレット（８）、ポンディングパッ
ド（Ｐ）、 （Ｐ）、−・・・とり一ド（２）、（２）
、−、リード（２）、（２）、−とパワー系半導体ペレ
ット（４）、（４）、−などの間を電気的接続する。
のランド部、（２）、（２）、−はランド部（１）から
外方に延びる複数のリードで、各リード（２）、（２）
、−はタイバー（図示せず）で一体に連結されてリード
フレーム（３）を形成する。（４）、（４）、−・はう
（６） ンド部（１）上の例えば４隅にマウントされたパワー系
半導体ペレット、（５）はランド部（１）上の中央部に
マウントされた略十字４形のシリコン基板である。この
シリコン基板（５）は上面全域に５１０２膜やＳｉＮ膜
等の絶縁膜（６）を形成し、絶縁膜（６）上に所望形状
で金属薄膜による配線パターン（７）を形成したもので
、このシリコン基板（５）上の中央部分に非パワー形半
導体ペレット（８）が単数或いは必要に応じ複数個マウ
ントされる。前記配線パターン（７）における（Ｒ）及
び（Ｃ）は例えばタンタル薄膜で形成した温度補償回路
素子の抵抗及びコンデンサ、（Ｐ）、（Ｐ）、・−はポ
ンディングパッド、（Ｍ）、 （Ｍ）は認識マークであ
る。また図面の（９）、（９）、・−・は多数のボンデ
ィングワイヤで、ランド部（１）上にマウントされたパ
ワー系半導体ペレット（４）、（４）−とシリコン基板
（５）上の配線パターン（７）のポンディングパッド（
Ｐ）、ＣＰ）、−、ポンディングパッド（Ｐ）、（Ｐ）
、−（７） と非パワー系半導体ペレット（８）、ポンディングパッ
ド（Ｐ）、 （Ｐ）、−・・・とり一ド（２）、（２）
、−、リード（２）、（２）、−とパワー系半導体ペレ
ット（４）、（４）、−などの間を電気的接続する。
尚、パワー系半導体ペレソ１−（４）、（４）、−はパ
ワートランジスタ、パワーリニアＩＣなどであり、非パ
ワー系半導体ペレット（８）は、ＭＯＳ・ＩＣ，リニア
ＩＣなどの温度に敏感なものである。
ワートランジスタ、パワーリニアＩＣなどであり、非パ
ワー系半導体ペレット（８）は、ＭＯＳ・ＩＣ，リニア
ＩＣなどの温度に敏感なものである。
上記構成において、パワー系半導体ペレット（４）、（
４）、−と非パワー系半導体ペレット（８）はランド部
（１）上の４隅と中央といった積極的に最大限層れた関
係にあり、而も非パワー系半導体ペレット（８）はシリ
コン基板（５）上にマウントされているため、パワー系
半導体ペレット（４）、（４）、−が発熱してもその熱
の非パワー系半導体ペレット（８）への影響はシリコン
基板（５）が熱伝導の緩衝板として作用して大幅に軽減
される。非パワー系（８） 半導体ペレット（８）への総合的な熱による影響はタン
タル薄膜の抵抗（Ｒ）、コンデンサ（Ｃ）の温度補償回
路で十分に補償される。即ち、抵抗（Ｒ）、コンデンサ
（Ｃ）をタンタル薄膜品で形成することにより温度補償
に十分な高抵抗、高容量のものが得られ、而も温度係数
が安定する特長が発揮され、従来問題視されていたハイ
ブリッドＩＣの高周波回路、発振回路、精密電源回路等
への適用を可能にする。
４）、−と非パワー系半導体ペレット（８）はランド部
（１）上の４隅と中央といった積極的に最大限層れた関
係にあり、而も非パワー系半導体ペレット（８）はシリ
コン基板（５）上にマウントされているため、パワー系
半導体ペレット（４）、（４）、−が発熱してもその熱
の非パワー系半導体ペレット（８）への影響はシリコン
基板（５）が熱伝導の緩衝板として作用して大幅に軽減
される。非パワー系（８） 半導体ペレット（８）への総合的な熱による影響はタン
タル薄膜の抵抗（Ｒ）、コンデンサ（Ｃ）の温度補償回
路で十分に補償される。即ち、抵抗（Ｒ）、コンデンサ
（Ｃ）をタンタル薄膜品で形成することにより温度補償
に十分な高抵抗、高容量のものが得られ、而も温度係数
が安定する特長が発揮され、従来問題視されていたハイ
ブリッドＩＣの高周波回路、発振回路、精密電源回路等
への適用を可能にする。
シリコン基板（５）の配線パターン（７）はポンディン
グパッド（９）、（９）、・−・が最適の長さになるよ
う配慮されて設計され、これによりワイヤ間の接触事故
が無くなる。またハイブリッドＩＣの用途、目的の変更
に応じ配線パターン（７）のみを設計変更することでリ
ードフレーム（３）の標準化が容易になる。
グパッド（９）、（９）、・−・が最適の長さになるよ
う配慮されて設計され、これによりワイヤ間の接触事故
が無くなる。またハイブリッドＩＣの用途、目的の変更
に応じ配線パターン（７）のみを設計変更することでリ
ードフレーム（３）の標準化が容易になる。
シリコン基板（５）は半導体ペレット製造で使用する半
導体ウェーハの不良品（不純物拡散等の特性不良品や割
れ欠けによる外観不良品など）に絶縁膜（６）を形成す
る処理を加えたも（９） のを用いれば、事実上材料費が省は経済的である。また
シリコン基板（５）とパワー系半導体ペレット（４）、
（４）、−のランド部（１）へのマウントは両者が同材
質のため同一のロー材（Ａｇペースト、Ａｕ−３ｎ半田
など） （１０）、（１０°）で同時に行うことが可能
であり、またこようにマウントすることが設備的、作業
インデックス的に有利である。
導体ウェーハの不良品（不純物拡散等の特性不良品や割
れ欠けによる外観不良品など）に絶縁膜（６）を形成す
る処理を加えたも（９） のを用いれば、事実上材料費が省は経済的である。また
シリコン基板（５）とパワー系半導体ペレット（４）、
（４）、−のランド部（１）へのマウントは両者が同材
質のため同一のロー材（Ａｇペースト、Ａｕ−３ｎ半田
など） （１０）、（１０°）で同時に行うことが可能
であり、またこようにマウントすることが設備的、作業
インデックス的に有利である。
ト０本発明の効果
本発明によれはパワー系半導体ペレットと非パワー系半
導体ペレットの混載タイプのハイブリッドＩＣにおける
特に非パワー系半導体ペレットの熱による影響が大幅に
軽減でき、而もシリコン基板上の配線パターンにおける
温度補償回路素子にて十分に温度補償され、従って高安
定度及び温度係数が問題となる高周波回路、発振回路な
どの回路にも十分に適用でき、汎用性の大なるハイブリ
ッドＩＣが提供できる。またシリコン基板をペレッｌ搭
載基板として利用することにより、材料費の低減化が図
れ、またシ（１０） リコン基板の配線パターンの選択でリードフレームの標
準化等が図れ、ハイブリッドＩＣの低コスト化が実現で
きる。
導体ペレットの混載タイプのハイブリッドＩＣにおける
特に非パワー系半導体ペレットの熱による影響が大幅に
軽減でき、而もシリコン基板上の配線パターンにおける
温度補償回路素子にて十分に温度補償され、従って高安
定度及び温度係数が問題となる高周波回路、発振回路な
どの回路にも十分に適用でき、汎用性の大なるハイブリ
ッドＩＣが提供できる。またシリコン基板をペレッｌ搭
載基板として利用することにより、材料費の低減化が図
れ、またシ（１０） リコン基板の配線パターンの選択でリードフレームの標
準化等が図れ、ハイブリッドＩＣの低コスト化が実現で
きる。
第１図は本発明の一実施例を示す要部平面図、第２図は
第１図のＡ−Ａ線に沿う拡大断面図である。 （１）・−金属基板（リードフレームのランド部）、（
４） −パワー系半導体ペレット、（５）−・・シリコ
ン基板、（６）−・絶縁膜、（７’） −配線パターン
、（８） −・非パワー系半導体ペレット、Ｒ，Ｃ・一
温度補償回路素子の抵抗、コンデンサ。
第１図のＡ−Ａ線に沿う拡大断面図である。 （１）・−金属基板（リードフレームのランド部）、（
４） −パワー系半導体ペレット、（５）−・・シリコ
ン基板、（６）−・絶縁膜、（７’） −配線パターン
、（８） −・非パワー系半導体ペレット、Ｒ，Ｃ・一
温度補償回路素子の抵抗、コンデンサ。
Claims (1)
- （１） 金属基板上に、発熱量の大きいパワー系半導体
ペレットと、上面に形成した絶縁膜上に金属薄膜による
抵抗やコンデンサ等の温度補償回路素子を含む配線パタ
ーンを形成し、発熱量の小さい非パワー系半導体ペレッ
トをマウントした配線済シリコン基板とをマウントした
ことを特徴とするハイブリッドＩＣ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6472084A JPS60207358A (ja) | 1984-03-30 | 1984-03-30 | ハイブリツドｉｃ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6472084A JPS60207358A (ja) | 1984-03-30 | 1984-03-30 | ハイブリツドｉｃ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60207358A true JPS60207358A (ja) | 1985-10-18 |
| JPH0481863B2 JPH0481863B2 (ja) | 1992-12-25 |
Family
ID=13266268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6472084A Granted JPS60207358A (ja) | 1984-03-30 | 1984-03-30 | ハイブリツドｉｃ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60207358A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2632454A1 (fr) * | 1988-06-02 | 1989-12-08 | Burr Brown Corp | Circuit integre hybride encapsule dans un boitier en matiere plastique |
| JPH06177321A (ja) * | 1992-12-02 | 1994-06-24 | Nec Corp | マルチチップモジュール |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50147292A (ja) * | 1974-05-15 | 1975-11-26 | ||
| JPS5146901A (ja) * | 1974-10-18 | 1976-04-22 | Matsushita Electric Ind Co Ltd |
-
1984
- 1984-03-30 JP JP6472084A patent/JPS60207358A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50147292A (ja) * | 1974-05-15 | 1975-11-26 | ||
| JPS5146901A (ja) * | 1974-10-18 | 1976-04-22 | Matsushita Electric Ind Co Ltd |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2632454A1 (fr) * | 1988-06-02 | 1989-12-08 | Burr Brown Corp | Circuit integre hybride encapsule dans un boitier en matiere plastique |
| JPH0232558A (ja) * | 1988-06-02 | 1990-02-02 | Burr Brown Corp | ハイブリッド集積回路製作方法 |
| JPH0712071B2 (ja) * | 1988-06-02 | 1995-02-08 | バー・ブラウン・コーポレーション | ハイブリッド集積回路製作方法 |
| JPH06177321A (ja) * | 1992-12-02 | 1994-06-24 | Nec Corp | マルチチップモジュール |
| JP2861686B2 (ja) * | 1992-12-02 | 1999-02-24 | 日本電気株式会社 | マルチチップモジュール |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0481863B2 (ja) | 1992-12-25 |
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