JPS62265732A - 混成集積回路装置 - Google Patents
混成集積回路装置Info
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- JPS62265732A JPS62265732A JP10981986A JP10981986A JPS62265732A JP S62265732 A JPS62265732 A JP S62265732A JP 10981986 A JP10981986 A JP 10981986A JP 10981986 A JP10981986 A JP 10981986A JP S62265732 A JPS62265732 A JP S62265732A
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- 239000010409 thin film Substances 0.000 claims abstract description 36
- 239000004065 semiconductor Substances 0.000 claims abstract description 31
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 239000004020 conductor Substances 0.000 claims abstract description 13
- 238000000034 method Methods 0.000 abstract description 12
- 239000003990 capacitor Substances 0.000 abstract description 5
- 239000010408 film Substances 0.000 abstract description 4
- 229910052710 silicon Inorganic materials 0.000 abstract description 3
- 239000010703 silicon Substances 0.000 abstract description 3
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 2
- 238000005229 chemical vapour deposition Methods 0.000 abstract description 2
- VNNRSPGTAMTISX-UHFFFAOYSA-N chromium nickel Chemical compound [Cr].[Ni] VNNRSPGTAMTISX-UHFFFAOYSA-N 0.000 abstract description 2
- 229910052802 copper Inorganic materials 0.000 abstract description 2
- 229910052737 gold Inorganic materials 0.000 abstract description 2
- 229910001120 nichrome Inorganic materials 0.000 abstract description 2
- 238000004544 sputter deposition Methods 0.000 abstract description 2
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 abstract description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 2
- 229910052782 aluminium Inorganic materials 0.000 abstract 1
- 229910052681 coesite Inorganic materials 0.000 abstract 1
- 229910052906 cristobalite Inorganic materials 0.000 abstract 1
- 230000001590 oxidative effect Effects 0.000 abstract 1
- 239000000377 silicon dioxide Substances 0.000 abstract 1
- 235000012239 silicon dioxide Nutrition 0.000 abstract 1
- 229910052682 stishovite Inorganic materials 0.000 abstract 1
- 229910052905 tridymite Inorganic materials 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 11
- 230000017525 heat dissipation Effects 0.000 description 4
- 230000010354 integration Effects 0.000 description 3
- 239000000919 ceramic Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 235000017166 Bambusa arundinacea Nutrition 0.000 description 1
- 235000017491 Bambusa tulda Nutrition 0.000 description 1
- 241001330002 Bambuseae Species 0.000 description 1
- 235000015334 Phyllostachys viridis Nutrition 0.000 description 1
- 239000011425 bamboo Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は混成集積回路装置に関し、特にＵ膜集積回路素
子と半導体素子とを有する混成集積回路装置に関する。
子と半導体素子とを有する混成集積回路装置に関する。
従来、薄膜集りｉ回路素子と半導体素子とを有する混成
集で責回路装置には以下に示される構造のものがある。
集で責回路装置には以下に示される構造のものがある。
まず、半導体基板上に形成された薄膜回路系子を用いた
第１の例は、導体回路パターンを有する樹脂基板あるい
はセラミックス基板等の表面に、個別の薄膜回路系子お
よび半導体素子を搭載し、しかる後これらの素子と基板
上電極とをワイヤーボンディングによ）接続し回路形成
を行なうものがある。
第１の例は、導体回路パターンを有する樹脂基板あるい
はセラミックス基板等の表面に、個別の薄膜回路系子お
よび半導体素子を搭載し、しかる後これらの素子と基板
上電極とをワイヤーボンディングによ）接続し回路形成
を行なうものがある。
また、絶縁基板上に形成された薄膜回路素子を用いた第
２の例は従来より薄膜混成集積回路として広く知らｊＬ
でいるが、主としてセラミックス基板上に薄膜回路素子
および導体回路バター／を形成し、この基板上に半導体
素子を搭載してワイヤーポンディングにより接続する方
法がある。
２の例は従来より薄膜混成集積回路として広く知らｊＬ
でいるが、主としてセラミックス基板上に薄膜回路素子
および導体回路バター／を形成し、この基板上に半導体
素子を搭載してワイヤーポンディングにより接続する方
法がある。
あるいは第３の例としては絶縁基板上にバンブ付き半導
体素子（以後これをフリップチップと称す）またはビー
ムリード付き半導体素子を、フェイスダウンして搭載す
る方法を用いて回路形成をイ゛Ｉなうものがあげられる
。
体素子（以後これをフリップチップと称す）またはビー
ムリード付き半導体素子を、フェイスダウンして搭載す
る方法を用いて回路形成をイ゛Ｉなうものがあげられる
。
しかし、半導体基板上に形成された個別のｇｇ回路素子
を用いた第１．第２の例においては、回路基板上に個々
の薄膜回路素子および半導体素子をマウントする工程と
、それらをワイヤーボンディングにより接続を行なう工
程を含むために基板上素子周辺部にワイヤーボンディン
グ用の余白部を必要とし、実装効率が低いという欠点が
あった。
を用いた第１．第２の例においては、回路基板上に個々
の薄膜回路素子および半導体素子をマウントする工程と
、それらをワイヤーボンディングにより接続を行なう工
程を含むために基板上素子周辺部にワイヤーボンディン
グ用の余白部を必要とし、実装効率が低いという欠点が
あった。
また、これに対し薄膜集積回路基板に半導体素子をフェ
イスダウンして搭載する第３の例の方法においては、実
装効率はあげられるが、次のような問題点があった。即
ち、ビームリード法を用いると高い信頼性が得られるも
ののコストが高くつき、応用範囲も眠られたものになっ
ている。フリソゲチップを用いる手法においては、接合
部となるバンプ電極部がたわみ性に乏しいため、主とし
て基板と素子の熱膨張係数の相異による機械的ストレス
に起因するクラックの発生等の不良が懸念される。フェ
イスダウンによる搭載方法は、半導体素子と基板とがフ
ラットに接する部分が少ないために放熱性に乏しいとさ
れてお９、一層熱放散性の高い基板の使用が求められて
いる。
イスダウンして搭載する第３の例の方法においては、実
装効率はあげられるが、次のような問題点があった。即
ち、ビームリード法を用いると高い信頼性が得られるも
ののコストが高くつき、応用範囲も眠られたものになっ
ている。フリソゲチップを用いる手法においては、接合
部となるバンプ電極部がたわみ性に乏しいため、主とし
て基板と素子の熱膨張係数の相異による機械的ストレス
に起因するクラックの発生等の不良が懸念される。フェ
イスダウンによる搭載方法は、半導体素子と基板とがフ
ラットに接する部分が少ないために放熱性に乏しいとさ
れてお９、一層熱放散性の高い基板の使用が求められて
いる。
本発明の目的は、搭載する半導体素子周辺部にワイヤー
ボンディング用余白部分をなくし、ｉｖ膜回路素子を基
板と一体化し、搭載素子と基板との熱膨張係数の差をな
くして機械的ストレスを少なくし、熱放散を良好とし、
高信頼性、小型化、高集積化の達成された混成集積回路
装置を提供することにある。
ボンディング用余白部分をなくし、ｉｖ膜回路素子を基
板と一体化し、搭載素子と基板との熱膨張係数の差をな
くして機械的ストレスを少なくし、熱放散を良好とし、
高信頼性、小型化、高集積化の達成された混成集積回路
装置を提供することにある。
本発明による混成集積回路装置は、絶縁膜を施した半導
体基板上に薄膜コンアンサ素子、薄膜抵抗素子、薄膜イ
ンダクタ素子のうち必要とされる薄膜回路素子を形成し
、さらに導体回路パターンを形成することによって薄膜
集積回路基板を形成し、その薄膜集積回路基板上に単数
もしくは複数のパンクの電極を有する半導体素子をバン
プ１を極を介して搭載することによ＃）ｆ４成される。
体基板上に薄膜コンアンサ素子、薄膜抵抗素子、薄膜イ
ンダクタ素子のうち必要とされる薄膜回路素子を形成し
、さらに導体回路パターンを形成することによって薄膜
集積回路基板を形成し、その薄膜集積回路基板上に単数
もしくは複数のパンクの電極を有する半導体素子をバン
プ１を極を介して搭載することによ＃）ｆ４成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は、本発明の一実施例の混成集積回路装置の概略
的構造を示す断面図である。
的構造を示す断面図である。
第１図に示すように、シリコン等から成る半導体基板１
上に熱酸化法、ＣＶＤ法、スパッタ法等の手法を用いて
５ｉ０２もしくはＳｉ３Ｎ４から成る絶縁層２を形成し
、その絶縁層上にＮｉＣｒ、Ｔａ−Ｎ等から成る薄膜抵
抗素子３全形成する。その薄膜億抗体層上にｋｌ 、
Ａｕ 、 Ｃｕ等からなる得体薄膜により電極部４ａ、
回路腕〜パメー／４ｂ、コンデンサ電極４０等を形成す
る。また、必要に応じてあらかじめ＠ｇ’１’ａ層５を
形成し、そ７Ｌを化成してＴａ２０５層６２／−得るこ
とにより薄膜コンナンサ全形成する。薄膜コンデンサは
、導体１℃極上に単層あるいは複数の＠電体１−の組み
合わせから成る多層誘電体層の形成により数棟類の構成
を賦与することも可能である。また、薄１俣導体のパタ
ーン比により、薄ｊｋインダクタも容すに得ることがで
きる。
上に熱酸化法、ＣＶＤ法、スパッタ法等の手法を用いて
５ｉ０２もしくはＳｉ３Ｎ４から成る絶縁層２を形成し
、その絶縁層上にＮｉＣｒ、Ｔａ−Ｎ等から成る薄膜抵
抗素子３全形成する。その薄膜億抗体層上にｋｌ 、
Ａｕ 、 Ｃｕ等からなる得体薄膜により電極部４ａ、
回路腕〜パメー／４ｂ、コンデンサ電極４０等を形成す
る。また、必要に応じてあらかじめ＠ｇ’１’ａ層５を
形成し、そ７Ｌを化成してＴａ２０５層６２／−得るこ
とにより薄膜コンナンサ全形成する。薄膜コンデンサは
、導体１℃極上に単層あるいは複数の＠電体１−の組み
合わせから成る多層誘電体層の形成により数棟類の構成
を賦与することも可能である。また、薄１俣導体のパタ
ーン比により、薄ｊｋインダクタも容すに得ることがで
きる。
このようにして得られた半４体基板上の薄膜集積回路上
にフリップチップ搭１１工用′五極４ ｄ ：ｆ設け、
バンプ１１ｆ怜７を介しで半導体素子８を塔載する。
にフリップチップ搭１１工用′五極４ ｄ ：ｆ設け、
バンプ１１ｆ怜７を介しで半導体素子８を塔載する。
ここに用いられる半導体素子は回路構成に応じて単数あ
るいは仮数個とすることが可能である。
るいは仮数個とすることが可能である。
以上説明したように本発明は、半導体基板上に形成され
た絶縁幌上に薄膜受動素子および導体回路パターンを形
成し、導体回路パターン上にバンプ電極を介して半導体
素子が搭載されているので次に述べるような効果が生じ
る。
た絶縁幌上に薄膜受動素子および導体回路パターンを形
成し、導体回路パターン上にバンプ電極を介して半導体
素子が搭載されているので次に述べるような効果が生じ
る。
（１） 半導体素子周辺部に必要とされていたワイヤ
ーボンディング用余白部分が不要となり、且つ薄膜回路
素子を基板と一体化することにより、回路の高集積化が
可能となる。
ーボンディング用余白部分が不要となり、且つ薄膜回路
素子を基板と一体化することにより、回路の高集積化が
可能となる。
（２）基板に半導体素子と同一の素材を用いることによ
り、ｇＩＡ膨張係数の相異による機械的ストレス金欠１
陽に低減し、バンプあるいは接合電極部に生じるクラッ
クの発生率をおさえ、回路の信頼性を向上することが可
能となる。また、基板として主として用いられるシリコ
ンは比較的熱放散性が良好であることから、この点から
も回路の高集積化に好都合となる。
り、ｇＩＡ膨張係数の相異による機械的ストレス金欠１
陽に低減し、バンプあるいは接合電極部に生じるクラッ
クの発生率をおさえ、回路の信頼性を向上することが可
能となる。また、基板として主として用いられるシリコ
ンは比較的熱放散性が良好であることから、この点から
も回路の高集積化に好都合となる。
（３） 本発明に用いられている半導体薄膜集積回路
基板は、回路パターンおよび素子が薄１ｍにより形成さ
れていることから、半導体素子下部となる基板表面にも
配線と素子を配置することが可能であり、回路集積度を
向上せしめ、且つ回路設計を答易なものとすることがで
きる。
基板は、回路パターンおよび素子が薄１ｍにより形成さ
れていることから、半導体素子下部となる基板表面にも
配線と素子を配置することが可能であり、回路集積度を
向上せしめ、且つ回路設計を答易なものとすることがで
きる。
の概略断面図である。
ｌ・・・・・・半導体基板、２・・・・・・絶縁層、３
・・・・・・薄膜抵抗体層、４ａ・・・・・・薄膜導体
電極、４ｂ・・・・・・薄ｊ良導体配置％４ｃ・・・・
・・薄膜コンデンサ電極、４ｄ・・・・・・バンプ接合
電極、５・・・・・・薄膜′１゛ａ層、６・・・・・・
Ｔａ化成映（’ｌ’ａｚＯｓ）、７・・・・・・バンブ
電極、８・・・・・・半導体素子。
・・・・・・薄膜抵抗体層、４ａ・・・・・・薄膜導体
電極、４ｂ・・・・・・薄ｊ良導体配置％４ｃ・・・・
・・薄膜コンデンサ電極、４ｄ・・・・・・バンプ接合
電極、５・・・・・・薄膜′１゛ａ層、６・・・・・・
Ｔａ化成映（’ｌ’ａｚＯｓ）、７・・・・・・バンブ
電極、８・・・・・・半導体素子。
代理人 弁理士 内 原 謹
／：半−準体基杖 ４ｄ′バ〉フ１ト５霞オ和Ｚ：
艶な１ ｔ；薄層り漫 ４ｃ； 薄斤麹ゴンデ〉プ１．ホｈ 箭１図
艶な１ ｔ；薄層り漫 ４ｃ； 薄斤麹ゴンデ〉プ１．ホｈ 箭１図
Claims (1)
- 半導体基板表面に絶縁層を設け、該絶縁層表面に薄膜
受動素子および導体回路パターンを形成した薄膜集積回
路基板と、該薄膜集積回路基板表面にバンプ電極を介し
て搭載された半導体素子とを有することを特徴とする混
成集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10981986A JPS62265732A (ja) | 1986-05-13 | 1986-05-13 | 混成集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10981986A JPS62265732A (ja) | 1986-05-13 | 1986-05-13 | 混成集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62265732A true JPS62265732A (ja) | 1987-11-18 |
Family
ID=14520011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10981986A Pending JPS62265732A (ja) | 1986-05-13 | 1986-05-13 | 混成集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62265732A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63310139A (ja) * | 1987-06-12 | 1988-12-19 | Hitachi Ltd | 半導体装置 |
| DE19713052A1 (de) * | 1997-03-27 | 1998-10-01 | Siemens Ag | Kondensatorstruktur |
| US6937458B2 (en) | 2001-02-23 | 2005-08-30 | Intel Corporation | Selectable decoupling capacitors for integrated circuit and methods of use |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50147292A (ja) * | 1974-05-15 | 1975-11-26 |
-
1986
- 1986-05-13 JP JP10981986A patent/JPS62265732A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50147292A (ja) * | 1974-05-15 | 1975-11-26 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63310139A (ja) * | 1987-06-12 | 1988-12-19 | Hitachi Ltd | 半導体装置 |
| DE19713052A1 (de) * | 1997-03-27 | 1998-10-01 | Siemens Ag | Kondensatorstruktur |
| US6937458B2 (en) | 2001-02-23 | 2005-08-30 | Intel Corporation | Selectable decoupling capacitors for integrated circuit and methods of use |
| US7425458B2 (en) | 2001-02-23 | 2008-09-16 | Intel Corporation | Selectable decoupling capacitors for integrated circuits and associated methods |
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