JPH0364060A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPH0364060A JPH0364060A JP1199395A JP19939589A JPH0364060A JP H0364060 A JPH0364060 A JP H0364060A JP 1199395 A JP1199395 A JP 1199395A JP 19939589 A JP19939589 A JP 19939589A JP H0364060 A JPH0364060 A JP H0364060A
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Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置およびその製造方法に関
し、特にマルチチップ・モジュールの実装密度の向上に
適用して有効な技術に関するものである。
し、特にマルチチップ・モジュールの実装密度の向上に
適用して有効な技術に関するものである。
マルチチップ・モジュールについては、例えば日経マグ
ロウヒル社発行、「日経エレクトロニクス・1984.
9.24JP265〜P294に記載されている。この
文献に記載されたマルチチップ・モジュールは、第8図
に示すような構造を有している。
ロウヒル社発行、「日経エレクトロニクス・1984.
9.24JP265〜P294に記載されている。この
文献に記載されたマルチチップ・モジュールは、第8図
に示すような構造を有している。
5iC(シリコンカーバイド)からなる基板20の下面
には、ろう材を介してシリコン配線基板21が接合され
ている。このシリコン配線基板21には、半田バンプ2
2を介して複数の半導体チヲブ23が実装されている。
には、ろう材を介してシリコン配線基板21が接合され
ている。このシリコン配線基板21には、半田バンプ2
2を介して複数の半導体チヲブ23が実装されている。
シリコン配線基板21および半導体チップ23は、キャ
ップ24、接着剤25、ガラス26およびムライト製の
フランジ27からなるパッケージに封止されている。基
板20の上面には、高熱伝導性の接着剤28を介してA
l製のヒートシンク29が接合されており、半導体チッ
プ23から発生した熱は、シリコン配線基板21.基板
20を経てヒートシンク29に伝達され、次いでヒート
シンク29の表面から外部に放散される。パッケージの
側面には、このマルチチップ・モジュールの外部端子を
構成する複数本のリード30が延在されており、これら
のリード30と半導体チップ23とは、リード30とシ
リコン配線基板21との間にボンディングされたワイヤ
31を通じて電気的に接続されている。
ップ24、接着剤25、ガラス26およびムライト製の
フランジ27からなるパッケージに封止されている。基
板20の上面には、高熱伝導性の接着剤28を介してA
l製のヒートシンク29が接合されており、半導体チッ
プ23から発生した熱は、シリコン配線基板21.基板
20を経てヒートシンク29に伝達され、次いでヒート
シンク29の表面から外部に放散される。パッケージの
側面には、このマルチチップ・モジュールの外部端子を
構成する複数本のリード30が延在されており、これら
のリード30と半導体チップ23とは、リード30とシ
リコン配線基板21との間にボンディングされたワイヤ
31を通じて電気的に接続されている。
本発明者の検討によれば、上記した従来のマルチチップ
・モジュールは、実装密度を向上させることが困難であ
るという欠点がある。すなわち、このマルチチップ・モ
ジュールと外部回路との間の信号の入出力は、半導体チ
ップ、シリコン配線基板、ワイヤおよびリードを通じて
行われるが、シリコン配線基板は、その配線密度に限界
があるため、シリコン配線基板に実装される半導体チッ
プの数がこの配線密度によって制約されてしまうからで
ある。
・モジュールは、実装密度を向上させることが困難であ
るという欠点がある。すなわち、このマルチチップ・モ
ジュールと外部回路との間の信号の入出力は、半導体チ
ップ、シリコン配線基板、ワイヤおよびリードを通じて
行われるが、シリコン配線基板は、その配線密度に限界
があるため、シリコン配線基板に実装される半導体チッ
プの数がこの配線密度によって制約されてしまうからで
ある。
本発明は、上記した問題点に着目してなされたものであ
り、その目的は、マルチチップ・モジュールの実装密度
を向上させることのできる技術を提供することにある。
り、その目的は、マルチチップ・モジュールの実装密度
を向上させることのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。
明細書の記述および添付図面から明らかになるであろう
。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、次のとおりである。
要を簡単に説明すれば、次のとおりである。
本願の一つの発明は、パッケージに気密封止された複数
の半導体チップとシリコン配線基板との間に多層配線基
板を設けたマルチチップ・モジュールである。
の半導体チップとシリコン配線基板との間に多層配線基
板を設けたマルチチップ・モジュールである。
本願の他の発明は、素子浴底面から突出するバンブ電極
を設けた半導体チップを用意し、表面に接着層を設けた
平坦な支持板上に上記半導体チップの所望数をその素子
浴底面を上に向けて配列する工程と、上記支持板上に上
記半導体チップのバンブ電極が被覆される程度に樹脂を
コーティングした後、この樹脂を硬化させる工程と、上
記樹脂をポリッシングしてその表面に上記バンブ電極の
表面を露出させた後、上記樹脂の表面に絶縁層と配線層
とを交互に設ける工程と、上記多層配線基板の最上層配
線に電極を設けるとともに、上記半導体チップの素子浴
底面の裏面に接着された支持板を除去する工程とによっ
て、前記多層配線基板を形成するマルチチップ・モジュ
ールの製造方法である。
を設けた半導体チップを用意し、表面に接着層を設けた
平坦な支持板上に上記半導体チップの所望数をその素子
浴底面を上に向けて配列する工程と、上記支持板上に上
記半導体チップのバンブ電極が被覆される程度に樹脂を
コーティングした後、この樹脂を硬化させる工程と、上
記樹脂をポリッシングしてその表面に上記バンブ電極の
表面を露出させた後、上記樹脂の表面に絶縁層と配線層
とを交互に設ける工程と、上記多層配線基板の最上層配
線に電極を設けるとともに、上記半導体チップの素子浴
底面の裏面に接着された支持板を除去する工程とによっ
て、前記多層配線基板を形成するマルチチップ・モジュ
ールの製造方法である。
前記したマルチチップ・モジコールにおいては、半導体
チップとシリコン配線基板との間に多層配線基板を設け
たことにより、マルチチップ・モジュールの配線形成領
域が増加するため、シリコン配線基板により多くの半導
体チップを実装することが可能となる。
チップとシリコン配線基板との間に多層配線基板を設け
たことにより、マルチチップ・モジュールの配線形成領
域が増加するため、シリコン配線基板により多くの半導
体チップを実装することが可能となる。
前記したマルチチップ・モジュールの製造方法において
は、半導体チップの電気試験を行い、不良の半導体チッ
プが見出された場合には、樹脂の一部をエツチングして
不良の半導体チップを多層配線基板から取り外すことに
より、良品の半導体チップと交換することができるので
、半導体チップを多層配線基板に実装した後の不良チッ
プの交換が容易になる。
は、半導体チップの電気試験を行い、不良の半導体チッ
プが見出された場合には、樹脂の一部をエツチングして
不良の半導体チップを多層配線基板から取り外すことに
より、良品の半導体チップと交換することができるので
、半導体チップを多層配線基板に実装した後の不良チッ
プの交換が容易になる。
第1図は、本発明の一実施例であるマルチチップ・モジ
ュール1の断面図である。
ュール1の断面図である。
このマルチチップ・モジュールlは、例えばSiC(シ
リコンカーバイド〉からなる基板2と、例えばムライト
からなるキャップ3とで構成されたパッケージ内に所定
数の半導体チップ4、多層配線基板5およびシリコン配
線基板6を気密封止した構造を有している。
リコンカーバイド〉からなる基板2と、例えばムライト
からなるキャップ3とで構成されたパッケージ内に所定
数の半導体チップ4、多層配線基板5およびシリコン配
線基板6を気密封止した構造を有している。
シリコン配線基板6の主面には、例えばAl二層配線(
図示せず)が設けられている。シリコン配線基板6は、
例えばAu−5n共晶合金などのろう材7を介して基板
2の下面に接合されている。
図示せず)が設けられている。シリコン配線基板6は、
例えばAu−5n共晶合金などのろう材7を介して基板
2の下面に接合されている。
多層配線基板5は、例えば半田バンプからなる電極8を
介して上記シリコン配線基板6の主面に実装されている
。多層配線基板5の下面には、所定数の半導体チップ4
が所定の間隔を置いて実装されている。これらの半導体
チップ4は、それぞれの一部が多層配線基板5内に埋設
された状態で実装されており、第1図では図示しない多
層配線基板5の配線層9を通じて前記電極8と電気的に
接続されている。
介して上記シリコン配線基板6の主面に実装されている
。多層配線基板5の下面には、所定数の半導体チップ4
が所定の間隔を置いて実装されている。これらの半導体
チップ4は、それぞれの一部が多層配線基板5内に埋設
された状態で実装されており、第1図では図示しない多
層配線基板5の配線層9を通じて前記電極8と電気的に
接続されている。
前記基板2とキャップ3とで構成されたパッケージの側
面には、マルチチップ・モジュール1の外部端子を構成
する複数本のり−ド10が設けられている。リード10
のぞれぞれは、基板2とキャップ3とを接合するための
、例えばゴム系の接着剤11を介してパッケージに固定
され、その−端(インナリード部〉がAj!、Auある
いはCuなどからなるワイヤ12を介して前記シリコン
配線基板6と電気的に接続されている。すなわち、本実
施例のマルチチップ・モジュール1と外部回路との間の
信号の入出力は、半導体チップ4、多層配線基板5、電
極8、シリコン配線基板6、ワイヤ12およびリード1
0を通じて行われる。なお、前記基板2の上面には、例
えばグリース系の接着剤13を介してA12%のヒート
シンク14が接合され、半導体チップ4から発生した熱
がヒートシンク14の表面から外部に放散される構成に
なっている。
面には、マルチチップ・モジュール1の外部端子を構成
する複数本のり−ド10が設けられている。リード10
のぞれぞれは、基板2とキャップ3とを接合するための
、例えばゴム系の接着剤11を介してパッケージに固定
され、その−端(インナリード部〉がAj!、Auある
いはCuなどからなるワイヤ12を介して前記シリコン
配線基板6と電気的に接続されている。すなわち、本実
施例のマルチチップ・モジュール1と外部回路との間の
信号の入出力は、半導体チップ4、多層配線基板5、電
極8、シリコン配線基板6、ワイヤ12およびリード1
0を通じて行われる。なお、前記基板2の上面には、例
えばグリース系の接着剤13を介してA12%のヒート
シンク14が接合され、半導体チップ4から発生した熱
がヒートシンク14の表面から外部に放散される構成に
なっている。
このように、本実施例のマルチチップ・モジュール1は
、半導体チップ4とシリコン配線基板6との間に多層配
線基板5を設けたことにより、従領域が増加するので、
より多くの半導体チップ4を実装することが可能となる
。また、これによりマルチチップ・モジュール1の外部
端子(リード10)数を増加することができるので、同
時処理が可能な入出力信号数が増加し、マルチチップ・
モジュール1の高速動作が可能となる。
、半導体チップ4とシリコン配線基板6との間に多層配
線基板5を設けたことにより、従領域が増加するので、
より多くの半導体チップ4を実装することが可能となる
。また、これによりマルチチップ・モジュール1の外部
端子(リード10)数を増加することができるので、同
時処理が可能な入出力信号数が増加し、マルチチップ・
モジュール1の高速動作が可能となる。
上記多層配線基板5は、例えば第2図〜第7図に示す方
法により製造される。
法により製造される。
まず、第2図に示すように、表面に接着層15を設けた
平坦な支持板16を用意し、その上に所定数の半導体チ
ップ4をその素子形成面を上に向けた状態で配列する。
平坦な支持板16を用意し、その上に所定数の半導体チ
ップ4をその素子形成面を上に向けた状態で配列する。
支持116は、例えばシリコンウェハからなり、接着層
15は、例えばポリイミド樹脂やエポキシ樹脂からなる
。また、それぞれの半導体チップ4の素子形成面には、
あらかじめ半導体チップ4の内部回路(図示せず)と電
気的に接続されたバンプ電極17を設けておく。
15は、例えばポリイミド樹脂やエポキシ樹脂からなる
。また、それぞれの半導体チップ4の素子形成面には、
あらかじめ半導体チップ4の内部回路(図示せず)と電
気的に接続されたバンプ電極17を設けておく。
このバンプ電極17は、例えばAIからなり、その高さ
は10〜50μm程度である。
は10〜50μm程度である。
上に半導体チップ4のバンプ電極17が被覆される程度
に樹脂18をコーティングする。この樹脂18は、例え
ばポリイミド樹脂やエポキシ樹脂からなる。続いてこの
樹脂18を硬化させた後、第4図に示すように、上記樹
脂18をポリッシングしてその表面に半導体チップ4の
バンプ電極17の表面を露出させる。
に樹脂18をコーティングする。この樹脂18は、例え
ばポリイミド樹脂やエポキシ樹脂からなる。続いてこの
樹脂18を硬化させた後、第4図に示すように、上記樹
脂18をポリッシングしてその表面に半導体チップ4の
バンプ電極17の表面を露出させる。
次に、′!J5図に示すように、常法により上記樹脂1
8の表面に絶縁1!19と配線層9とを交互に形成する
。絶縁層19は、例えばCVD法で堆積された5ins
膜からなり、配線層9は、例えばスパッタ法で堆積した
Al膜をエツチングでパターン懲戒したものである。続
いて第6図に示す・ように、接着層15をエツチングで
除去することにより、半導体チップ4の素子形成面の裏
面に接着された支持板16を除去する。その後、半導体
チップ4の電気試験を行い、不良の半導体チップ4が見
出された場合には、樹脂18の一部をエツチングして不
良の半導体チップ4を取り外し、良品の半導体チップ4
と交換する。良品の半導体装置プ4には、あらかじめバ
ンブ電極17を設けておき、このバンブ電極17と前記
配線層9とを接続した後、接着剤によりこの半導体チッ
プ4を樹脂18に固定する。その後、第7図に示すよう
に、最上の配線層9に、例えば半田バンプからなる電極
8を設けることにより、前記多層配線基板5が完成する
。
8の表面に絶縁1!19と配線層9とを交互に形成する
。絶縁層19は、例えばCVD法で堆積された5ins
膜からなり、配線層9は、例えばスパッタ法で堆積した
Al膜をエツチングでパターン懲戒したものである。続
いて第6図に示す・ように、接着層15をエツチングで
除去することにより、半導体チップ4の素子形成面の裏
面に接着された支持板16を除去する。その後、半導体
チップ4の電気試験を行い、不良の半導体チップ4が見
出された場合には、樹脂18の一部をエツチングして不
良の半導体チップ4を取り外し、良品の半導体チップ4
と交換する。良品の半導体装置プ4には、あらかじめバ
ンブ電極17を設けておき、このバンブ電極17と前記
配線層9とを接続した後、接着剤によりこの半導体チッ
プ4を樹脂18に固定する。その後、第7図に示すよう
に、最上の配線層9に、例えば半田バンプからなる電極
8を設けることにより、前記多層配線基板5が完成する
。
このように、本実施例によれば、半導体チップ4を多層
配線基板5に実装した後の不良チップの交換が容易にな
るので、マルチチップ・モジ)−ルの製造歩留りを向上
させることができる。
配線基板5に実装した後の不良チップの交換が容易にな
るので、マルチチップ・モジ)−ルの製造歩留りを向上
させることができる。
以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
前記実施例では、半田バンブからなる電極を介して多層
配線基板をシリコン配線基板に実装したが、電極は半田
バンブに限定されるものではなく、例えばアキシャルピ
ンなどの電極を介して多層配線基板をシリコン配線基板
に実装してもよい。
配線基板をシリコン配線基板に実装したが、電極は半田
バンブに限定されるものではなく、例えばアキシャルピ
ンなどの電極を介して多層配線基板をシリコン配線基板
に実装してもよい。
本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
(1)、パッケージに気密封止された複数の半導体チッ
プとシリコン配線基板との間に多層配線基板を設けるこ
とにより、マルチチップ・モジュールの配線形成領域が
増加する。これにより、マルチチップ・モジュールの実
装密度が向上するとともに、その動作速度が向上する。
プとシリコン配線基板との間に多層配線基板を設けるこ
とにより、マルチチップ・モジュールの配線形成領域が
増加する。これにより、マルチチップ・モジュールの実
装密度が向上するとともに、その動作速度が向上する。
(2)、素子形成面から突出するバンブ電極を設けた半
導体チップを用意し、表面に接着層を設けた平坦な支持
板上に上記半導体チップの所望数をその素子形成面を上
に向けて配列する工程と、上記支持板上に上記半導体チ
ップのバンブ電極が被覆される程度に樹脂をコーティン
グした後、この樹脂を硬化させる工程と、上記樹脂をポ
リッシングしてその表面に上記バンブ電極の表面を露出
させた設ける工程と、上記多層配線基板の最上層配線に
電極を設けるとともに、上記半導体チップの素子形成面
の裏面に接着された支持板を除去する工程とによって前
記多層配線基板を形成することにより、半導体チップを
多層配線基板に実装した後の不良チップの交換が容易1
.−なるので、マルチチップ・モジコールの製造歩留り
を向上させることができる。
導体チップを用意し、表面に接着層を設けた平坦な支持
板上に上記半導体チップの所望数をその素子形成面を上
に向けて配列する工程と、上記支持板上に上記半導体チ
ップのバンブ電極が被覆される程度に樹脂をコーティン
グした後、この樹脂を硬化させる工程と、上記樹脂をポ
リッシングしてその表面に上記バンブ電極の表面を露出
させた設ける工程と、上記多層配線基板の最上層配線に
電極を設けるとともに、上記半導体チップの素子形成面
の裏面に接着された支持板を除去する工程とによって前
記多層配線基板を形成することにより、半導体チップを
多層配線基板に実装した後の不良チップの交換が容易1
.−なるので、マルチチップ・モジコールの製造歩留り
を向上させることができる。
第1図は、本発明の一実施例である半導体集積回路装置
の断面図、 jf!2図〜第7図は、この半導体集積回路装置の製造
方法を示す断面図、 第8図は、従来の半導体集積回路装置の断面図である。 1・・・マルチチップ・モジュール、2.20・・・基
板、3.24・・・キャップ、4.23・・・半導体チ
ップ、5・・・多層配線基板、6゜21・・・シリコン
配線基板、7・・・ろう材、8・・・電極、9・・・配
線層、10.30・・・ リ − ド、 11.
13. 25. 28 ・ ・12.31・・
・ワイヤ、14.29・トシンク、15・・・接着層、
16・・17・・・バンブ電極、18・・・樹脂、・・
絶縁層、22・・・半田バンブ、26ガラス、27・・
・7ランジ。 ・接着剤、 ・・ヒー ・支持板、 19・ 第2図 第3図 第4 図 第5図 s6 図
の断面図、 jf!2図〜第7図は、この半導体集積回路装置の製造
方法を示す断面図、 第8図は、従来の半導体集積回路装置の断面図である。 1・・・マルチチップ・モジュール、2.20・・・基
板、3.24・・・キャップ、4.23・・・半導体チ
ップ、5・・・多層配線基板、6゜21・・・シリコン
配線基板、7・・・ろう材、8・・・電極、9・・・配
線層、10.30・・・ リ − ド、 11.
13. 25. 28 ・ ・12.31・・
・ワイヤ、14.29・トシンク、15・・・接着層、
16・・17・・・バンブ電極、18・・・樹脂、・・
絶縁層、22・・・半田バンブ、26ガラス、27・・
・7ランジ。 ・接着剤、 ・・ヒー ・支持板、 19・ 第2図 第3図 第4 図 第5図 s6 図
Claims (1)
- 【特許請求の範囲】 1、複数の半導体チップを実装したシリコン配線基板を
パッケージ内に気密封止したマルチチップ・モジュール
構造の半導体集積回路装置であって、前記半導体チップ
とシリコン配線基板との間に多層配線基板を設けたこと
を特徴とする半導体集積回路装置。 2、前記半導体チップの一部が前記多層配線基板内に埋
設されていることを特徴とする請求項1記載の半導体集
積回路装置。 3、素子形成面から突出するバンプ電極を設けた半導体
チップを用意し、表面に接着層を設けた平坦な支持板上
に前記半導体チップの所望数をその素子形成面を上に向
けて配列する工程と、前記支持板上に前記半導体チップ
のバンプ電極が被覆される程度に樹脂をコーティングし
た後、前記樹脂を硬化させる工程と、前記樹脂をポリッ
シングしてその表面に前記バンプ電極の表面を露出させ
た後、前記樹脂の表面に絶縁層と配線層とを交互に設け
る工程と、前記多層配線基板の最上層配線に電極を設け
るとともに、前記半導体チップの素子形成面の裏面に接
着された支持板を除去する工程とによって、前記多層配
線基板を形成することを特徴とする請求項1または2記
載の半導体集積回路装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1199395A JPH0364060A (ja) | 1989-08-02 | 1989-08-02 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1199395A JPH0364060A (ja) | 1989-08-02 | 1989-08-02 | 半導体集積回路装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0364060A true JPH0364060A (ja) | 1991-03-19 |
Family
ID=16407072
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1199395A Pending JPH0364060A (ja) | 1989-08-02 | 1989-08-02 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0364060A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06275737A (ja) * | 1993-03-23 | 1994-09-30 | Kyocera Corp | 半導体素子収納用パッケージ |
US5742477A (en) * | 1995-07-06 | 1998-04-21 | Nec Corporation | Multi-chip module |
JP2012529770A (ja) * | 2009-06-24 | 2012-11-22 | インテル・コーポレーション | マルチチップパッケージおよび、マルチチップパッケージのダイからダイへのインターコネクトを提供する方法 |
-
1989
- 1989-08-02 JP JP1199395A patent/JPH0364060A/ja active Pending
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06275737A (ja) * | 1993-03-23 | 1994-09-30 | Kyocera Corp | 半導体素子収納用パッケージ |
US5742477A (en) * | 1995-07-06 | 1998-04-21 | Nec Corporation | Multi-chip module |
JP2012529770A (ja) * | 2009-06-24 | 2012-11-22 | インテル・コーポレーション | マルチチップパッケージおよび、マルチチップパッケージのダイからダイへのインターコネクトを提供する方法 |
US9875969B2 (en) | 2009-06-24 | 2018-01-23 | Intel Corporation | Multi-chip package and method of providing die-to-die interconnects in same |
US10510669B2 (en) | 2009-06-24 | 2019-12-17 | Intel Corporation | Multi-chip package and method of providing die-to-die interconnects in same |
US10763216B2 (en) | 2009-06-24 | 2020-09-01 | Intel Corporation | Multi-chip package and method of providing die-to-die interconnects in same |
US10923429B2 (en) | 2009-06-24 | 2021-02-16 | Intel Corporation | Multi-chip package and method of providing die-to-die interconnects in same |
US11824008B2 (en) | 2009-06-24 | 2023-11-21 | Intel Corporation | Multi-chip package and method of providing die-to-die interconnects in same |
US11876053B2 (en) | 2009-06-24 | 2024-01-16 | Intel Corporation | Multi-chip package and method of providing die-to-die interconnects in same |
US12113026B2 (en) | 2009-06-24 | 2024-10-08 | Intel Corporation | Multi-chip package and method of providing die-to-die interconnects in same |
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