JPH0364060A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPH0364060A JPH0364060A JP1199395A JP19939589A JPH0364060A JP H0364060 A JPH0364060 A JP H0364060A JP 1199395 A JP1199395 A JP 1199395A JP 19939589 A JP19939589 A JP 19939589A JP H0364060 A JPH0364060 A JP H0364060A
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Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置およびその製造方法に関
し、特にマルチチップ・モジュールの実装密度の向上に
適用して有効な技術に関するものである。
し、特にマルチチップ・モジュールの実装密度の向上に
適用して有効な技術に関するものである。
マルチチップ・モジュールについては、例えば日経マグ
ロウヒル社発行、「日経エレクトロニクス・１９８４．
９．２４ＪＰ２６５〜Ｐ２９４に記載されている。この
文献に記載されたマルチチップ・モジュールは、第８図
に示すような構造を有している。
ロウヒル社発行、「日経エレクトロニクス・１９８４．
９．２４ＪＰ２６５〜Ｐ２９４に記載されている。この
文献に記載されたマルチチップ・モジュールは、第８図
に示すような構造を有している。
５ｉＣ（シリコンカーバイド）からなる基板２０の下面
には、ろう材を介してシリコン配線基板２１が接合され
ている。このシリコン配線基板２１には、半田バンプ２
２を介して複数の半導体チヲブ２３が実装されている。
には、ろう材を介してシリコン配線基板２１が接合され
ている。このシリコン配線基板２１には、半田バンプ２
２を介して複数の半導体チヲブ２３が実装されている。
シリコン配線基板２１および半導体チップ２３は、キャ
ップ２４、接着剤２５、ガラス２６およびムライト製の
フランジ２７からなるパッケージに封止されている。基
板２０の上面には、高熱伝導性の接着剤２８を介してＡ
ｌ製のヒートシンク２９が接合されており、半導体チッ
プ２３から発生した熱は、シリコン配線基板２１．基板
２０を経てヒートシンク２９に伝達され、次いでヒート
シンク２９の表面から外部に放散される。パッケージの
側面には、このマルチチップ・モジュールの外部端子を
構成する複数本のリード３０が延在されており、これら
のリード３０と半導体チップ２３とは、リード３０とシ
リコン配線基板２１との間にボンディングされたワイヤ
３１を通じて電気的に接続されている。
ップ２４、接着剤２５、ガラス２６およびムライト製の
フランジ２７からなるパッケージに封止されている。基
板２０の上面には、高熱伝導性の接着剤２８を介してＡ
ｌ製のヒートシンク２９が接合されており、半導体チッ
プ２３から発生した熱は、シリコン配線基板２１．基板
２０を経てヒートシンク２９に伝達され、次いでヒート
シンク２９の表面から外部に放散される。パッケージの
側面には、このマルチチップ・モジュールの外部端子を
構成する複数本のリード３０が延在されており、これら
のリード３０と半導体チップ２３とは、リード３０とシ
リコン配線基板２１との間にボンディングされたワイヤ
３１を通じて電気的に接続されている。
本発明者の検討によれば、上記した従来のマルチチップ
・モジュールは、実装密度を向上させることが困難であ
るという欠点がある。すなわち、このマルチチップ・モ
ジュールと外部回路との間の信号の入出力は、半導体チ
ップ、シリコン配線基板、ワイヤおよびリードを通じて
行われるが、シリコン配線基板は、その配線密度に限界
があるため、シリコン配線基板に実装される半導体チッ
プの数がこの配線密度によって制約されてしまうからで
ある。
・モジュールは、実装密度を向上させることが困難であ
るという欠点がある。すなわち、このマルチチップ・モ
ジュールと外部回路との間の信号の入出力は、半導体チ
ップ、シリコン配線基板、ワイヤおよびリードを通じて
行われるが、シリコン配線基板は、その配線密度に限界
があるため、シリコン配線基板に実装される半導体チッ
プの数がこの配線密度によって制約されてしまうからで
ある。
本発明は、上記した問題点に着目してなされたものであ
り、その目的は、マルチチップ・モジュールの実装密度
を向上させることのできる技術を提供することにある。
り、その目的は、マルチチップ・モジュールの実装密度
を向上させることのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。
明細書の記述および添付図面から明らかになるであろう
。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、次のとおりである。
要を簡単に説明すれば、次のとおりである。
本願の一つの発明は、パッケージに気密封止された複数
の半導体チップとシリコン配線基板との間に多層配線基
板を設けたマルチチップ・モジュールである。
の半導体チップとシリコン配線基板との間に多層配線基
板を設けたマルチチップ・モジュールである。
本願の他の発明は、素子浴底面から突出するバンブ電極
を設けた半導体チップを用意し、表面に接着層を設けた
平坦な支持板上に上記半導体チップの所望数をその素子
浴底面を上に向けて配列する工程と、上記支持板上に上
記半導体チップのバンブ電極が被覆される程度に樹脂を
コーティングした後、この樹脂を硬化させる工程と、上
記樹脂をポリッシングしてその表面に上記バンブ電極の
表面を露出させた後、上記樹脂の表面に絶縁層と配線層
とを交互に設ける工程と、上記多層配線基板の最上層配
線に電極を設けるとともに、上記半導体チップの素子浴
底面の裏面に接着された支持板を除去する工程とによっ
て、前記多層配線基板を形成するマルチチップ・モジュ
ールの製造方法である。
を設けた半導体チップを用意し、表面に接着層を設けた
平坦な支持板上に上記半導体チップの所望数をその素子
浴底面を上に向けて配列する工程と、上記支持板上に上
記半導体チップのバンブ電極が被覆される程度に樹脂を
コーティングした後、この樹脂を硬化させる工程と、上
記樹脂をポリッシングしてその表面に上記バンブ電極の
表面を露出させた後、上記樹脂の表面に絶縁層と配線層
とを交互に設ける工程と、上記多層配線基板の最上層配
線に電極を設けるとともに、上記半導体チップの素子浴
底面の裏面に接着された支持板を除去する工程とによっ
て、前記多層配線基板を形成するマルチチップ・モジュ
ールの製造方法である。
前記したマルチチップ・モジコールにおいては、半導体
チップとシリコン配線基板との間に多層配線基板を設け
たことにより、マルチチップ・モジュールの配線形成領
域が増加するため、シリコン配線基板により多くの半導
体チップを実装することが可能となる。
チップとシリコン配線基板との間に多層配線基板を設け
たことにより、マルチチップ・モジュールの配線形成領
域が増加するため、シリコン配線基板により多くの半導
体チップを実装することが可能となる。
前記したマルチチップ・モジュールの製造方法において
は、半導体チップの電気試験を行い、不良の半導体チッ
プが見出された場合には、樹脂の一部をエツチングして
不良の半導体チップを多層配線基板から取り外すことに
より、良品の半導体チップと交換することができるので
、半導体チップを多層配線基板に実装した後の不良チッ
プの交換が容易になる。
は、半導体チップの電気試験を行い、不良の半導体チッ
プが見出された場合には、樹脂の一部をエツチングして
不良の半導体チップを多層配線基板から取り外すことに
より、良品の半導体チップと交換することができるので
、半導体チップを多層配線基板に実装した後の不良チッ
プの交換が容易になる。
第１図は、本発明の一実施例であるマルチチップ・モジ
ュール１の断面図である。
ュール１の断面図である。
このマルチチップ・モジュールｌは、例えばＳｉＣ（シ
リコンカーバイド〉からなる基板２と、例えばムライト
からなるキャップ３とで構成されたパッケージ内に所定
数の半導体チップ４、多層配線基板５およびシリコン配
線基板６を気密封止した構造を有している。
リコンカーバイド〉からなる基板２と、例えばムライト
からなるキャップ３とで構成されたパッケージ内に所定
数の半導体チップ４、多層配線基板５およびシリコン配
線基板６を気密封止した構造を有している。
シリコン配線基板６の主面には、例えばＡｌ二層配線（
図示せず）が設けられている。シリコン配線基板６は、
例えばＡｕ−５ｎ共晶合金などのろう材７を介して基板
２の下面に接合されている。
図示せず）が設けられている。シリコン配線基板６は、
例えばＡｕ−５ｎ共晶合金などのろう材７を介して基板
２の下面に接合されている。
多層配線基板５は、例えば半田バンプからなる電極８を
介して上記シリコン配線基板６の主面に実装されている
。多層配線基板５の下面には、所定数の半導体チップ４
が所定の間隔を置いて実装されている。これらの半導体
チップ４は、それぞれの一部が多層配線基板５内に埋設
された状態で実装されており、第１図では図示しない多
層配線基板５の配線層９を通じて前記電極８と電気的に
接続されている。
介して上記シリコン配線基板６の主面に実装されている
。多層配線基板５の下面には、所定数の半導体チップ４
が所定の間隔を置いて実装されている。これらの半導体
チップ４は、それぞれの一部が多層配線基板５内に埋設
された状態で実装されており、第１図では図示しない多
層配線基板５の配線層９を通じて前記電極８と電気的に
接続されている。
前記基板２とキャップ３とで構成されたパッケージの側
面には、マルチチップ・モジュール１の外部端子を構成
する複数本のり−ド１０が設けられている。リード１０
のぞれぞれは、基板２とキャップ３とを接合するための
、例えばゴム系の接着剤１１を介してパッケージに固定
され、その−端（インナリード部〉がＡｊ！、Ａｕある
いはＣｕなどからなるワイヤ１２を介して前記シリコン
配線基板６と電気的に接続されている。すなわち、本実
施例のマルチチップ・モジュール１と外部回路との間の
信号の入出力は、半導体チップ４、多層配線基板５、電
極８、シリコン配線基板６、ワイヤ１２およびリード１
０を通じて行われる。なお、前記基板２の上面には、例
えばグリース系の接着剤１３を介してＡ１２％のヒート
シンク１４が接合され、半導体チップ４から発生した熱
がヒートシンク１４の表面から外部に放散される構成に
なっている。
面には、マルチチップ・モジュール１の外部端子を構成
する複数本のり−ド１０が設けられている。リード１０
のぞれぞれは、基板２とキャップ３とを接合するための
、例えばゴム系の接着剤１１を介してパッケージに固定
され、その−端（インナリード部〉がＡｊ！、Ａｕある
いはＣｕなどからなるワイヤ１２を介して前記シリコン
配線基板６と電気的に接続されている。すなわち、本実
施例のマルチチップ・モジュール１と外部回路との間の
信号の入出力は、半導体チップ４、多層配線基板５、電
極８、シリコン配線基板６、ワイヤ１２およびリード１
０を通じて行われる。なお、前記基板２の上面には、例
えばグリース系の接着剤１３を介してＡ１２％のヒート
シンク１４が接合され、半導体チップ４から発生した熱
がヒートシンク１４の表面から外部に放散される構成に
なっている。
このように、本実施例のマルチチップ・モジュール１は
、半導体チップ４とシリコン配線基板６との間に多層配
線基板５を設けたことにより、従領域が増加するので、
より多くの半導体チップ４を実装することが可能となる
。また、これによりマルチチップ・モジュール１の外部
端子（リード１０）数を増加することができるので、同
時処理が可能な入出力信号数が増加し、マルチチップ・
モジュール１の高速動作が可能となる。
、半導体チップ４とシリコン配線基板６との間に多層配
線基板５を設けたことにより、従領域が増加するので、
より多くの半導体チップ４を実装することが可能となる
。また、これによりマルチチップ・モジュール１の外部
端子（リード１０）数を増加することができるので、同
時処理が可能な入出力信号数が増加し、マルチチップ・
モジュール１の高速動作が可能となる。
上記多層配線基板５は、例えば第２図〜第７図に示す方
法により製造される。
法により製造される。
まず、第２図に示すように、表面に接着層１５を設けた
平坦な支持板１６を用意し、その上に所定数の半導体チ
ップ４をその素子形成面を上に向けた状態で配列する。
平坦な支持板１６を用意し、その上に所定数の半導体チ
ップ４をその素子形成面を上に向けた状態で配列する。
支持１１６は、例えばシリコンウェハからなり、接着層
１５は、例えばポリイミド樹脂やエポキシ樹脂からなる
。また、それぞれの半導体チップ４の素子形成面には、
あらかじめ半導体チップ４の内部回路（図示せず）と電
気的に接続されたバンプ電極１７を設けておく。
１５は、例えばポリイミド樹脂やエポキシ樹脂からなる
。また、それぞれの半導体チップ４の素子形成面には、
あらかじめ半導体チップ４の内部回路（図示せず）と電
気的に接続されたバンプ電極１７を設けておく。
このバンプ電極１７は、例えばＡＩからなり、その高さ
は１０〜５０μｍ程度である。
は１０〜５０μｍ程度である。
上に半導体チップ４のバンプ電極１７が被覆される程度
に樹脂１８をコーティングする。この樹脂１８は、例え
ばポリイミド樹脂やエポキシ樹脂からなる。続いてこの
樹脂１８を硬化させた後、第４図に示すように、上記樹
脂１８をポリッシングしてその表面に半導体チップ４の
バンプ電極１７の表面を露出させる。
に樹脂１８をコーティングする。この樹脂１８は、例え
ばポリイミド樹脂やエポキシ樹脂からなる。続いてこの
樹脂１８を硬化させた後、第４図に示すように、上記樹
脂１８をポリッシングしてその表面に半導体チップ４の
バンプ電極１７の表面を露出させる。
次に、′！Ｊ５図に示すように、常法により上記樹脂１
８の表面に絶縁１！１９と配線層９とを交互に形成する
。絶縁層１９は、例えばＣＶＤ法で堆積された５ｉｎｓ
膜からなり、配線層９は、例えばスパッタ法で堆積した
Ａｌ膜をエツチングでパターン懲戒したものである。続
いて第６図に示す・ように、接着層１５をエツチングで
除去することにより、半導体チップ４の素子形成面の裏
面に接着された支持板１６を除去する。その後、半導体
チップ４の電気試験を行い、不良の半導体チップ４が見
出された場合には、樹脂１８の一部をエツチングして不
良の半導体チップ４を取り外し、良品の半導体チップ４
と交換する。良品の半導体装置プ４には、あらかじめバ
ンブ電極１７を設けておき、このバンブ電極１７と前記
配線層９とを接続した後、接着剤によりこの半導体チッ
プ４を樹脂１８に固定する。その後、第７図に示すよう
に、最上の配線層９に、例えば半田バンプからなる電極
８を設けることにより、前記多層配線基板５が完成する
。
８の表面に絶縁１！１９と配線層９とを交互に形成する
。絶縁層１９は、例えばＣＶＤ法で堆積された５ｉｎｓ
膜からなり、配線層９は、例えばスパッタ法で堆積した
Ａｌ膜をエツチングでパターン懲戒したものである。続
いて第６図に示す・ように、接着層１５をエツチングで
除去することにより、半導体チップ４の素子形成面の裏
面に接着された支持板１６を除去する。その後、半導体
チップ４の電気試験を行い、不良の半導体チップ４が見
出された場合には、樹脂１８の一部をエツチングして不
良の半導体チップ４を取り外し、良品の半導体チップ４
と交換する。良品の半導体装置プ４には、あらかじめバ
ンブ電極１７を設けておき、このバンブ電極１７と前記
配線層９とを接続した後、接着剤によりこの半導体チッ
プ４を樹脂１８に固定する。その後、第７図に示すよう
に、最上の配線層９に、例えば半田バンプからなる電極
８を設けることにより、前記多層配線基板５が完成する
。
このように、本実施例によれば、半導体チップ４を多層
配線基板５に実装した後の不良チップの交換が容易にな
るので、マルチチップ・モジ）−ルの製造歩留りを向上
させることができる。
配線基板５に実装した後の不良チップの交換が容易にな
るので、マルチチップ・モジ）−ルの製造歩留りを向上
させることができる。
以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
前記実施例では、半田バンブからなる電極を介して多層
配線基板をシリコン配線基板に実装したが、電極は半田
バンブに限定されるものではなく、例えばアキシャルピ
ンなどの電極を介して多層配線基板をシリコン配線基板
に実装してもよい。
配線基板をシリコン配線基板に実装したが、電極は半田
バンブに限定されるものではなく、例えばアキシャルピ
ンなどの電極を介して多層配線基板をシリコン配線基板
に実装してもよい。
本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
（１）、パッケージに気密封止された複数の半導体チッ
プとシリコン配線基板との間に多層配線基板を設けるこ
とにより、マルチチップ・モジュールの配線形成領域が
増加する。これにより、マルチチップ・モジュールの実
装密度が向上するとともに、その動作速度が向上する。
プとシリコン配線基板との間に多層配線基板を設けるこ
とにより、マルチチップ・モジュールの配線形成領域が
増加する。これにより、マルチチップ・モジュールの実
装密度が向上するとともに、その動作速度が向上する。
（２）、素子形成面から突出するバンブ電極を設けた半
導体チップを用意し、表面に接着層を設けた平坦な支持
板上に上記半導体チップの所望数をその素子形成面を上
に向けて配列する工程と、上記支持板上に上記半導体チ
ップのバンブ電極が被覆される程度に樹脂をコーティン
グした後、この樹脂を硬化させる工程と、上記樹脂をポ
リッシングしてその表面に上記バンブ電極の表面を露出
させた設ける工程と、上記多層配線基板の最上層配線に
電極を設けるとともに、上記半導体チップの素子形成面
の裏面に接着された支持板を除去する工程とによって前
記多層配線基板を形成することにより、半導体チップを
多層配線基板に実装した後の不良チップの交換が容易１
．−なるので、マルチチップ・モジコールの製造歩留り
を向上させることができる。
導体チップを用意し、表面に接着層を設けた平坦な支持
板上に上記半導体チップの所望数をその素子形成面を上
に向けて配列する工程と、上記支持板上に上記半導体チ
ップのバンブ電極が被覆される程度に樹脂をコーティン
グした後、この樹脂を硬化させる工程と、上記樹脂をポ
リッシングしてその表面に上記バンブ電極の表面を露出
させた設ける工程と、上記多層配線基板の最上層配線に
電極を設けるとともに、上記半導体チップの素子形成面
の裏面に接着された支持板を除去する工程とによって前
記多層配線基板を形成することにより、半導体チップを
多層配線基板に実装した後の不良チップの交換が容易１
．−なるので、マルチチップ・モジコールの製造歩留り
を向上させることができる。
第１図は、本発明の一実施例である半導体集積回路装置
の断面図、 ｊｆ！２図〜第７図は、この半導体集積回路装置の製造
方法を示す断面図、 第８図は、従来の半導体集積回路装置の断面図である。 １・・・マルチチップ・モジュール、２．２０・・・基
板、３．２４・・・キャップ、４．２３・・・半導体チ
ップ、５・・・多層配線基板、６゜２１・・・シリコン
配線基板、７・・・ろう材、８・・・電極、９・・・配
線層、１０．３０・・・ リ − ド、 １１．
１３． ２５． ２８ ・ ・１２．３１・・
・ワイヤ、１４．２９・トシンク、１５・・・接着層、
１６・・１７・・・バンブ電極、１８・・・樹脂、・・
絶縁層、２２・・・半田バンブ、２６ガラス、２７・・
・７ランジ。 ・接着剤、 ・・ヒー ・支持板、 １９・ 第２図 第３図 第４ 図 第５図 ｓ６ 図
の断面図、 ｊｆ！２図〜第７図は、この半導体集積回路装置の製造
方法を示す断面図、 第８図は、従来の半導体集積回路装置の断面図である。 １・・・マルチチップ・モジュール、２．２０・・・基
板、３．２４・・・キャップ、４．２３・・・半導体チ
ップ、５・・・多層配線基板、６゜２１・・・シリコン
配線基板、７・・・ろう材、８・・・電極、９・・・配
線層、１０．３０・・・ リ − ド、 １１．
１３． ２５． ２８ ・ ・１２．３１・・
・ワイヤ、１４．２９・トシンク、１５・・・接着層、
１６・・１７・・・バンブ電極、１８・・・樹脂、・・
絶縁層、２２・・・半田バンブ、２６ガラス、２７・・
・７ランジ。 ・接着剤、 ・・ヒー ・支持板、 １９・ 第２図 第３図 第４ 図 第５図 ｓ６ 図
Claims (1)
- 【特許請求の範囲】 １、複数の半導体チップを実装したシリコン配線基板を
パッケージ内に気密封止したマルチチップ・モジュール
構造の半導体集積回路装置であって、前記半導体チップ
とシリコン配線基板との間に多層配線基板を設けたこと
を特徴とする半導体集積回路装置。 ２、前記半導体チップの一部が前記多層配線基板内に埋
設されていることを特徴とする請求項１記載の半導体集
積回路装置。 ３、素子形成面から突出するバンプ電極を設けた半導体
チップを用意し、表面に接着層を設けた平坦な支持板上
に前記半導体チップの所望数をその素子形成面を上に向
けて配列する工程と、前記支持板上に前記半導体チップ
のバンプ電極が被覆される程度に樹脂をコーティングし
た後、前記樹脂を硬化させる工程と、前記樹脂をポリッ
シングしてその表面に前記バンプ電極の表面を露出させ
た後、前記樹脂の表面に絶縁層と配線層とを交互に設け
る工程と、前記多層配線基板の最上層配線に電極を設け
るとともに、前記半導体チップの素子形成面の裏面に接
着された支持板を除去する工程とによって、前記多層配
線基板を形成することを特徴とする請求項１または２記
載の半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1199395A JPH0364060A (ja) | 1989-08-02 | 1989-08-02 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1199395A JPH0364060A (ja) | 1989-08-02 | 1989-08-02 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0364060A true JPH0364060A (ja) | 1991-03-19 |
Family
ID=16407072
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1199395A Pending JPH0364060A (ja) | 1989-08-02 | 1989-08-02 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0364060A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06275737A (ja) * | 1993-03-23 | 1994-09-30 | Kyocera Corp | 半導体素子収納用パッケージ |
| US5742477A (en) * | 1995-07-06 | 1998-04-21 | Nec Corporation | Multi-chip module |
| JP2012529770A (ja) * | 2009-06-24 | 2012-11-22 | インテル・コーポレーション | マルチチップパッケージおよび、マルチチップパッケージのダイからダイへのインターコネクトを提供する方法 |
-
1989
- 1989-08-02 JP JP1199395A patent/JPH0364060A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06275737A (ja) * | 1993-03-23 | 1994-09-30 | Kyocera Corp | 半導体素子収納用パッケージ |
| US5742477A (en) * | 1995-07-06 | 1998-04-21 | Nec Corporation | Multi-chip module |
| JP2012529770A (ja) * | 2009-06-24 | 2012-11-22 | インテル・コーポレーション | マルチチップパッケージおよび、マルチチップパッケージのダイからダイへのインターコネクトを提供する方法 |
| US9875969B2 (en) | 2009-06-24 | 2018-01-23 | Intel Corporation | Multi-chip package and method of providing die-to-die interconnects in same |
| US10510669B2 (en) | 2009-06-24 | 2019-12-17 | Intel Corporation | Multi-chip package and method of providing die-to-die interconnects in same |
| US10763216B2 (en) | 2009-06-24 | 2020-09-01 | Intel Corporation | Multi-chip package and method of providing die-to-die interconnects in same |
| US10923429B2 (en) | 2009-06-24 | 2021-02-16 | Intel Corporation | Multi-chip package and method of providing die-to-die interconnects in same |
| US11824008B2 (en) | 2009-06-24 | 2023-11-21 | Intel Corporation | Multi-chip package and method of providing die-to-die interconnects in same |
| US11876053B2 (en) | 2009-06-24 | 2024-01-16 | Intel Corporation | Multi-chip package and method of providing die-to-die interconnects in same |
| US12113026B2 (en) | 2009-06-24 | 2024-10-08 | Intel Corporation | Multi-chip package and method of providing die-to-die interconnects in same |
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