JP2001094033A - 半導体チップモジュール及びその製造方法 - Google Patents

半導体チップモジュール及びその製造方法

Info

Publication number
JP2001094033A
JP2001094033A JP26892099A JP26892099A JP2001094033A JP 2001094033 A JP2001094033 A JP 2001094033A JP 26892099 A JP26892099 A JP 26892099A JP 26892099 A JP26892099 A JP 26892099A JP 2001094033 A JP2001094033 A JP 2001094033A
Authority
JP
Japan
Prior art keywords
semiconductor chip
chip module
columnar electrode
substrate
external connection
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP26892099A
Other languages
English (en)
Other versions
JP3823636B2 (ja
Inventor
Shinji Wakizaka
伸治 脇坂
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Casio Computer Co Ltd
Original Assignee
Casio Computer Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Casio Computer Co Ltd filed Critical Casio Computer Co Ltd
Priority to JP26892099A priority Critical patent/JP3823636B2/ja
Publication of JP2001094033A publication Critical patent/JP2001094033A/ja
Application granted granted Critical
Publication of JP3823636B2 publication Critical patent/JP3823636B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/0781—Adhesive characteristics other than chemical being an ohmic electrical conductor
    • H01L2924/07811—Extrinsic, i.e. with electrical conductive fillers

Abstract

(57)【要約】 【課題】 ＭＣＭと呼ばれる半導体チップモジュールに
おいて、平面サイズを小さくする。 【解決手段】 シリコン基板１１の上面の中央部には複
数の半導体チップ（ベアチップ）３１が搭載されてい
る。シリコン基板１１の上面の外周部に設けられた外部
接続端子１３上には柱状電極２５が設けられている。し
たがって、シリコン基板の外側に外部接続用のリードを
突出させる場合と比較して、平面サイズを小さくするこ
とができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は半導体チップモジ
ュール及びその製造方法に関する。
【０００２】
【従来の技術】例えばＭＣＭ(multi chip module)と呼
ばれる半導体チップモジュールには、図１７に示すよう
なものがある。この半導体チップモジュールはシリコン
基板１を備えている。シリコン基板１の上面の中央部に
は複数組の接続パッド２が設けられ、同上面の外周部に
は複数の外部接続端子３が設けられている。シリコン基
板１上には複数の半導体チップ（ベアチップ）４がその
下面に設けられた半田からなるバンプ電極５を接続パッ
ド２に接合されて搭載されている。外部接続端子３には
リード６の一端部が接合されている。半導体チップ４、
外部接続端子３及びリード６の一端部を含むシリコン基
板１の上面全体にはエポキシ樹脂からなる封止膜７が設
けられている。そして、図示していないが、この半導体
チップモジュールは、リード６の他端部を回路基板上の
接続端子に接合されることにより、回路基板上に実装さ
れる。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
このような半導体チップモジュールでは、シリコン基板
１の外側にリード６が突出することになるので、平面サ
イズが大きくなり、ひいては実装面積が大きくなるとい
う問題があった。この発明の課題は、半導体チップモジ
ュールの平面サイズを小さくすることである。
【０００４】
【課題を解決するための手段】請求項１記載の発明に係
る半導体チップモジュールは、基板上に複数の接続パッ
ド及び該接続パッドのいずれかに接続された複数の外部
接続端子を設け、前記基板上に半導体チップを前記接続
パッドに接合させて搭載し、前記外部接続端子上に前記
半導体チップの高さと同じかそれ以上の高さの柱状電極
を設け、前記基板上の前記半導体チップ及び前記柱状電
極の周囲に封止膜を形成したものである。請求項７記載
の発明に係る半導体チップモジュールの製造方法は、基
板上に複数の接続パッド及び該接続パッドのいずれかに
接続された複数の外部接続端子を形成し、前記外部接続
端子上に半導体チップの高さと同じかそれ以上の高さの
柱状電極を形成し、前記基板上に前記半導体チップを前
記接続パッドに接合させて搭載し、前記基板上の前記半
導体チップ及び前記柱状電極の周囲に封止膜を形成する
ようにしたものである。この発明によれば、基板上に設
けられた外部接続端子上に柱状電極を設けているので、
基板の外側に外部接続用のリードを突出させる場合と比
較して、平面サイズを小さくすることができる。
【０００５】
【発明の実施の形態】（第１実施形態）図１〜図８はそ
れぞれこの発明の第１実施形態における半導体チップモ
ジュールの各製造工程を示したものである。そこで、こ
れらの図を順に参照して、この実施形態における半導体
チップモジュールの構造についてその製造方法と併せ説
明する。まず、図１に示すように、ウエハ状態のシリコ
ン基板１１の各半導体チップモジュール形成領域の上面
の中央部にアルミニウムからなる複数組の接続パッド１
２が形成されていると共に、同上面の外周部に同じくア
ルミニウムからなる複数の外部接続端子１３が形成さ
れ、その上面において接続パッド１２及び外部接続端子
１３の各中央部を除く部分に絶縁膜１４が形成され、接
続パッド１２及び外部接続端子１３の各中央部が絶縁膜
１４に形成された開口部１５、１６を介して露出された
ものを用意する。この場合、接続パッド１２及び外部接
続端子１３は、シリコン基板１１の上面に形成されたア
ルミニウムからなる引き回し線（図示せず）を介して適
宜に接続されている。
【０００６】次に、図２に示すように、上面全体にスパ
ッタ法によりチタンからなる第１金属層２１及び銅から
なる第２金属層２２を形成する。次に、第２金属層２２
の上面にメッキレジスト層２３を形成する。この場合、
メッキレジスト層２３の外部接続端子１３に対応する部
分には開口部２４が形成されている。次に、図３に示す
ように、第１及び第２金属層２１、２２をメッキ電流路
として銅の電解メッキを行うことにより、メッキレジス
ト層２３の開口部２４内の第２金属層２２の上面に柱状
電極２５を形成する。次に、メッキレジスト層２３を剥
離する。次に、柱状電極２５をマスクとして第２及び第
１金属層２２、２１の不要な部分をエッチングして除去
すると、図４に示すように、柱状電極２５下にのみ第２
及び第１金属層２２、２１が残存される。したがって、
この状態では、外部接続端子１３上に第１及び第２金属
層２１、２２を介して柱状電極２５が形成されている。
【０００７】次に、図５に示すように、複数の半導体チ
ップ（ベアチップ）３１を、その下面に設けられた半田
からなるバンプ電極３２を接続パッド１２にリフローに
より接合することにより、シリコン基板１１上に搭載す
る。ここで、柱状電極２５の高さは、シリコン基板１１
上に搭載された半導体チップ３１の上面よりも高くなる
ように形成する。次に、図６に示すように、柱状電極２
５及び半導体チップ３１を含むシリコン基板１１の上面
全体にエポキシ樹脂からなる封止膜３３をスクリーン印
刷法、ディスペンサ法、トランスファモールド法等によ
り厚さが柱状電極２５の高さよりもやや厚くなるように
形成する。したがって、この状態では、柱状電極２５の
上面は封止膜３３によって覆われている。次に、封止膜
３３の上面側を適宜に研磨することにより、図７に示す
ように、柱状電極２５の上面を露出させる。次に、ダイ
シング工程を経ると、図８に示すように、個々の半導体
チップモジュールが得られる。
【０００８】このようにして得られた半導体チップモジ
ュールでは、シリコン基板１１上に設けられた外部接続
端子１３上に柱状電極２５を設けているので、シリコン
基板の外側に外部接続用のリードを突出させる場合と比
較して、平面サイズを小さくすることができ、ひいては
実装面積を小さくすることができる。この場合、図示し
ていないが、柱状電極２５の露出面を回路基板上の接続
端子に該接続端子上に予め設けられた半田（ペースト）
を介して接合するようにしてもよく、また柱状電極２５
の露出面を回路基板上の接続端子に異方性導電接着剤を
介して接合するようにしてもよい。
【０００９】（第２実施形態）図９〜図１４はそれぞれ
この発明の第２実施形態における半導体チップモジュー
ルの各製造工程を示したものである。そこで、これらの
図を順に参照して、この実施形態における半導体チップ
モジュールの構造についてその製造方法と併せ説明す
る。まず、図９に示すように、ウエハ状態のシリコン基
板４１の各半導体チップモジュール形成領域の上面の外
周部に複数の接続パッド４２が形成され、その上面にお
いて接続パッド４２の中央部を除く部分に絶縁膜４３が
形成され、接続パッド４２の中央部が絶縁膜４３に形成
された開口部４４を介して露出されたものを用意する。
この場合、シリコン基板４１の上面には、各接続パッド
４２、４２間の領域に、集積回路が形成されており、そ
の入出力端子が各接続パッド４２に接続されている。
【００１０】次に、図１０に示すように、上面全体に配
線形成用層４５を形成する。この配線形成用層４５は、
例えば、スパッタ法により形成した銅層上に電解メッキ
により銅層を厚付けしたものからなっている。次に、配
線形成用層４５の上面に配線形成用のレジストパターン
４６を形成する。この場合、レジストパターン４６は、
例えば、外部接続端子４２上から半導体チップ接合用接
続パッド形成領域及び外部接続端子形成領域にかけて適
宜に形成されている。次に、レジストパターン４６をマ
スクとして配線形成用層４５の不要な部分をエッチング
して除去すると、図１１に示すように、シリコン基板４
１の各半導体チップモジュール形成領域における絶縁膜
４３の上面の中央部に複数組の接続パッド４７が形成さ
れると共に、同上面の外周部に、各接続パッド４２に接
続された引き回し線４９及び該引き回し線４９に一体に
形成された外部接続端子４８が形成される。また、この
場合、、各接続パッド４７は、図示しないが、引き回し
線４９のような引き回し線に接続されており、該引き回
し線を介してそれぞれ対応する接続パッド４２に接続さ
れている。次に、レジストパターン４６を剥離する。
【００１１】次に、図１２に示すように、上面全体にス
パッタ法により銅からなる金属層５１を形成する。次
に、金属層５１の上面にメッキレジスト層５２を形成す
る。この場合、メッキレジスト層５２の外部接続端子４
８に対応する部分には開口部５３が形成されている。次
に、図１３に示すように、金属層５１をメッキ電流路と
して銅の電解メッキを行うことにより、メッキレジスト
層５２の開口部５３内の金属層５１の上面に柱状電極５
４を形成する。次に、メッキレジスト層５２を剥離す
る。次に、柱状電極５４をマスクとして金属層５１の不
要な部分をエッチングして除去すると、図１４に示すよ
うに、柱状電極５４下にのみ金属層５１が残存される。
したがって、この状態では、外部接続端子４８上に金属
層５１を介して柱状電極５４が形成されている。また、
接続パッド４７が露出される。以下の工程は、図５〜図
８に示す場合と同じであるので、省略する。
【００１２】なお、例えば、図１５に示すこの発明の第
３実施形態のように、柱状電極２５の上面を露出させる
ための研磨工程において、柱状電極２５の上面を露出さ
せると共に、半導体チップ３１のチップ本体の上面を露
出させるようにしてもよい。このようにした場合には、
モジュール厚さを薄くすることができ、また半導体チッ
プ３１のチップ本体の上面からの放熱性を良くすること
ができる。また、例えば、図７に示す工程後に、図１６
に示すこの発明の第４実施形態のように、柱状電極２５
の上面に半田ボール６１を形成するようにしてもよい。
また、図２に示すメッキレジスト層２３としてポジ型フ
ォトレジストを用い、開口部２４に対応する位置を露光
して開口部２４を形成し、該開口部２４内に柱状電極２
５を形成した後、図３の状態で、ポジ型フォトレジスト
の各接続パッド１２に対応する箇所を除く部分を露光
し、露光した分を除去することにより各接続パッド１２
に対応する部分のフォトレジストのみを残存し、この残
存したフォトレジストをマスクにして、各接続パッド１
２上にも第１及び第２金属層２１、２２を形成するよう
にしてもよい。さらに、半導体チップ３１としては、ベ
アチップに限らず、ＣＳＰ(Chip Size Package)と呼ば
れる半導体パッケージ等であってもよい。
【００１３】
【発明の効果】以上説明したように、この発明によれ
ば、基板上に設けられた外部接続端子上に柱状電極を設
けているので、基板の外側にリードを突出させる場合と
比較して、平面サイズを小さくすることができ、ひいて
は実装面積を小さくすることができる。
【図面の簡単な説明】
【図１】この発明の第１実施形態における半導体装置の
製造に際し、当初用意したものの断面図。
【図２】図１に続く製造工程の断面図。
【図３】図２に続く製造工程の断面図。
【図４】図３に続く製造工程の断面図。
【図５】図４に続く製造工程の断面図。
【図６】図５に続く製造工程の断面図。
【図７】図６に続く製造工程の断面図。
【図８】図７に続く製造工程の断面図。
【図９】この発明の第２実施形態における半導体装置の
製造に際し、当初用意したものの断面図。
【図１０】図９に続く製造工程の断面図。
【図１１】図１０に続く製造工程の断面図。
【図１２】図１１に続く製造工程の断面図。
【図１３】図１２に続く製造工程の断面図。
【図１４】図１３に続く製造工程の断面図。
【図１５】この発明の第３実施形態を説明するために示
す断面図。
【図１６】この発明の第４実施形態を説明するために示
す断面図。
【図１７】従来の半導体装置の一例の断面図。
【符号の説明】
１１ シリコン基板 １２ 接続パッド １３ 外部接続端子 ２５ 柱状電極 ３１ 半導体チップ ３３ 封止膜

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 基板上に複数の接続パッド及び該接続パ
    ッドのいずれかに接続された複数の外部接続端子が設け
    られ、前記基板上に半導体チップが前記接続パッドに接
    合されて搭載され、前記外部接続端子上に前記半導体チ
    ップの高さと同じかそれ以上の高さの柱状電極が設けら
    れ、前記基板上の前記半導体チップ及び前記柱状電極の
    周囲に封止膜が形成されていることを特徴とする半導体
    チップモジュール。
  2. 【請求項２】 請求項１記載の発明において、前記接続
    パッド及び前記外部接続端子は、前記基板上の周囲に設
    けられた複数の接続パッドに引き回し線を介して接続さ
    れていることを特徴とする半導体チップモジュール。
  3. 【請求項３】 請求項１または２記載の発明において、
    前記柱状電極の上面が前記封止膜の上面と面一となって
    いることを特徴とする半導体チップモジュール。
  4. 【請求項４】 請求項１または２記載の発明において、
    前記柱状電極の上面及び前記半導体チップの上面が前記
    封止膜の上面と面一となっていることを特徴とする半導
    体チップモジュール。
  5. 【請求項５】 請求項３または４記載の発明において、
    前記柱状電極の上面に半田ボールが設けられていること
    を特徴とする半導体チップモジュール。
  6. 【請求項６】 請求項１〜５のいずれかに記載の発明に
    おいて、前記基板はシリコン基板であることを特徴とす
    る半導体チップモジュール。
  7. 【請求項７】 基板上に複数の接続パッド及び該接続パ
    ッドのいずれかに接続された複数の外部接続端子を形成
    し、前記外部接続端子上に半導体チップの高さと同じか
    それ以上の高さの柱状電極を形成し、前記基板上に前記
    半導体チップを前記接続パッドに接合させて搭載し、前
    記基板上の前記半導体チップ及び前記柱状電極の周囲に
    封止膜を形成することを特徴とする半導体チップモジュ
    ールの製造方法。
  8. 【請求項８】 請求項７記載の発明において、前記接続
    パッド及び前記外部接続端子は、前記基板上の周囲に設
    けられた複数の接続パッドに引き回し線を介して接続さ
    せて形成することを特徴とする半導体チップモジュール
    の製造方法。
  9. 【請求項９】 請求項７または８記載の発明において、
    前記封止膜の上面側を研磨することにより、前記柱状電
    極の上面を露出させることを特徴とする半導体チップモ
    ジュールの製造方法。
  10. 【請求項１０】 請求項７または８記載の発明におい
    て、前記封止膜の上面側を研磨することにより、前記柱
    状電極の上面及び前記半導体チップの上面を露出させる
    ことを特徴とする半導体チップモジュールの製造方法。
  11. 【請求項１１】 請求項９または１０記載の発明におい
    て、前記柱状電極の上面に半田ボールを形成することを
    特徴とする半導体チップモジュールの製造方法。
  12. 【請求項１２】 請求項７〜１１のいずれかに記載の発
    明において、前記基板はシリコン基板であることを特徴
    とする半導体チップモジュールの製造方法。
JP26892099A 1999-09-22 1999-09-22 半導体チップモジュール及びその製造方法 Expired - Lifetime JP3823636B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP26892099A JP3823636B2 (ja) 1999-09-22 1999-09-22 半導体チップモジュール及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP26892099A JP3823636B2 (ja) 1999-09-22 1999-09-22 半導体チップモジュール及びその製造方法

Publications (2)

Publication Number Publication Date
JP2001094033A true JP2001094033A (ja) 2001-04-06
JP3823636B2 JP3823636B2 (ja) 2006-09-20

Family

ID=17465122

Family Applications (1)

Application Number Title Priority Date Filing Date
JP26892099A Expired - Lifetime JP3823636B2 (ja) 1999-09-22 1999-09-22 半導体チップモジュール及びその製造方法

Country Status (1)

Country Link
JP (1) JP3823636B2 (ja)

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7045886B2 (en) 2002-03-01 2006-05-16 Kabushiki Kaisha Toshiba Semiconductor device and method of fabricating the same
JP2006128625A (ja) * 2004-09-30 2006-05-18 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
JP2007027381A (ja) * 2005-07-15 2007-02-01 Shinko Electric Ind Co Ltd 半導体装置及び電子装置
WO2007049458A1 (ja) * 2005-10-26 2007-05-03 Murata Manufacturing Co., Ltd. 積層型電子部品、電子装置および積層型電子部品の製造方法
JP2008118152A (ja) * 2001-03-26 2008-05-22 Nec Electronics Corp 半導体装置および積層型半導体装置
KR101013549B1 (ko) 2008-06-30 2011-02-14 주식회사 하이닉스반도체 적층 반도체 패키지 및 이의 제조 방법
DE102010036678A1 (de) 2009-08-20 2011-02-24 Fujitsu Ltd. Multichip-Modul und Verfahren zu seiner Herstellung
DE102010047609A1 (de) 2009-10-16 2011-04-28 FUJITSU LIMITED, Kawasaki-shi Multichipmodul
JP2012238667A (ja) * 2011-05-10 2012-12-06 Seiko Instruments Inc 光学センサおよび光学センサの製造方法
WO2013035716A1 (ja) * 2011-09-07 2013-03-14 株式会社村田製作所 モジュールの製造方法
US9137904B2 (en) 2013-03-15 2015-09-15 Murata Manufacturing Co., Ltd. Module and method of manufacturing the same
WO2018230534A1 (ja) * 2017-06-16 2018-12-20 株式会社村田製作所 回路基板および回路モジュール、ならびに回路基板の製造方法および回路モジュールの製造方法

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008118152A (ja) * 2001-03-26 2008-05-22 Nec Electronics Corp 半導体装置および積層型半導体装置
US7045886B2 (en) 2002-03-01 2006-05-16 Kabushiki Kaisha Toshiba Semiconductor device and method of fabricating the same
JP2006128625A (ja) * 2004-09-30 2006-05-18 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
KR101214499B1 (ko) * 2005-07-15 2012-12-24 신꼬오덴기 고교 가부시키가이샤 반도체 장치 및 전자 장치
US8169073B2 (en) 2005-07-15 2012-05-01 Shinko Electric Industries Co., Ltd. Semiconductor device and electronic apparatus of multi-chip packaging
JP4498991B2 (ja) * 2005-07-15 2010-07-07 新光電気工業株式会社 半導体装置及び電子装置
JP2007027381A (ja) * 2005-07-15 2007-02-01 Shinko Electric Ind Co Ltd 半導体装置及び電子装置
WO2007049458A1 (ja) * 2005-10-26 2007-05-03 Murata Manufacturing Co., Ltd. 積層型電子部品、電子装置および積層型電子部品の製造方法
US7903426B2 (en) 2005-10-26 2011-03-08 Murata Manufacturing Co., Ltd. Multilayer electronic component, electronic device, and method for producing multilayer electronic component
KR101013549B1 (ko) 2008-06-30 2011-02-14 주식회사 하이닉스반도체 적층 반도체 패키지 및 이의 제조 방법
DE102010036678A1 (de) 2009-08-20 2011-02-24 Fujitsu Ltd. Multichip-Modul und Verfahren zu seiner Herstellung
US8368230B2 (en) 2009-08-20 2013-02-05 Fujitsu Limited Electronic part and method of manufacturing the same
DE102010047609A1 (de) 2009-10-16 2011-04-28 FUJITSU LIMITED, Kawasaki-shi Multichipmodul
US8446020B2 (en) 2009-10-16 2013-05-21 Fujitsu Limited Multi-chip module
JP2012238667A (ja) * 2011-05-10 2012-12-06 Seiko Instruments Inc 光学センサおよび光学センサの製造方法
WO2013035716A1 (ja) * 2011-09-07 2013-03-14 株式会社村田製作所 モジュールの製造方法
US9137904B2 (en) 2013-03-15 2015-09-15 Murata Manufacturing Co., Ltd. Module and method of manufacturing the same
WO2018230534A1 (ja) * 2017-06-16 2018-12-20 株式会社村田製作所 回路基板および回路モジュール、ならびに回路基板の製造方法および回路モジュールの製造方法
US11310914B2 (en) 2017-06-16 2022-04-19 Murata Manufacturing Co., Ltd. Circuit board, circuit module, method of manufacturing circuit board, and method of manufacturing circuit module

Also Published As

Publication number Publication date
JP3823636B2 (ja) 2006-09-20

Similar Documents

Publication Publication Date Title
US6921980B2 (en) Integrated semiconductor circuit including electronic component connected between different component connection portions
JP3996315B2 (ja) 半導体装置およびその製造方法
US7405486B2 (en) Circuit device
US8153516B2 (en) Method of ball grid array package construction with raised solder ball pads
JP2001127246A (ja) 半導体装置
JP2001257307A (ja) 半導体装置
JP2004111792A (ja) 半導体パッケージおよびその製造方法
JP3651346B2 (ja) 半導体装置およびその製造方法
US20050116322A1 (en) Circuit module
JP3823636B2 (ja) 半導体チップモジュール及びその製造方法
KR20240017393A (ko) 반도체 장치 및 이의 제조 방법
US20040127011A1 (en) [method of assembling passive component]
JP2006228897A (ja) 半導体装置
JP2009004721A (ja) 半導体パッケージ及びその製造方法
JP4084737B2 (ja) 半導体装置
JP2000349228A (ja) 積層型半導体パッケージ
JP2000306949A (ja) 半導体装置及びその製造方法並びにその実装構造
JP2001291733A (ja) 半導体装置およびその製造方法
JP2003031727A (ja) 半導体チップおよびその製造方法並びにそれを使用した半導体装置
US20110006412A1 (en) Semiconductor chip package and method for manufacturing thereof and stack package using the same
JP4168494B2 (ja) 半導体装置の製造方法
CN215644465U (zh) 电子封装体
JP3943037B2 (ja) 半導体装置の製造方法
JP2006032871A (ja) 半導体装置
KR20050027384A (ko) 재배선 패드를 갖는 칩 사이즈 패키지 및 그 적층체

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050107

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050301

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050419

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050628

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050823

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20050913

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20051114

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20051117

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060214

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060320

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060606

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20060619

R150 Certificate of patent or registration of utility model

Ref document number: 3823636

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090707

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100707

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110707

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110707

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120707

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120707

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120707

Year of fee payment: 6

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120707

Year of fee payment: 6

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130707

Year of fee payment: 7

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term