JP2007027381A - 半導体装置及び電子装置 - Google Patents

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Abstract

【課題】本発明は、小型化が可能で、半導体装置と実装基板との間の電気的接続信頼性を向上させることのできる半導体装置及び電子装置を提供することを課題とする。
【解決手段】 複数の半導体チップ１１−１，１１−２，１２−１，１２−２が接続される側の基板１３に半導体チップ１１−１，１１−２，１２−１，１２−２と電気的に接続されると共に、半導体チップ１１−１，１１−２，１２−１，１２−２よりも突出した外部接続端子２７を設けた。
【選択図】 図３

Description

本発明は、半導体装置及び電子装置に係り、特に同一基板上に複数の半導体チップを接続する半導体装置及び電子装置に関する。
従来、基板上に半導体チップを搭載した半導体装置の小型化として、メモリーやＡＳＩＣ等を１つの半導体チップに混載したシステムＬＳＩの開発がされている。しかし、システムＬＳＩは、製造コストの増加や開発期間に時間を要するという問題があった。
そこで、従来、同一基板上に機能の異なる複数の半導体チップ（例えば、メモリーやＡＳＩＣ等）を近接して接続させることにより、小型化を図った半導体装置がある（図１参照）。
図１は、同一基板上に機能の異なる複数の半導体チップを近接して接続した半導体装置を備えた電子装置の断面図である。
図１に示すように、電子装置１００は、半導体装置１０１と、実装基板１０２と、封止樹脂１１５とを有する。半導体装置１０１は、基板１０３と、半導体チップ１０４Ａ，１０４Ｂとを有する。
基板１０３は、基材１０５と、接続パッド１０６，１０７と、配線１０８，１１６と、保護膜１０９とを有する。接続パッド１０６，１０７及び配線１０８，１１６は、基材１０５の上面１０５Ａに設けられている。接続パッド１０６は、半導体チップ１０４Ａ，１０４Ｂと電気的に接続されている。接続パッド１０７は、実装基板１０２と電気的に接続されている。
配線１０８は、基材１５の中央付近に位置する接続パッド１０６間を電気的に接続する。配線１１６は、接続パッド１０６と接続パッド１０７との間を電気的に接続する。保護膜１０９は、接続パッド１０６，１０７を露出させた状態で、配線１０８，１１６を覆うように設けられている。
半導体チップ１０４Ａ，１０４Ｂは、機能の異なる半導体チップであり、例えば、メモリーやＡＳＩＣ等のチップである。半導体チップ１０４Ａ，１０４Ｂは、基板１０３に設けられた接続パッド１０６と電気的に接続されている。半導体チップ１０４Ａ，１０４Ｂと基板１０３の間には、熱膨張係数の差を緩和させるためのアンダーフィル樹脂１１０が設けられている。
上記構成とされた半導体装置１０１は、接着剤１１１により実装基板１０２に貼り付けられている。また、接続パッド１０７と実装基板１０２に設けられた接続パッド１１３とはワイヤ１１４により接続（ワイヤボンディング接続）されている。また、ワイヤボンディング接続された半導体装置１０１は、ワイヤ１１４を保護する封止樹脂１１５により封止されている（例えば、特許文献１参照。）。
特開２００５−３９１６１号公報
しかしながら、従来の半導体装置１０１では、接続パッド１０７がアンダーフィル樹脂１１０に覆われてしまい、半導体装置１０１と実装基板１０２との間を電気的に接続することができないという問題があった。
また、接続パッド１０７がアンダーフィル樹脂１１０に覆われないように半導体チップ１０４Ａ，１０４Ｂから離間させた位置に接続パッド１０７を配置した場合、基板１０３のサイズ（面積）が大きくなってしまい、半導体装置１０１を小型化することができないという問題があった。
さらに、ワイヤ１１４により接続パッド１０７と接続パッド１１３とを電気的に接続するためには、ワイヤ１１４を配置可能なように接続パッド１１３を接続パッド１０７から離間した位置に設ける必要がある。そのため、実装基板１０２のサイズ（面積）が大きくなってしまい、電子装置１００を小型化することができないという問題があった。
また、ワイヤ１１４の高さが半導体チップ１０４Ａ，１０４Ｂよりも高い場合（ワイヤ１１４が半導体チップ１０４Ａ，１０４Ｂから突出する場合）、封止樹脂１１５が厚くなるため、電子装置１００の高さＨが高くなってしまい、電子装置１００を小型化することができないという問題があった。
そこで本発明は、上述した問題点に鑑みなされたものであり、小型化が可能で、半導体装置と実装基板との間の電気的接続信頼性を向上させることのできる半導体装置及び電子装置を提供することを目的とする。
本発明の一観点によれば、複数の半導体チップと、該複数の半導体チップと電気的に接続された外部接続端子を有する基板とを備えた半導体装置であって、前記外部接続端子は、前記複数の半導体チップが接続される側の基板に設けられると共に、該複数の半導体チップよりも突出させたことを特徴とする半導体装置が提供される。
本発明によれば、外部接続端子を複数の半導体チップが接続される側の基板に設けると共に、外部接続端子を複数の半導体チップよりも突出させたことにより、例えば、複数の半導体チップと基板との間にアンダーフィル樹脂が設けられていた場合、アンダーフィル樹脂により外部接続端子の接続部分（実装基板等と電気的に接続される部分）が覆われることが回避されるため、半導体装置の電気的接続信頼性を向上させることができる。また、従来よりも複数の半導体チップの近傍に外部接続端子を配置して基板の面積を小さくして、半導体装置の小型化を図ることができる。
また、前記複数の半導体チップと基板との間には、アンダーフィル樹脂が設けられており、前記アンダーフィル樹脂は、前記基板側に位置する外部接続端子の一部を覆ってもよい。このように、アンダーフィル樹脂により基板側に位置する外部接続端子の一部を覆うことで、外部接続端子を補強することができる。
さらに、前記複数の半導体チップは、機能の異なる半導体チップであり、互いに近接して配置してもよい。このように、機能の異なる複数の半導体チップを互いに近接して配置することにより、複数の半導体チップがシステムＬＳＩに近い機能を奏することができる。
本発明の他の観点によれば、請求項１〜５のいずれか一項記載の半導体装置と、前記外部接続端子と対向する第１の接続パッドを有する実装基板とを備え、前記外部接続端子と第１の接続パッドとを電気的に接続させたことを特徴とする電子装置が提供される。
本発明によれば、実装基板に外部接続端子と対向するように第１の接続パッドを設けることにより、実装基板の面積を小さくして、電子装置を小型化することができる。また、半導体装置と実装基板とをワイヤボンディング接続した従来の電子装置では必要であった封止樹脂が不要となるため、電子装置の高さを小さくすることができる。さらに、封止樹脂が不要なため、電子装置の製造コストを低減することができる。
さらに、前記実装基板は、第２の接続パッドをさらに有しており、前記複数の半導体チップは、前記基板が接続される面とは反対側の面に金属層を備え、前記第２の接続パッドと金属層とを電気的に接続させてもよい。これにより、複数の半導体チップに蓄積された熱を効率よく放熱することができる。
本発明によれば、小型化が可能で、半導体装置と実装基板との間の電気的接続信頼性を向上させることのできる半導体装置及び電子装置を提供できる。
次に、図面に基づいて本発明の実施の形態について説明する。
（第１の実施の形態）
図２は、本発明の第１の実施の形態に係る半導体装置の平面図であり、図３は、図２に示した半導体装置のＡ−Ａ線方向の断面図である。図２において、Ｂは半導体チップ１１−１，１１−２，１２−１，１２−２が実装される基板１３上の領域（以下、「実装領域Ｂ」とする）を示している。また、図３において、Ｈ１は基材１７の面１７Ａを基準としたときの半導体チップ１１−１，１１−２，１２−１，１２−２の高さ（以下、「高さＨ１」とする）、Ｈ２は基材１７の面１７Ａを基準としたときの外部接続端子２７の高さ（以下、「高さＨ２」とする）をそれぞれ示している。
図２及び図３を参照するに、半導体装置１０は、複数の半導体チップ１１−１，１１−２，１２−１，１２−２（本実施の形態の場合４つ）と、基板１３とを有する。
半導体チップ１１−１，１１−２は、半導体チップ１２−１，１２−２とは機能の異なる半導体チップである。半導体チップ１１−１，１１−２としては、例えば、メモリー用の半導体チップを用いることができ、その場合、半導体チップ１２−１，１２−２としては、例えば、ＡＳＩＣ用の半導体チップを用いることができる。また、半導体チップ１１−１，１１−２，１２−１，１２−２の半導体基板としては、例えば、シリコン基板を用いることができる。以下、半導体チップ１１−１，１１−２，１２−１，１２−２の半導体基板としてシリコン基板を用いた場合を例に挙げて説明する。
半導体チップ１１−１，１１−２，１２−１，１２−２は、互いに近接した状態で、はんだバンプ１５を介して基板１３にフリップチップ接続されている。
このように、半導体チップ１１−１，１１−２，１２−１，１２−２を近接させた状態で基板１３に接続することにより、半導体チップ１１−１，１１−２，１２−１，１２−２がシステムＬＳＩに近い機能を奏することができる。半導体チップ１１−１，１１−２，１２−１，１２−２間の間隔ａ（近接の程度を示す値）は、例えば、５０μｍ〜１００μｍとすることができる。
また、半導体チップ１１−１，１１−２，１２−１，１２−２をフリップチップ接続することにより、ワイヤボンディング接続した場合と比較して、半導体装置１０の高さを小さくすることができる。
半導体チップ１１−１，１１−２，１２−１，１２−２と基板１３との間には、アンダーフィル樹脂１６が設けられている。アンダーフィル樹脂１６は、半導体チップ１１−１，１１−２，１２−１，１２−２と基板１３との間の熱膨張係数の差を小さくするためのものである。アンダーフィル樹脂１６としては、例えば、エポキシ系樹脂を用いることができる。
基板１３は、基材１７と、接続パッド１９，２０と、配線２１，２２と、保護膜２４と、密着層２５と、外部接続端子２７とを有する。基材１７は、板状とされている。基材１７の材料としては、シリコンが好ましい。基材１７の材料としてシリコンを用いることで、シリコン基板を備えた半導体チップ１１−１，１１−２，１２−１，１２−２と基板１３との間の熱膨張係数の差を小さくすることができる。
接続パッド１９，２０及び配線２１，２２は、それぞれ基材１７の面１７Ａに複数設けられている。接続パッド１９は、半導体チップ１１−１，１１−２，１２−１，１２−２の実装領域Ｂに対応するよう基材１７に設けられている。接続パッド１９は、はんだバンプ１５を介して半導体チップ１１−１，１１−２，１２−１，１２−２と電気的に接続される。
接続パッド２０は、半導体チップ１１−１，１１−２，１２−１，１２−２の実装領域Ｂを囲むように基材１７に設けられている。接続パッド２０は、外部接続端子２７を配設するためのものであり、密着層２５を介して外部接続端子２７と電気的に接続される。
配線２１は、基材１７の中央付近に設けられている。配線２１は、半導体チップ１１−１と接続された接続パッド１９と、半導体チップ１１−２と接続された接続パッド１９とを電気的に接続する。この配線２１により、半導体チップ１１−１，１１−２間は電気的に接続される。また、図示していないが半導体チップ１２−１と接続された接続パッド１９と、半導体チップ１２−２と接続された接続パッド１９との間も配線２１により電気的に接続されている。
配線２２は、接続パッド１９と接続パッド２０との間を電気的に接続する。この配線２２により、各半導体チップ１１−１，１１−２，１２−１，１２−２と外部接続端子２７との間が電気的に接続される。接続パッド１９，２０及び配線２１，２２の材料としては、導電材料を用いることができ、具体的には、Ａｌを用いることができる。
保護膜２４は、接続パッド１９，２０を露出した状態で、配線２１，２２と基材１７の面１７Ａとを覆うように設けられている。保護膜２４の材料としては、例えば、ポリイミド系樹脂を用いることができる。
密着層２５は、接続パッド１９，２０上に設けられている。接続パッド１９に設けられた密着層２５は、接続パッド１９とはんだバンプ１５との間の密着性を向上させるためのものである。また、接続パッド２０上に設けられた密着層２５は、接続パッド２０と外部接続端子２７との間の密着性を向上させるためのものである。密着層２５としては、例えば、接続パッド１９，２０側からＴｉ膜、Ｃｕ膜を順次積層させたＴｉ／Ｃｕ積層膜を用いることができる。
外部接続端子２７は、半導体チップ１１−１，１１−２，１２−１，１２−２よりも突出した柱状の導電部材であり、密着層２５が形成された接続パッド２０上に設けられている。外部接続端子２７は、接続パッド２０を介して半導体チップ１１−１，１１−２，１２−１，１２−２と電気的に接続されている。
外部接続端子２７の高さＨ２は、半導体チップ１１−１，１１−２，１２−１，１２−２の高さＨ１よりも大きくなるように設定されている（Ｈ２＞Ｈ１）。外部接続端子２７は、図示していないマザーボード等の実装基板と接続するための端子である。
このように、複数の半導体チップ１１−１，１１−２，１２−１，１２−２が接続された基材１７の面１７Ａに、半導体チップ１１−１，１１−２，１２−１，１２−２よりも突出した外部接続端子２７を設けることで、アンダーフィル樹脂１６により外部接続端子２７の接続部分２７Ａ（実装基板等と電気的に接続される部分）が覆われることが回避されるため、実装基板（図示せず）と半導体装置１０との間の電気的接続信頼性を向上させることができる。
また、従来よりも半導体チップ１１−１，１１−２，１２−１，１２−２の近傍に外部接続端子２７を設けることが可能となるため、基板１３のサイズ（面積）を小さくして、半導体装置１０の小型化を図ることができる。
また、基材１７側に位置する外部接続端子２７の一部は、アンダーフィル樹脂１６により覆われている。このように、外部接続端子２７の一部をアンダーフィル樹脂１６により覆うことで、外部接続端子２７を補強することができる。また、この補強により、基板１３上における外部接続端子２７の位置を規制することができる。
例えば、半導体チップ１１−１，１１−２，１２−１，１２−２の高さＨ１が７０μｍの場合、外部接続端子２７の高さＨ２は、２００μｍとすることができる。また、外部接続端子２７の直径Ｒ１は、例えば、２００μｍとすることができ、この場合、外部接続端子２７の配設ピッチＰは、例えば、４００μｍとすることができる。各半導体チップ１１−１，１１−２，１２−１，１２−２に最も近接する外部接続端子２７と各半導体チップ１１−１，１１−２，１２−１，１２−２との間隔ｂは、例えば、５０μｍとすることができる。外部接続端子２７の材料としては、導電材料を用いることができ、具体的には、Ｃｕを用いることができる。
本実施の形態の半導体装置によれば、機能の異なる複数の半導体チップ１１−１，１１−２，１２−１，１２−２が接続された基材１７の面１７Ａに、半導体チップ１１−１，１１−２，１２−１，１２−２よりも突出した外部接続端子２７を設けることで、アンダーフィル樹脂１６により外部接続端子２７の接続部分２７Ａが覆われることが回避されるため、従来よりも半導体チップ１１−１，１１−２，１２−１，１２−２の近傍に外部接続端子２７を配置し、基板１３のサイズ（面積）を小さくして、半導体装置１０の小型化を図ることができる。
図４〜図１０は、第１の実施の形態に係る半導体装置の製造工程を示す図である。図４〜図１０において、先に説明した半導体装置１０と同一構成部分には同一符号を付す。
図４〜図１０を参照して、第１の実施の形態に係る半導体装置の製造方法について説明する。始めに、図４の工程では、基材１７の面１７Ａに接続パッド１９，２０及び配線２１，２２を同時に形成する。次いで、接続パッド１９，２０を露出させた状態で、配線２１，２２と基材１７の面１７Ａとを覆うように保護膜２４を形成する。具体的には、基材１７として複数の基板形成領域（基板１３が形成される領域）を有したシリコンウエハを用い、基材１７の面１７Ａ上にスパッタ法によりＡｌ膜を成膜し、その後、パターニングしたレジスト層をＡｌ膜上に形成し、続いてレジスト層をマスクとするドライエッチング法によりＡｌ膜をエッチングして、接続パッド１９，２０及び配線２１，２２を同時に形成する。保護膜２４は、例えば、スクリーン印刷法によりポリイミド系樹脂を塗布することで形成する。なお、上記Ａｌ膜は、スパッタ法以外に蒸着法やＣＶＤ法を用いて形成してもよい。
次いで図５の工程では、図４に示した構造体の上面を覆うように、密着層２５を形成する。密着層２５としては、例えば、スパッタ法により、Ｔｉ膜、Ｃｕ膜を順次積層させたＴｉ／Ｃｕ積層膜を用いることができる。密着層２５は、スパッタ法以外に蒸着法やＣＶＤ法等により形成してもよい。
次いで図６の工程では、図５に示した構造体上に、開口部２９Ａを有したレジスト層２９を形成する。開口部２９Ａは、接続パッド２０上に形成された密着層２５を露出する開口部である。
次いで図７の工程では、密着層２５を給電層とする電解めっき法により、開口部２９Ａに露出された密着層２５上に導電金属膜を析出させて、外部接続端子２７を形成する。導電金属膜としては、例えば、Ｃｕ膜を用いることができる。外部接続端子２７の高さＨ２は、例えば、２００μｍとすることができる。また、外部接続端子２７の直径Ｒ１は、例えば、２００μｍとすることができ、この場合、外部接続端子２７の配設ピッチＰは、例えば、４００μｍとすることができる。
次いで図８の工程では、レジスト層２９を除去し、その後、接続パッド１９，２０以外に設けられた密着層２５を除去する。これにより、シリコンウエハ上の各基板形成領域に基板１３に相当する構造体が形成される。
次いで図９の工程では、密着層２５が設けられた接続パッド１９上に、はんだバンプ１５を介して半導体チップ１１−１，１１−２，１２−１，１２−２を接続する（フリップチップ接続）。はんだバンプ１５は、各半導体チップ１１−１，１１−２，１２−１，１２−２に設けられたはんだと、接続パッド１９に対応する密着層２５上に設けられたはんだとが溶融したものである。半導体チップ１１−１，１１−２，１２−１，１２−２の高さＨ１は、例えば、７０μｍとすることができる。その後、ダイシングにより半導体チップ１１−１，１１−２，１２−１，１２−２が実装された基板１３を個片化する。
次いで図１０の工程では、半導体チップ１１−１，１１−２，１２−１，１２−２と基板１３との間を充填すると共に、外部接続端子２７の一部を覆うアンダーフィル樹脂１６を形成する。アンダーフィル樹脂１６としては、例えば、エポキシ系樹脂を用いることができる。以上説明した製造方法により、半導体装置１０が製造される。
図１１は、本実施の形態の変形例に係る半導体装置の断面図である。図１１において、図２及び図３で説明した半導体装置１０と同一構成部分には同一符号を付してその説明を省略する。
図１１を参照するに、半導体装置４５は、半導体チップ１１−１，１１−２，１２−１，１２−２と、基板４６とを有する。
基板４６は、先に説明した基板１３の構成にさらに導電部材４７を設けた以外は、基板１３と同様に構成される。導電部材４７は、接続パッド１９上に形成された密着層２５上に設けられている。導電部材４７は、はんだ４８を介して、半導体チップ１１−１，１１−２，１２−１，１２−２と電気的に接続されている。導電部材４７の厚さは、例えば、１５μｍ〜２０μｍとすることができる。また、導電部材４７の材料としては、はんだとの密着性のよい材料が好ましく、例えば、Ｃｕを用いることができる。
このように、接続パッド１９上に形成された密着層２５上に導電部材４７を設けることにより、半導体チップ１１−１，１１−２，１２−１，１２−２を基板４６に接続する際に必要なはんだの量を少なくして、半導体装置４５の製造コストを低減することができる。
なお、上記構成とされた半導体装置４５においても先に説明した半導体装置１０と同様な効果を得ることができる。
図１２〜図１６は、本実施の形態の変形例に係る半導体装置の製造工程を示す図である。図１２〜図１６において、先に説明した半導体装置４５と同一構成部分には同一符号を付す。
次に、図１２〜図１６を参照して、本実施の形態の変形例に係る半導体装置４５の製造方法について説明する。始めに、先に説明した図４及び図５の工程により、図５に示した構造体を形成する。次いで図１２の工程では、図５に示した構造体上に、開口部５１Ａ，５１Ｂを有したレジスト層５１を形成する。開口部５１Ａは、導電部材４７の形成位置に対応しており、接続パッド１９上に形成された密着層２５を露出する。開口部５１Ｂは、外部接続端子２７の形成位置に対応しており、接続パッド２０に形成された密着層２５を露出する。
次いで図１３の工程では、密着層２５を給電層とする電解めっき法により、開口部５１Ａ，５１Ｂに露出された密着層２５上に導電金属膜５２を析出させて、開口部５１Ａに導電部材４７を形成する。導電金属膜５２としては、例えば、Ｃｕを用いることができる。また、導電金属膜５２の厚さは、例えば、１５μｍ〜２０μｍとすることができる。レジスト層５１は、導電部材４７を形成後に除去する。なお、図１３では、開口部５１Ａに対応する密着層２５に形成された導電金属膜５２を導電部材４７として図示する。
次いで図１４の工程では、接続パッド２０の上方に設けられた導電金属膜５２を露出する開口部５３Ａを有したレジスト層５３を形成し、続いて、開口部５３Ａから露出された導電金属膜５２を給電層とする電解めっき法により、導電金属膜５２上に導電金属膜５４を形成する。これにより、導電金属膜５２及び導電金属膜５４からなる外部接続端子２７が形成される。また、基材１７の面１７Ａを基準とする外部接続端子２７の高さＨ２は、例えば、２００μｍとすることができる。
次いで図１５の工程では、レジスト層５３を除去し、次いで外部接続端子２７及び導電部材４７に覆われていない密着層２５を除去する。次いで、図１６の工程では、半導体チップ１１−１，１１−２，１２−１，１２−２の電極パッド（図示せず）にはんだ４８を設け、このはんだ４８と導電部材４７とを電気的に接続する。
このように、接続パッド１９上の上方に位置する密着層２５上に導電部材４７を形成することにより、半導体チップ１１−１，１１−２，１２−１，１２−２にのみはんだ４８を設けて半導体チップ１１−１，１１−２，１２−１，１２−２と基板４６とを接続することが可能となるため、接続に必要なはんだの量を少なくして、半導体装置４５の製造コストを低減することができる。
次いで、ダイシングにより半導体チップ１１−１，１１−２，１２−１，１２−２が接続された基板４６を個片化する。その後、先に説明した図１０の工程と同様な処理を行なうことで、半導体装置４５が製造される。
図１７は、本実施の形態の半導体装置を備えた電子装置の断面図である。図１７において、先に説明した半導体装置１０と同一構成部分には同一符号を付す。
図１７を参照するに、電子装置６０は、半導体装置１０と、実装基板６１とを有する。実装基板６１は、接続パッド６２（第１の接続パッド）と、外部接続端子６３とを有する。
接続パッド６２は、実装基板６１の上面６１Ａに設けられており、半導体装置１０の外部接続端子２７と対向するように配置されている。接続パッド６２は、はんだ６５を介して半導体装置１０の外部接続端子２７と電気的に接続される。また、接続パッド６２は、図示していない配線パターンにより外部接続端子６３と電気的に接続されている。実装基板６１としては、例えば、マザーボードを用いることができる。
本実施の形態の電子装置によれば、実装基板６１の上面６１Ａに半導体装置１０の外部接続端子２７と対向するように接続パッド６２を設けることにより、従来よりも実装基板６１の内側に接続パッド６２を配置させて、実装基板６１のサイズ（面積）を小さくして、電子装置６０を小型化することができる。
また、半導体装置１０の外部接続端子２７と実装基板６１の接続パッド６２とをはんだ６５により接続することで、半導体装置１０１と実装基板１０２とをワイヤボンディング接続した従来の電子装置１００では必要であった封止樹脂１１５が不要となるため、電子装置６０の製造コストを低減できると共に、電子装置６０の高さを小さくすることができる。
なお、図１７では、半導体装置１０と実装基板６１とを備えた電子装置６０を例に挙げて説明したが、半導体装置１０の代わりに半導体４５を設けた電子装置においても電子装置６０と同様な効果を得ることができる。
（第２の実施の形態）
図１８は、本発明の第２の実施の形態に係る半導体装置の断面図である。図１８において、第１の実施の形態で説明した半導体装置１０と同一構成部分には同一符号を付す。
図１８を参照するに、半導体装置７０は、半導体チップ１１−１，１１−２，１２−１，１２−２に金属層７１を設けた以外は先に説明した半導体装置１０と同様に構成される。金属層７１は、基板１３と接続される側とは反対側の半導体チップ１１−１，１１−２，１２−１，１２−２の面に設けられている。金属層７１としては、例えば、Ｔｉ膜と、Ａｕ膜とを順次積層させたＴｉ／Ａｕ積層膜を用いることができる。なお、本実施の形態の半導体装置７０においても第１の実施の形態の半導体装置１０と同様な効果を得ることができる。
図１９は、本実施の形態の半導体装置を備えた電子装置の断面図である。図１９において、第１の実施の形態で説明した電子装置６０と同一構成部分には同一符号を付す。
図１９を参照するに、電子装置７５は、半導体装置７０と、実装基板７６とを有する。実装基板７６は、さらに接続パッド７８（第２の接続パッド）を設けた以外は第１の実施の形態で説明した実装基板６１と同様に構成される。接続パッド７８は、半導体チップ１１−１，１１−２，１２−１，１２−２に設けられた金属層７１と対向するように配置されている。接続パッド７８は、はんだ７９を介して金属層７１と電気的に接続されている。
本実施の形態の電子装置によれば、実装基板７６に接続パッド７８を設け、はんだ７９により半導体チップ１１−１，１１−２，１２−１，１２−２に設けられた金属層７１と接続パッド７８とを電気的に接続することにより、半導体チップ１１−１，１１−２，１２−１，１２−２に発生する熱を効率良く放熱させることができる。また、本実施の形態の電子装置において、半導体装置７０の代わりに、図１１で説明した半導体装置４５の半導体チップ１１−１，１１−２，１２−１，１２−２に金属層７１を設けた半導体装置を用いても同様な効果を得ることができる。なお、本実施の形態の電子装置７５においても第１の実施の形態で説明した電子装置６０と同様な効果を得ることができる。
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
本発明は、小型化が可能で、半導体装置と実装基板との間の電気的接続信頼性を向上させることのできる半導体装置及び電子装置に適用できる。
同一基板上に機能の異なる複数の半導体チップを近接して接続した半導体装置を備えた電子装置の断面図である。 本発明の第１の実施の形態による半導体装置の平面図である。 図２に示した半導体装置のＡ−Ａ線方向の断面図である。 第１の実施の形態に係る半導体装置の製造工程を示す図（その１）である。 第１の実施の形態に係る半導体装置の製造工程を示す図（その２）である。 第１の実施の形態に係る半導体装置の製造工程を示す図（その３）である。 第１の実施の形態に係る半導体装置の製造工程を示す図（その４）である。 第１の実施の形態に係る半導体装置の製造工程を示す図（その５）である。 第１の実施の形態に係る半導体装置の製造工程を示す図（その６）である。 第１の実施の形態に係る半導体装置の製造工程を示す図（その７）である。 本実施の形態の変形例に係る半導体装置の断面図である。 本実施の形態の変形例に係る半導体装置の製造工程を示す図（その１）である。 本実施の形態の変形例に係る半導体装置の製造工程を示す図（その２）である。 本実施の形態の変形例に係る半導体装置の製造工程を示す図（その３）である。 本実施の形態の変形例に係る半導体装置の製造工程を示す図（その４）である。 本実施の形態の変形例に係る半導体装置の製造工程を示す図（その５）である。 本実施の形態の半導体装置を備えた電子装置の断面図である。 本発明の第２の実施の形態に係る半導体装置の断面図である。 本実施の形態の半導体装置を備えた電子装置の断面図である。
符号の説明
１０，４５，７０ 半導体装置
１１−１，１１−２，１２−１，１２−２ 半導体チップ
１３，４６ 基板
１５ はんだバンプ
１６ アンダーフィル樹脂
１７ 基材
１７Ａ 面
１９，２０，６２，７８ 接続パッド
２１，２２ 配線
２４ 保護膜
２５ 密着層
２７，６３ 外部接続端子
２９，５１，５３ レジスト層
２９Ａ，５１Ａ，５１Ｂ，５３Ａ 開口部
４７ 導電部材
４８，６５，７９ はんだ
５２，５４ 導電金属膜
６０，７５ 電子装置
６１，７６ 実装基板
６１Ａ 上面
７１ 金属層
ａ，ｂ 間隔
Ｂ 実装領域
Ｈ１，Ｈ２ 高さ
Ｐ 配設ピッチ
Ｒ１ 直径

Claims (7)

  1. 複数の半導体チップと、該複数の半導体チップと電気的に接続された外部接続端子を有する基板とを備えた半導体装置であって、
    前記外部接続端子は、前記複数の半導体チップが接続される側の基板に設けられると共に、該複数の半導体チップよりも突出させたことを特徴とする半導体装置。
  2. 前記外部接続端子は、柱状の導電部材であることを特徴とする請求項１に記載の半導体装置。
  3. 前記複数の半導体チップは、前記外部接続端子が設けられた側の基板にフリップチップ接続されていることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記複数の半導体チップと基板との間には、アンダーフィル樹脂が設けられており、
    前記アンダーフィル樹脂は、前記基板側に位置する外部接続端子の一部を覆うことを特徴とする請求項３に記載の半導体装置。
  5. 前記複数の半導体チップは、機能の異なる半導体チップであり、互いに近接して配置することを特徴とする請求項１〜請求項４のいずれか一項に記載の半導体装置。
  6. 請求項１〜５のいずれか一項記載の半導体装置と、
    前記外部接続端子と対向する第１の接続パッドを有する実装基板とを備え、
    前記外部接続端子と第１の接続パッドとを電気的に接続させたことを特徴とする電子装置。
  7. 前記実装基板は、第２の接続パッドをさらに有しており、
    前記複数の半導体チップは、前記基板が接続される面とは反対側の面に金属層を備え、
    前記第２の接続パッドと金属層とを電気的に接続させたことを特徴とする請求項６に記載の電子装置。
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