JP2009123763A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】１つのパッケージにＡＳＩＣとメモリを内蔵する半導体装置のパッケージ面積の増大を抑制
【解決手段】半導体装置１は、ＡＳＩＣ１１と、メモリ１２と、ＡＳＩＣ１１とメモリ１２とを接続するシリコンインタポーザ（以下、ＳＩＰという）１３と、ＡＳＩＣ１１に電源を供給するＡＳＩＣ用電源回路１４と、メモリ１２に電源を供給するメモリ用電源回路１５と、電源回路１４を制御する電源制御回路１６と、ＡＳＩＣ・メモリ間を伝達する電気信号を遅延させる遅延回路２０と、遅延回路２０により遅延させる遅延時間を調整する遅延調整回路２１とを備える。ＡＳＩＣ１１とＳＩＰ１３との間には複数のバンプＢ１及びバンプＢ２が配置され、メモリ１２とＳＩＰ１３との間にはバンプＢ３及びバンプＢ４が配置される。またＡＳＩＣ用電源回路１４、メモリ用電源回路１５、電源制御回路１６、遅延回路２０、及び遅延調整回路２１はＳＩＰ１３の表面に形成される。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関する。

近年、システム・オン・チップ（以下、ＳＯＣという）の開発工数の増大や、主にＳＯＣで使用するメモリをチップ内に内蔵するプロセスの困難さから、ＡＳＩＣとメモリを１パッケージにスタックするシステム・イン・パッケージ（以下、ＳＩＰという）という技術が発達しつつある。

また、ＳＩＰにおけるＡＳＩＣとメモリとの間を結合する基板としてシリコンのインタポーザを使用するシステム・イン・シリコン（以下、ＳＩＳという）という技術が開発されている（例えば、非特許文献１参照）。
日経エレクトロニクス，２００６．２．１３号，ｐ３４−ｐ３５

現行のＳＩＰでは、メモリＩ/Ｆの高速化からＡＳＩＣとメモリとの間の遅延時間の調整が非常に困難であるため、微細プロセスの製造バラツキなど考慮すると基板インタポーザに遅延調整する機能があること望ましい。またＡＳＩＣとメモリを動作させるためには電源を供給する機能を有する回路を必要とする。

しかし、ＳＩＰにおける基板インタポーザはビルドアップであるので、遅延調整機能や電源供給機能を有する回路を基板インタポーザに形成することができない。このため、遅延調整機能や電源供給機能を有するチップを基板インタポーザに搭載する必要があり、これにより、実装面積が大きくなり、パッケージ面積の増大を招くという問題があった。

本発明は、こうした問題に鑑みなされたものであり、１つのパッケージにＡＳＩＣとメモリを内蔵する半導体装置のパッケージ面積の増大を抑制する技術を提供することを目的とする。

上記目的を達成するためになされた請求項１に記載の半導体装置は、１つのパッケージにＡＳＩＣとメモリを内蔵する半導体装置であって、ＡＳＩＣとメモリを搭載するシリコンインタポーザと、シリコンインタポーザ上に形成され、ＡＳＩＣからメモリに入力される信号及びメモリからＡＳＩＣに入力される信号の少なくとも一方の信号を遅延させる遅延回路とを備えることを特徴とする。

このように構成された半導体装置によれば、ＡＳＩＣとメモリを搭載するシリコンインタポーザはシリコンを材料として形成されているため、シリコンインタポーザに配線を形成するプロセスと同時にトランジスタを形成することができる。このため、シリコンインタポーザ上に遅延回路を形成することができる。従って、遅延調整機能を有するチップをインタポーザに搭載することが不要になり、実装面積の増大を抑制できる。これにより、遅延調整機能を追加することによるパッケージ面積の増大を抑制することができる。

また請求項１に記載の半導体装置では、請求項２に記載のように、シリコンインタポーザ上に形成され、遅延時間を指示するための遅延時間指示信号を入力し、この遅延時間指示信号に基づいて遅延回路の遅延時間を調整する遅延調整回路を備えるようにしてもよい。

このように構成された半導体装置によれば、ＡＳＩＣとメモリをシリコンインタポーザに搭載した半導体装置を製造した後に、この半導体装置をテストすることにより遅延時間を決定し、決定した遅延時間を指示するための遅延時間指示信号を遅延調整回路に入力することにより、遅延回路の遅延時間を調整することができる。つまり、ＡＳＩＣとメモリをシリコンインタポーザに搭載する前に遅延時間を予め決定しておく必要がなくなる。

また請求項３に記載の半導体装置は、１つのパッケージにＡＳＩＣとメモリを内蔵する半導体装置であって、ＡＳＩＣとメモリを搭載するシリコンインタポーザと、シリコンインタポーザ上に形成され、ＡＳＩＣ及びメモリに電源を供給する電源回路とを備えることを特徴とする。

このように構成された半導体装置によれば、ＡＳＩＣとメモリを搭載するシリコンインタポーザはシリコンを材料として形成されているため、シリコンインタポーザに配線を形成するプロセスと同時にトランジスタを形成することができる。このため、シリコンインタポーザ上に電源回路を形成することができる。従って、電源供給機能を有するチップをインタポーザに搭載することが不要になり、実装面積の増大を抑制できる。これにより、電源供給機能を追加することによるパッケージ面積の増大を抑制することができる。

ところで、ＡＳＩＣとメモリの電力消費は大きく、ＡＳＩＣとメモリに流れる電流値が大きいため、ＡＳＩＣとメモリ内での電圧ドロップが大きく、これによりタイミング設計が困難になり、場合によってはＡＳＩＣとメモリのチップ面積の増大を招くという問題があった。

そこで請求項３に記載の半導体装置では、請求項４に記載のように、ＡＳＩＣ及びメモリの少なくとも一方は、ＡＳＩＣ及びメモリが有する複数の機能に応じて分割された複数のブロックで構成されており、電源回路は、ブロック毎に電源を供給するようにしてもよい。

このように構成された半導体装置によれば、ＡＳＩＣ及びメモリ全体に対して一括して電圧を供給する場合と比較して１ブロック当たりに流れる電流値を小さくすることができるので、ＡＳＩＣ及びメモリの少なくとも一方の電圧ドロップを小さくすることができる。これにより、タイミング設計が容易になり、場合によってはＡＳＩＣ及びメモリの少なくとも一方のチップ面積の増大を抑制することができる。

また請求項４に記載の半導体装置では、請求項５に記載のように、電源回路は、ブロック毎に電源の供給及び非供給を切り替えることが可能に構成されているようにしてもよい。

このように構成された半導体装置によれば、電源供給が不要なブロックに対しては電源を非供給とすることができるため、当該半導体装置の省電力化を図ることができる。
また請求項１に記載の半導体装置は、請求項６に記載のように、シリコンインタポーザ、及びシリコンインタポーザ上に形成された遅延回路から構成された第１マスタスライスに、ＡＳＩＣ及びメモリを搭載し、遅延回路とＡＳＩＣ及びメモリとを配線することを特徴とする製造方法により製造するようにしてもよい。

このように構成された半導体装置の製造方法によれば、同一の第１マスタスライスについて配線を変更することによって、異なる種類のＡＳＩＣ及びメモリを搭載することができる。即ち、異なる種類のＡＳＩＣ及びメモリに対して第１マスタスライスの共通化を図ることができ、複数種類の半導体装置を製造する工程を簡略化することができる。

また請求項３〜請求項５の何れかに記載の半導体装置は、請求項７に記載のように、シリコンインタポーザ及び、シリコンインタポーザ上に形成された電源回路と電源回路を制御する電源制御回路から構成された第２マスタスライスに、ＡＳＩＣ及びメモリを搭載し、電源回路とＡＳＩＣ及びメモリとを配線することを特徴とする製造方法により製造するようにしてもよい。

このように構成された半導体装置の製造方法によれば、同一の第２マスタスライスについて配線を変更することによって、異なる種類のＡＳＩＣ及びメモリを搭載することができる。即ち、異なる種類のＡＳＩＣ及びメモリに対して第２マスタスライスの共通化を図ることができ、複数種類の半導体装置を製造する工程を簡略化することができる。

（第１実施形態）
以下に本発明の第１実施形態について図面とともに説明する。
図１は本発明が適用された実施形態の半導体装置１の構成を示す平面図、図２は図１のＡ−Ａ断面図、図３は遅延回路２０の構成を示す回路図である。

半導体装置１は、図１に示すように、ＡＳＩＣ１１と、メモリ１２と、ＡＳＩＣ１１とメモリ１２とを搭載するシリコンインタポーザ１３と、ＡＳＩＣ１１に電源を供給する複数（本実施形態では４個）のＡＳＩＣ用電源回路１４と、メモリ１２に電源を供給する複数（本実施形態では２個）のメモリ用電源回路１５と、電源回路１４を制御する電源制御回路１６と、ＡＳＩＣ１１とＡＳＩＣ用電源回路１４とを接続するＡＳＩＣ用電源配線１７と、メモリ１２とメモリ用電源回路１５とを接続するメモリ用電源配線１８と、ＡＳＩＣ１１とメモリ１２とを接続するＡＳＩＣ・メモリ間配線１９と、ＡＳＩＣ・メモリ間配線１９を伝達する電気信号を遅延させる遅延回路２０と、遅延回路２０により遅延させる遅延時間を調整する遅延調整回路２１とを備える。

また図２に示すように、ＡＳＩＣ１１とシリコンインタポーザ１３との間には複数のバンプＢ１及びバンプＢ２が配置され、メモリ１２とシリコンインタポーザ１３との間にはバンプＢ３及びバンプＢ４が配置される（図２では、バンプＢ４は不図示）。

また図１に示すように、バンプＢ１とＡＳＩＣ用電源回路１４とがＡＳＩＣ用電源配線１７を介して接続されることにより、ＡＳＩＣ用電源回路１４からＡＳＩＣ１１へ電源が供給される。また、バンプＢ４とメモリ用電源回路１５とがメモリ用電源配線１８を介して接続されることにより、メモリ用電源回路１５からメモリ１２へ電源が供給される。また、バンプＢ２とバンプＢ３とがＡＳＩＣ・メモリ間配線１９を介して接続されることにより、ＡＳＩＣ１１とメモリ１２との間での電気信号の入出力が可能とされる。

また、ＡＳＩＣ用電源回路１４、メモリ用電源回路１５、電源制御回路１６、ＡＳＩＣ用電源配線１７、メモリ用電源配線１８、ＡＳＩＣ・メモリ間配線１９、遅延回路２０、及び遅延調整回路２１は、シリコンインタポーザ１３の表面に形成される（ＡＳＩＣ用電源回路１４、遅延回路２０、ＡＳＩＣ用電源配線１７、及びＡＳＩＣ・メモリ間配線１９については図２を参照）。

また遅延回路２０は、図３に示すように、１対のバンプＢ２，Ｂ３毎に、スイッチ３１，３２，３３と遅延段３４，３５，３６とを備えている。遅延段３４，３５，３６は直列に接続されており、バンプＢ２から入力した信号は、遅延段３４→遅延段３５→遅延段３６の順に伝達される。そしてスイッチ３１，３２，３３はそれぞれ、遅延段３４，３５，３６からバンプＢ３へ至る経路を開閉する。

したがって、スイッチ３１，３２，３３のうちスイッチ３１のみがオン状態である場合には遅延段３４を通過した電気信号のみがバンプＢ３から出力される。また、スイッチ３２のみがオン状態である場合には遅延段３４と遅延段３５を通過した電気信号のみがバンプＢ３から出力される。また、スイッチ３３のみがオン状態である場合には遅延段３４と遅延段３５と遅延段３６を通過した電気信号のみがバンプＢ３から出力される。

そして遅延調整回路２１は、シリコンインタポーザ１３に設置された入力端子３８を介して入力した選択信号に基づいて、スイッチ３１，３２，３３のオン／オフの切り換えを行う。尚、選択信号はオン状態にするスイッチを指示するものであり、例えば外部端子やメカヒューズを用いて、どのスイッチをオン状態するかを設定する。

次に、半導体装置１の遅延調整の手順を説明する。図４は、遅延調整の手順を示すフローチャートである。
図４に示すように、まず、ＡＳＩＣ１１とメモリ１２のそれぞれをウエハ工程により製造し（Ｓ１０）、シリコンインタポーザ１３に搭載するＡＳＩＣ１１とメモリ１２のそれぞれについて単体でチップテストを行う（Ｓ２０）。その後、シリコンインタポーザ１３にＡＳＩＣ１１とメモリ１２を搭載して半導体装置１を製造する（Ｓ３０）。そして半導体装置１をテストすることにより遅延調整を行い（Ｓ４０）、遅延値を設定する（Ｓ５０）。その後に半導体装置１の最終テストを行う（Ｓ６０）。

次に、半導体装置１の製造方法を説明する。図５は、マスタスライス４０の構成を示す平面図である。
まず、図５に示すように、シリコンインタポーザ１３上にＡＳＩＣ用電源回路１４とメモリ用電源回路１５と電源制御回路１６と遅延回路２０と遅延調整回路２１とを形成したマスタスライス４０を製造する。

その後、マスタスライス４０のシリコンインタポーザ１３上に、ＡＳＩＣ用電源配線１７とメモリ用電源配線１８とＡＳＩＣ・メモリ間配線１９とバンプＢ１，Ｂ２，Ｂ３，Ｂ４を形成する。そして、バンプＢ１，Ｂ２上にＡＳＩＣ１１を配置するとともに、バンプＢ３，Ｂ４上にメモリ１２を配置して、ＡＳＩＣ１１及びメモリ１２とシリコンインタポーザ１３とを多点接続する。このようにして、図１に示す半導体装置１が製造される。

このように構成された半導体装置１によれば、ＡＳＩＣ１１とメモリ１２を搭載するシリコンインタポーザ１３はシリコンを材料として形成されているため、シリコンインタポーザ１３に配線を形成するプロセスと同時にトランジスタを形成することができる。このため、シリコンインタポーザ１３上にＡＳＩＣ用電源回路１４とメモリ用電源回路１５と遅延回路２０を形成することができる。従って、遅延調整機能を有するチップと電源供給機能を有するチップをインタポーザに搭載することが不要になり、実装面積の増大を抑制できる。これにより、遅延調整機能と電源供給機能を追加することによるパッケージ面積の増大を抑制することができる。

また遅延調整回路２１は、入力端子３８を介して入力した選択信号に基づいて、スイッチ３１，３２，３３のオン／オフの切り換えを行う。このため、ＡＳＩＣ１１とメモリ１２をシリコンインタポーザ１３に搭載した半導体装置１を製造した後に、この半導体装置１をテストすることにより遅延時間を決定し、決定した遅延時間を指示するための選択信号を遅延調整回路２１に入力することにより、遅延回路２０の遅延時間を調整することができる。つまり、ＡＳＩＣ１１とメモリ１２をシリコンインタポーザ１３に搭載する前に遅延時間を予め決定しておく必要がなくなる。

また、シリコンインタポーザ１３上にＡＳＩＣ用電源回路１４とメモリ用電源回路１５と電源制御回路１６と遅延回路２０と遅延調整回路２１とを形成したマスタスライス４０に、ＡＳＩＣ１１及びメモリ１２を搭載し、電源回路１４，１５及び遅延回路２０とＡＳＩＣ１１及びメモリ１２とを配線することにより半導体装置１が製造される。

このため、同一のマスタスライス４０について配線を変更することによって、異なる種類のＡＳＩＣ及びメモリを搭載することができる。例えば、図６に示すように、半導体装置１よりもＡＳＩＣ用電源配線１７及びＡＳＩＣ・メモリ間配線１９の数を減らすことにより、ＡＳＩＣ１１及びメモリ１２と異なるＡＳＩＣ４３及びメモリ４４をマスタスライス４０に搭載した半導体装置４１が製造される。

これにより、異なる種類のＡＳＩＣ及びメモリに対してマスタスライス４０の共通化を図ることができ、複数種類の半導体装置（本実施形態では、半導体装置１，４１）を製造する工程を簡略化することができる。

以上説明した実施形態において、選択信号は本発明における遅延時間指示信号、マスタスライス４０は本発明における第１マスタスライス及び第２マスタスライスである。
（第２実施形態）
以下に本発明の第２実施形態について図面とともに説明する。尚、第２実施形態では、第１実施形態と異なる部分のみを説明する。

第２実施形態における半導体装置１は、ＡＳＩＣ１１の構成が変更された点と、複数（第１実施形態では４個）のＡＳＩＣ用電源回路１４の代わりに１個のＡＳＩＣ用電源回路６０が設けられた点以外は第１実施形態と同じである。

図７（ａ）は第２実施形態のＡＳＩＣ１１の構成を示す平面図、図７（ｂ）は第２実施形態のＡＳＩＣ用電源回路６０の構成を示す平面図である。
まず第２実施形態のＡＳＩＣ１１は、図７（ａ）に示すように、メモリとして機能するメモリブロック５１と、ＣＰＵとして機能するＣＰＵブロック５２と、ＭＰＥＧエンコーダ／デコーダとして機能するＭＰＥＧブロック５３と、グラフィックコントローラ（ＧＣ）として機能するＧＣブロック５４と、入出力部として機能するＩ／Ｏブロック５５から構成される。

また第２実施形態のＡＳＩＣ用電源回路６０は、図７（ｂ）に示すように、メモリブロック５１に電源を供給するメモリ用電源回路６１と、ＣＰＵブロック５２に電源を供給するＣＰＵ用電源回路６２と、ＭＰＥＧブロック５３に電源を供給するＭＰＥＧ用電源回路６３と、ＧＣブロック５４に電源を供給するＧＣ用電源回路６４と、Ｉ／Ｏブロック５５に電源を供給するＩ／Ｏ用電源回路６５から構成される。

また電源回路６１〜６５にはそれぞれ、ブロック５１〜５５に電源を供給するための電源線７１〜７５と、ＡＳＩＣ１１から電源回路６１〜６５の電源のオン／オフの切り替えを制御するための制御線８１〜８５が接続されている。

またＡＳＩＣ１１は、ブロック５１〜５５の中で一定時間使用していないブロックを検出し、検出したブロックについて電源を切る電源切断指令信号を電源回路６１〜６５へ出力するように構成されている。また電源回路６１〜６５は、制御線８１〜８５を介して電源切断指令信号を入力すると電源供給を停止するように構成されている。例えば、ＭＰＥＧブロック５３の電源を切る場合には、ＡＳＩＣ１１は、制御線８３を介してＭＰＥＧ用電源回路６３に電源切断指令信号を出力する。そしてＭＰＥＧ用電源回路６３は、制御線８３を介して電源切断指令信号を入力すると、ＭＰＥＧブロック５３への電源供給を停止する。

このように構成された半導体装置１によれば、ブロック５１〜５５毎に電源を供給するため、ＡＳＩＣ１１全体に対して一括して電圧を供給する場合と比較して１ブロック当たりに流れる電流値を小さくすることができるので、ＡＳＩＣ１１の電圧ドロップを小さくすることができる。これにより、タイミング設計が容易になり、場合によってはＡＳＩＣのチップ面積の増大を抑制することができる。

またＡＳＩＣ用電源回路６０は、ブロック毎に電源の供給及び非供給を切り替えることが可能に構成されている。これにより、電源供給が不要なブロックに対しては電源を非供給とすることができるため、半導体装置１の省電力化を図ることができる。

以上、本発明の一実施例について説明したが、本発明は上記実施例に限定されるものではなく、本発明の技術的範囲に属する限り種々の形態を採ることができる。
例えば上記第１実施形態においては、遅延回路２０がＡＳＩＣ１１からメモリ１２へ伝達される電気信号を遅延させるものを示したが、メモリ１２からＡＳＩＣ１１へ伝達される電気信号を遅延させるようにしてもよい。

また上記第２実施形態においては、ＡＳＩＣ１１が複数の機能に応じて分割された複数のブロック５１〜５５で構成されており、ＡＳＩＣ用電源回路６０がブロック５１〜５５毎に電源を供給するものを示したが、メモリ１２が複数の機能に応じて分割された複数のブロックで構成されており、メモリ用電源回路がこのブロック毎に電源を供給するようにしてもよい。

また上記第２実施形態においては、一定時間使用していないブロックの電源供給を停止するものを示した。しかし、例えば、第２実施形態の半導体装置１が複数のシステムで使用可能であるときに、あるシステムＡではブロック５１〜５５の中でＭＰＥＧブロック５３を全く使用しないがその他のブロックを使用し、あるシステムＢではＧＣブロック５４を全く使用しないがその他のブロックを使用するというように、システムに応じて全く使用しないブロックがある場合がある。このような場合に、ＡＳＩＣ用電源回路６０は、使用するシステムに応じて、全く使用しないブロックへの電源供給を停止するように設定されるようにしてもよい。

半導体装置１の構成を示す平面図である。 図１のＡ−Ａ断面図である。 遅延回路２０の構成を示す回路図である。 遅延調整の手順を示すフローチャートである。 マスタスライス４０の構成を示す平面図である。 半導体装置４１の構成を示す平面図である。 第２実施形態のＡＳＩＣ１１及びＡＳＩＣ用電源回路６０の構成を示す平面図である。

符号の説明

１，４１…半導体装置、１１，４３…ＡＳＩＣ、１２，４４…メモリ、１３…シリコンインタポーザ、１４…ＡＳＩＣ用電源回路、１５…メモリ用電源回路、１６…電源制御回路、１７…ＡＳＩＣ用電源配線、１８…メモリ用電源配線、１９…ＡＳＩＣ・メモリ間配線、２０…遅延回路、２１…遅延調整回路、３１〜３３…スイッチ、３４〜３６…遅延段、３８…入力端子、４０…マスタスライス、５１…メモリブロック、５２…ＣＰＵブロック、５３…ＭＰＥＧブロック、５４…ＧＣブロック、５５…Ｉ／Ｏブロック、６０…ＡＳＩＣ用電源回路、６１…メモリ用電源回路、６２…ＣＰＵ用電源回路、６３…ＭＰＥＧ用電源回路、６４…ＧＣ用電源回路、６５…Ｉ／Ｏ用電源回路、７１〜７５…電源線、８１〜８５…制御線、Ｂ１〜Ｂ４…バンプ

Claims (7)

1. １つのパッケージにＡＳＩＣとメモリを内蔵する半導体装置であって、
   前記ＡＳＩＣと前記メモリを搭載するシリコンインタポーザと、
   前記シリコンインタポーザ上に形成され、前記ＡＳＩＣから前記メモリに入力される信号及び前記メモリから前記ＡＳＩＣに入力される信号の少なくとも一方の信号を遅延させる遅延回路と
   を備えることを特徴とする半導体装置。
2. 前記シリコンインタポーザ上に形成され、遅延時間を指示するための遅延時間指示信号を入力し、この遅延時間指示信号に基づいて前記遅延回路の遅延時間を調整する遅延調整回路を備える
   ことを特徴とする請求項１に記載の半導体装置。
3. １つのパッケージにＡＳＩＣとメモリを内蔵する半導体装置であって、
   前記ＡＳＩＣと前記メモリを搭載するシリコンインタポーザと、
   前記シリコンインタポーザ上に形成され、前記ＡＳＩＣ及び前記メモリに電源を供給する電源回路と
   を備えることを特徴とする半導体装置。
4. 前記ＡＳＩＣ及び前記メモリの少なくとも一方は、該ＡＳＩＣ及び該メモリが有する複数の機能に応じて分割された複数のブロックで構成されており、
   前記電源回路は、前記ブロック毎に電源を供給する
   ことを特徴とする請求項３に記載の半導体装置。
5. 前記電源回路は、
   前記ブロック毎に電源の供給及び非供給を切り替えることが可能に構成されている
   ことを特徴とする請求項４に記載の半導体装置。
6. 前記シリコンインタポーザ、及び該シリコンインタポーザ上に形成された前記遅延回路から構成された第１マスタスライスに、前記ＡＳＩＣ及び前記メモリを搭載し、前記遅延回路と前記ＡＳＩＣ及び前記メモリとを配線する
   ことを特徴とする請求項１に記載の半導体装置の製造方法。
7. 前記シリコンインタポーザ、該シリコンインタポーザ上に形成された前記電源回路、及び該電源回路を制御する電源制御回路から構成された第２マスタスライスに、前記ＡＳＩＣ及び前記メモリを搭載し、前記電源回路と前記ＡＳＩＣ及び前記メモリとを配線する
   ことを特徴とする請求項３〜請求項５の何れかに記載の半導体装置の製造方法。

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