JP2003006041A - 半導体装置 - Google Patents

半導体装置

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JP2003006041A JP2001185771A JP2001185771A JP2003006041A JP 2003006041 A JP2003006041 A JP 2003006041A JP 2001185771 A JP2001185771 A JP 2001185771A JP 2001185771 A JP2001185771 A JP 2001185771A JP 2003006041 A JP2003006041 A JP 2003006041A
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誓士 三浦
Tetsuya Iwamura
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Koichi Hoshi
浩一 星
Yoshikazu Saito
良和 斎藤
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Abstract

(57)【要約】 【課題】記憶容量が大きくかつデータ保持電流の少ない
メモリを安価に実現すること。 【解決手段】不揮発性メモリ、SRAM、DRAM、制御回路を
一つのパッケージにモジュール化する。制御回路によっ
てSRAMへのアドレスとDRAMへのアドレスを割り当て、長
期間保持することが必要なデータはSRAMへ保管する。DR
AMは2チップを同じアドレス空間にマッピングし、リフ
レッシュを交代で行う。これら複数のチップは相互に積
層して配置され、BGAやチップ間ボンディングによって
配線される。 【効果】DRAMへの外部からリフレッシュを行う必要の無
い大容量メモリが実現される。また、データ保持領域と
ワークエリアを設定してそれぞれ電源制御を行うことに
よってデータ保持電流の低減がはかれる。更に、複数の
半導体チップを一つの封止体に実装することによって小
型化が図れる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、複合型メモリ半
導体装置に関し、特にＤＲＡＭと不揮発性メモリを一体
に含む半導体装置に関する。
【０００２】
【従来の技術】この明細書で参照される文献のリストは
以下の通りであり、文献の参照は文献番号をもってする
こととする。[文献１]：LRS1337 Stacked Chip 32M Fla
sh Memory and 4M SRAM Data Sheet（[平成１２年４月
２１日検索]、インターネット＜URL:http://www.sharps
ma.com/index.html＞）、[文献２]：特開平5-299616号
公報（対応欧州特許公開公報５６６，３０６号、１９９
３年１０月２０日）、[文献３]：特開平8-305680号公
報、[文献４]：特開平11-204721号公報、［文献５］：
特開平10-11348号公報。
【０００３】[文献１]には、フラッシュメモリ(32M bit
容量)とＳＲＡＭ(4M bit容量）とがスタックチップでＦ
ＢＧＡ型パッケージに一体封止された複合型半導体メモ
リが記載される。フラッシュメモリとＳＲＡＭとはＦＢ
ＧＡ型パッケージの入出力電極に対してアドレス入力端
子とデータ入出力端子が共通化されている。但し各々の
制御端子はそれぞれ独立とされている。
【０００４】[文献２]の図１７には、フラッシュメモリ
チップとＤＲＡＭチップとがリードフレーム型パッケー
ジに一体封止された複合型半導体メモリが記載される。
また、図１にはフラッシュメモリとＤＲＡＭとはパッケ
ージの入出力電極に対してアドレス入力端子、データ入
出力端子、及び制御端子が共通化されて入出力されるも
のが記載されている。
【０００５】［文献３］には、ダイパッド上にＳＲＡＭ
チップが搭載され、そのＳＲＡＭチップ上にバンプ電極
を介して接続されたフラッシュメモリチップとマイコン
チップとが搭載され、それらのチップがリード端子型の
パッケージに一体封止された半導体装置が記載される。
【０００６】［文献４］の図１５には、１つの大型チッ
プの裏面に絶縁プレートを介してそれよりも小型の２個
のチップ搭載された、リードフレーム型のパッケージに
一体封止された半導体装置が記載されている。搭載しう
るチップの組合せとしてフラッシュメモリチップ、ＤＲ
ＡＭチップ、及びＡＳＩＣ（Application Specific I
C）があり、これによりメモリ−ロジック混載ＬＳＩが
１つのパッケージで実現されると記載される。
【０００７】［文献５］には、２つのＤＲＡＭブロック
を有し、同じデータを２重化して記憶し、２つのＤＲＡ
Ｍブロック間でリフレッシュタイミングをずらし、外部
からのアクセスとＤＲＡＭのリフレッシュの衝突を回避
する技術が記載される。この制御はＤＲＡＭコントロー
ラによって行われるが、このＤＲＡＭコントローラは２
つのＤＲＡＭブロックに対して物理的に各々独立したア
ドレス信号や制御信号が発する。
【０００８】
【発明が解決しようとする課題】本願発明者等は、本願
に先立って携帯電話及びそれに使用されるフラッシュメ
モリとSRAMが1パッケージに実装されたメモリモジュー
ルについて検討を行った。フラッシュメモリには携帯電
話システムのOS(オペレーションシステム)の他、通信や
アプリケーションのプログラムが格納されている。一
方、SRAMには電話番号、住所録、着信音等が記憶されて
いるほか、アプリケーションの実行時に一時的に使用さ
れるワークエリアが確保されている。
【０００９】電話番号や住所録等、記憶しておくべきデ
ータを保持するため、携帯電話の電源がオフになってい
る場合でもSRAMにはデータを保持するための電源が接続
されている。長期にわたってデータを保持するためには
SRAMのデータ保持電流が小さい事が望ましい。しかしな
がら、アプリケーションが使用するワークエリアは携帯
電話に付加される機能（音楽やゲーム等配信等）が増え
るにつれて大きくなり、より大きな記憶容量のSRAMが必
要となることが予想される。さらに最近の携帯電話は高
機能化が目覚しく、SRAMの大容量化で対応することがし
だいに困難になってくることが判明した。即ちSRAMの大
容量化には以下のような課題がある。大容量SRAMの課題
は、記憶容量の増大分だけデータ保持電流が増加してし
まう他に、ゲートリーク電流の増大によるデータ保持電
流が増加する点にある。これは大容量SRAMを実現するた
めに微細加工を導入してMOSトランジスタの酸化絶縁膜
を薄膜化するとゲートから基板へトンネル電流が流れて
しまいデータ保持電流が増えてしまうという理由によ
る。
【００１０】そこで本願発明の目的の一つは、記憶容量
が大きくかつデータ保持電流の少ないメモリの実現にあ
る。
【００１１】
【課題を解決するための手段】本発明の代表的な手段の
一例を示せば以下の通りである。第１及び第２のＤＲＡ
Ｍチップとそれらに対するアクセスを制御するメモリコ
ントローラを含むチップを一つの封止体に実装した半導
体装置を構成する。メモリコントローラは、第１期間に
おいて外部アクセス信号を受けた場合には前記第１ＤＲ
ＡＭチップに対してアクセスを行うよう第１アクセス信
号を出力し、第２期間において外部メモリアクセス信号
を受けた場合には前記第２ＤＲＡＭチップに対してアク
セスを行うよう第２アクセス信号を出力する。
【００１２】即ち第１及び第２ＤＲＡＭチップは基本的
には同じデータを重複して保持するようにして外部から
のアクセスとリフレッシュとの衝突を回避すればリフレ
ッシュによるアクセスペナルティーの無い大容量メモリ
が実現される。
【００１３】
【発明の実施の形態】以下、本発明の実施例を図面を用
いて詳細に説明する。実施例の各ブロックを構成する回
路素子は、特に制限されないが、公知のＣＭＯＳ（相補
型ＭＯＳトランジスタ）等の集積回路技術によって、単
結晶シリコンのような１個の半導体基板上に形成され
る。 ＜実施例１＞図１は本発明を適用した半導体集積回路装
置の一例であるメモリモジュールの第一の実施例を示し
たものである。本メモリモジュールは4つのチップによ
って構成されている。以下に夫々のチップについて説明
する。
【００１４】まず、CHIP1(FLASH) は不揮発性メモリで
ある。不揮発性メモリにはROM(リードオンリーメモ
リ)、EEPROM(エレクトリカリイレーサブルアンドプログ
ラマブルROM)、フラッシュメモリ等を用いることが出来
る。本実施例ではフラッシュメモリを例に説明する。CH
IP2(SRAM+CTL_LOGIC)にはスタティックランダムアクセ
スメモリ(SRAM)と制御回路(CTL_LOGIC)が集積されてい
る。制御回路はCHIP2に集積されたSRAMとCHIP3及びCHIP
4の制御を行う。CHIP3(DRAM1)、CHIP4(DRAM2)はダイナ
ミックランダムアクセスメモリ(DRAM)である。DRAMは内
部構成やインターフェイスの違いからEDO、SDRAM、DDR
等様々な種類がある。本メモリモジュールにはいずれの
DRAMでも用いることが出来るが、本実施例では最も代表
的なクロックに同期したコマンドにより読出し／書込み
を行うダイナミックランダムアクセスメモリであるSDRA
Mを例に説明する。
【００１５】このメモリモジュールには外部からアドレ
ス(A0〜A24)とコマンド信号(S-/CE1, S-CE2, S-/OE, S-
/WE, S-/LB, S-/UB, F-/WE, F-/RP, F-/WP, F-RDY/BUS
Y, F-/CE, F-/OE)が入力される。電源はS-VCC, S-VSS,
F-VCC, F-VSS, L-VCC, L-VSSを通して供給され、データ
の入出力にはI/O0〜I/O15が用いられる。アドレス信号
線及びデータ入出力線はCHIP1(FLASH)とCHIP2(SRAM+CTL
_LOGIC)に共通して接続される。CHIP2はCHIP3及びCHIP4
の動作に必要となるクロック(D1-CLK, D2-CLK)、アドレ
ス(D1-A0〜D1-A14, D2-A0〜D2-A14)、コマンド(D1-CKE,
D2-CKE, D1-/CS, D2-/CS, D1-/RAS, D2-/RAS, D1-/CA
S, D2-/CAS, D1-/WE, D2-/WE, D1-DQMU/DQML, D2-DQMU/
DQML)、DRAM用データ(D1-DQ0〜D1-DQ15, D2-DQ0〜D2-DQ
15)、電源(D1-VCC, D2-VCC, D1-VSS, D2-VSS, D1-VCCQ,
D2-VCCQ, D1-VSSQ, D2-VSSQ)を供給する。このメモリ
モジュールと外部との入出力ノードにはＤＲＡＭインタ
フェース用の信号端子は直接には見えなくしているとこ
ろが特徴の一つである。
【００１６】ここで各コマンド信号について簡単に説明
する。 CHIP2に入力されるS-/CE1,S-CE2はチップイネー
ブル信号、 S-/OEはアウトプットイネーブル信号、 S-/
WEはライトイネーブル信号、 S-/LBはロアーバイト選択
信号、S-/UBはアッパーバイト選択信号である。CHIP1に
入力されるF-/WEはライトイネーブル信号、F-/RPはリセ
ット/ディープパワーダウン信号、F-/WPはライトプロテ
クト信号、F-RDY/BUSYはレディ/ビジィアウトプット信
号、F-/CEチップイネーブル信号、F-/OEはアウトプット
イネーブル信号でフラッシュメモリの制御に用いられ
る。
【００１７】本メモリモジュールは共通したアドレス線
(A0〜A24)、データ入出力線(I/O0〜I/O15)を用いてフラ
ッシュメモリ、SRAM、DRAMへアクセスすることが出来
る。フラッシュメモリ(CHIP1)へアクセスする場合はア
ドレス線(A0〜A24)の他、コマンド信号F-/WE, F-/RP, F
-/WP, F-RDY/BUSY, F-/CE, F-/OEのうち必要な信号をア
クティブにする。SRAM(CHIP2)又はDRAM(CHIP3, CHIP4)
へアクセスする場合はアドレス線(A0〜A24)の他、コマ
ンド信号S-/CE1, S-CE2, S-/OE, S-/WE, S-/LB,S-/UBの
うち必要な信号をアクティブにする。いずれのアクセス
もいわゆるSRAMインターフェイス方式によって行われ
る。
【００１８】SRAMへのアクセスとDRAMへのアクセスは入
力されるアドレスの値によって区別される、入力された
アドレスの値によって制御回路(CTL_LOGIC)がアクセス
先を判定する。SRAMへのアクセスとなるアドレスの範囲
とDRAMへのアクセスとなるアドレスの範囲は制御回路(C
TL_LOGIC)に設けられたレジスタにあらかじめ値を設定
しておくことによって決められる。
【００１９】DRAMへアクセスする場合にはDRAMへのアク
セスに必要なアドレス信号やコマンド信号類を制御回路
(CTL_LOGIC)が生成し、DRAMへのアクセスを行う。リー
ドアクセスの場合にはDRAMからの読み出しデータはDRAM
用データI/O(D1-DQ0〜D1-DQ15又はD2-DQ0〜D2-DQ15)か
ら一旦制御回路(CTL_LOGIC)に読み出され、その後メモ
リモジュールのデータ入出力線(I/O0〜I/O15)へ出力さ
れる。ライトアクセスの場合は書込みデータはメモリモ
ジュールのデータ入出力線(I/O0〜I/O15)から入力さ
れ、その後DRAM用データI/O(D1-DQ0〜D1-DQ15及びD2-DQ
0〜D2-DQ15)を通してDRAM1及びDRAM2に入力される。
【００２０】DRAM1及びDRAM2への電源はL-VCC、L-VSSか
ら供給され、制御回路(CTL_LOGIC)を通してD1-VCC, D2-
VCC, D1-VSS, D2-VSS, D1-VCCQ, D2-VCCQ, D1-VSSQ, D2
-VSSQへ接続される。DRAMへの電源供給はコマンド信号P
Sによって制御され、必要に応じて切断することが出来
る。切断したDRAMの電源を再投入する場合にはDRAMの初
期化を行う必要がある。DRAMの初期化に必要な信号生成
やタイミング制御は制御回路(CTL_LOGIC)が行う。
【００２１】また、DRAMのリフレッシュを行う場合には
制御回路(CTL_LOGIC)が定期的にバンクアクティブコマ
ンドを投入して行うことが出来る。一般にDRAMのリフレ
ッシュ特性は高温時に悪化するが、制御回路(CTL_LOGI
C)に温度計を設けて高温時にバンクアクティブコマンド
の投入間隔を狭めることによってDRAMをより広い温度範
囲で使用することが出来る。
【００２２】さらに、制御回路(CTL_LOGIC)によって１
つのデータをDRAMの異なった２個所のアドレスに保持さ
せた上で、リフレッシュを行うタイミングを調整するこ
とによってメモリモジュール外部からはリフレッシュ動
作によってアクセスに制限が生じないようリフレッシュ
を隠蔽する。
【００２３】以上説明した実施例によれば、SRAMインタ
ーフェイス方式を踏襲しながら安価な汎用DRAMを用いた
大容量メモリモジュールが実現出来る。本発明によるメ
モリモジュールではDRAMが使用されているがDRAMに必要
なリフレッシュはモジュール内部で実行されるためSRAM
と同様にリフレッシュを考慮せずに使用することが出来
る。また、モジュール内部で実行されるリフレッシュの
間隔を温度によって変えることによってDRAMの使用温度
範囲を広げることが可能となり、使用温度範囲の広い大
容量メモリモジュールが実現できる。
【００２４】さらに、DRAMにおけるデータ保持の二重化
とリフレッシュを行うタイミングを調整することにより
DRAMのリフレッシュをメモリモジュール外部から隠蔽す
ることが出来るため、本メモリモジュールにアクセスす
る場合にリフレッシュを考慮してタイミングを調整する
必要は無い。従って従来のSRAMだけを用いたメモリモジ
ュールと同様に使用することが出来るため、従来システ
ムを変更せずに大容量メモリモジュールを使用すること
が出来る。本発明の別の目的はデータ保持電流の少ない
メモリモジュールを実現することである。この目的のた
めに、特に低温時にはモジュール内部で実行されるリフ
レッシュ間隔を伸ばす事によって、データ保持電流を削
減することが出来る。さらにデータ保持電流を削減する
ためにはDRAMへ供給する電源を切断し、SRAMに記憶され
たデータだけを保持すればよい。保持すべきデータだけ
をSRAMに記憶して、保持する必要の無いデータが記憶さ
れたメモリへの電源供給を停止することによって最小限
のデータ保持電流で必要なデータだけを保持することが
可能である。
【００２５】図２はCHIP2(SRAM+CTL_LOGIC)を示したも
のである。CHIP2(SRAM+CTL_LOGIC)はSRAMと制御回路(CT
L_LOGIC)から構成されており、集積されるSRAMは従来よ
り一般的に使用されている非同期SRAMである。制御回路
(CTL_LOGIC)はCHIP2のSRAM以外の部分で、図2では破線
に囲まれた領域として示されており、AS、MMU、ATD、DT
D、FIFO、R/W BUFFER, CACHE、A_CONT、INT、 TMP、RC、
PM、CLK_GEN、COM_GENによって構成される。以下で各回
路ブロックの動作を説明する。
【００２６】メモリマネージメントユニットMMUは内蔵
するレジスタに設定された値に従って外部より入力され
たアドレスを変換し、アクセスを行うメモリを選択す
る。SRAMが選択された場合にはアクセススイッチ(AS)に
よってSRAMへアドレス信号とコマンド信号が送られ、SR
AMへのアクセスが行われる。
【００２７】アドレストランジションディテクタ回路(A
TD)はアドレス信号とコマンド信号の変化を検出してパ
ルスを出力する。また、データトランジションディテク
タ回路(DTD)はデータ信号とコマンド信号の変化を検出
してパルスを出力する。これらの検出回路が信号の変化
を検出することによってメモリへのアクセスが開始され
る。
【００２８】R/W BUFFERはDRAMの読み出し、書込みの為
にデータを一時的に保持する。ファーストインファース
トアウトメモリ（FIFO）は先入れ先出しのバッファ回路
でDRAMへの書込みデータとそのアドレスを一時的に保持
する。CACHEはリフレッシュを行うDRAMの切り替えや一
回のアクセスが長期間にわたって行われた場合にDRAMへ
の書き込みデータ及びDRAMからの読み出しデータを一時
的に記憶する。
【００２９】初期化回路INTはDRAMへの電源供給開始時
にDRAMの初期化を行う。温度計測モジュール(TMP)は温
度を測定し、測定した温度に応じた信号をRCとA_CONTに
出力する。RCはリフレッシュカウンタで、DRAMのリフレ
ッシュ間隔にあわせてリフレッシュを行うアドレスを生
成する。また、温度計測モジュール(TMP)の出力信号に
よって温度に応じたリフレッシュ間隔の変更を行う。
【００３０】パワーモジュール(PM)はCHIP2の制御回路
(CTL_LOGIC)と DRAMへの電源供給及び電源の制御を行
う。クロックジェネレータ(CLK_GEN)はクロックを生成
し、DRAMと制御回路(CTL_LOGIC)へ供給する。コマンド
ジェネレータ(COM_GEN)はDRAMへのアクセスに必要なコ
マンドを生成する。アクセスコントローラ(A_CONT)はCH
IP2 (SRAM+CTL_LOGIC)全体動作の制御と、DRAMへアクセ
スを行うためのアドレスを発生する。次に本メモリモジ
ュールの動作を説明する。
【００３１】CHIP2(SRAM+CTL_LOGIC)へメモリアクセス
を行うには従来より一般に使用されている非同期SRAM方
式でインターフェイスする。アドレス信号(A0〜A24)あ
るいはコマンド信号(S-/LB, S-/UB, S-/WE, S-/CE1, S-
CE2, S-/OE)が変化するとATDがこれを検知してメモリへ
のアクセスが開始される。外部から入力されたアドレス
信号(A0〜A24)の値はまずMMUによって変換される。変換
のパターンはあらかじめMMU内部のレジスタに入力した
値によって決められる。変換されたアドレスによってア
クセス先がSRAMかDRAMかが決定する。
【００３２】SRAMへアクセスが行われる場合にはMMUは
変換したアドレスをSRAMへ送ると同時に、アクセススイ
ッチ(AS)にコマンド転送を指示する。アクセススイッチ
(AS)はコマンドをSRAMへ転送し、SRAMへのアクセスが開
始される。これ以降の動作はいわゆる非同期SRAMへのア
クセスが行われる。
【００３３】DRAMへリードアクセスを行う場合には、外
部から入力されてMMUによって変換されたアドレスとATD
で検知されたコマンドがA_CONTに送られる。A_CONTは送
られたアドレスとコマンドからアクセスがDRAMに対して
実行される事を判断し、COM_GENにDRAMへのコマンド発
行を指示する。また、A_CONTはMMUから受け取ったアド
レスをDRAMのロウアドレスとカラムアドレスに変換し
て、2つのＤＲＡＭのうちアクセスを担当しているＤＲ
ＡＭに出力する。COM_GENはCLK_GENが生成したクロック
に同期してアドレスと同様にアクセスを担当しているDR
AMにコマンドを発行する。コマンドとアドレスを受け取
ったDRAMはデータを出力し、出力されたデータはR/W BU
FFERを介してI/O0〜I/O15へ転送されてリードアクセス
が終了する。DRAMへライトアクセスを行う場合は、外部
から入力されMMUによって変換されたアドレスとATDで検
知されたコマンド及びDTDで検知されたコマンドとデー
タがA_CONTに送られる。A_CONTは送られたアドレスとコ
マンドからアクセスがDRAMへ実行される事を判断し、CO
M_GENにDRAMへのコマンド発行を指示する。また、A_CON
TはMMUから受け取ったアドレスをDRAM用に変換して、2
つのＤＲＡＭのうちアクセスを担当しているDRAMへ出力
する。COM_GENはCLK_GENが生成したクロックに同期して
アドレスと同様にアクセスを担当しているDRAMにコマン
ドを発行する。書込まれるデータはI/O0〜I/O15から入
力されR/W BUFFERに一旦保持された後、アクセスを担当
しているDRAMに送られて書込みが行われる。また、書込
まれるデータとそのアドレスは一旦FIFOにも保持され、
もう一方のDRAMにもリフレッシュが終了した後に書込ま
れる。メモリモジュールを高温で使用する場合にはDRAM
のリフレッシュ間隔を短くして頻繁にリフレッシュを行
えばよい。そこで本メモリモジュールでは温度計測モジ
ュール(TMP)が温度を測定してリフレッシュカウンタと
アクセスコントローラに通知する。高温になればリフレ
ッシュカウンタはリフレッシュ間隔を短く変更してリフ
レッシュ用アドレスを出力する。また、逆に低温時には
ＤＲＡＭのリフレッシュ間隔を長く変更すればデータ保
持電流を削減する事も出来る。この様な場合にも温度計
測モジュール(TMP)が温度を測定してリフレッシュカウ
ンタとアクセスコントローラに通知する。低温になれば
リフレッシュカウンタはリフレッシュ間隔を長く変更し
てリフレッシュ用アドレスを出力する。
【００３４】メモリモジュールが実装された機器は動作
状態に応じて消費電流を削減したい場合がある。そこ
で、パワーモジュールによってメモリの動作状態を変え
て消費電力を削減する方法について説明する。
【００３５】まず、最も簡単なものはパワーモジュール
がコマンド信号PSに従ってリフレッシュカウンタが行う
リフレッシュを停止させるものである。これによって、
DRAMに記憶されたデータは破壊されるが、リフレッシュ
に必要な電力を削減することが出来る。
【００３６】さらに消費電力を削減したい場合にはメモ
リモジュール内部においてDRAMへ供給する電源を切断す
る。この場合にはパワーモジュールが機器が出力するコ
マンド信号PSにしたがってDRAMへ供給されるD1-VCC, D2
-VCCへの電力供給を停止する。電源の切断は2個のDRAM
に対して行っても良いし、片方のDRAMの電源を切断する
にとどめても良い。
【００３７】この上、一段と消費電力を削減したい場合
はパワーモジュールがコマンド信号PSにしたがってCHIP
2(SRAM+CTL_LOGIC)のうちDRAMへのメモリアクセスに関
与する部分への電源供給も停止すれば良い。この状態で
は例えばCHIP2(SRAM+CTL_LOGIC)のうちSRAMの他にはMMU
とASだけに電源を接続して動作状態とし、SRAMへのアク
セスだけを実行するモードとすることが可能である。
【００３８】さらにコマンドPSによってSRAMのデータ保
持だけを行う動作状態とすることも可能である。この場
合にはSRAMへ接続される電源(S-VCC, S-VSS)以外を切断
し、メモリへのアクセスは禁止される。この状態ではメ
モリモジュールはSRAMに記憶されたデータの保持を行
う。
【００３９】一旦ＤＲＡＭへの電源供給を停止して動作
を停止した後にDRAMを再び動作させるためには電源供給
の再開の他、DRAMの初期化を行う必要がある。初期化方
法は一般的なものだが本メモリモジュールではイニシャ
ル回路(INT)が初期化の手順をアクセスコントローラ(A_
CONT)に指示して初期化が実行される。
【００４０】なお、DRAMのリフレッシュを停止した場合
にもDRAMを再び動作させるためにはDRAMの初期化が必要
であるが、やはりイニシャル回路(INT)が初期化の手順
をアクセスコントローラ(A_CONT)に指示して初期化が実
行される。
【００４１】図３、４、５、６はMMUによって変換され
るメモリマップの一例を示したものである。これらのメ
モリマップはいずれもMMU内部のレジスタに設定された
値にしたがって選択することが出来る。本実施例では特
に限定されないが、不揮発メモリの記憶領域が32Mb、SR
AMによるデータ保持領域が2Mb、DRAMの記憶領域が256Mb
あるメモリモジュールを例に代表的なメモリマップを説
明する。
【００４２】図3では外部から入力されたアドレスA0〜A
23がフラッシュメモリ(CHIP1)とCHIP2で共用されてい
る。アクセス先の選択にはチップ選択のための信号S-C
S,F-CSを使用する。F-CSがアクティブとなった場合はFL
ASHが選択されてアクセスが行われ、S-CSがアクティブ
となった場合はCHIP2が選択されてアクセスが行われ
る。F-CSはCHIP1のアクセスに使用するコマンド信号F-/
WE, F-/RP, F-/WP, F-RDY/BUSY, F-/CE, F-/OEの総称で
あり、S-CSはCHIP2のアクセスに使用するコマンド信号S
-/CE1, S-CE2, S-/OE, S-/WE, S-/LB, S-/UBの総称であ
る。
【００４３】２個のDRAM(CHIP3とCHIP4)は同一のアドレ
ス空間にマッピングされて同一のデータを保持してい
る。それぞれのDRAMはアクセスを担当する期間(WORK期
間)とリフレッシュを優先して実行する期間(REF.期間)
を交互に繰り返す。外部からのメモリアクセスはWORK期
間中のDRAMに対して実行される。
【００４４】また、この例では2MbのSRAM領域はアドレ
ス空間の下部に集中して設定されている。この領域はDR
AMと重複してメモリ空間にマッピングされているが、DR
AMへのアクセスは行われず、SRAMへのみアクセスが行わ
れる。
【００４５】メモリモジュールの電源を制御してSRAMの
データだけを保持して使用するような場合にはSRAMの領
域を集中して管理することが出来る。
【００４６】アクセスされないDRAMの領域(SHADOW)はDR
AMのメモリセルを救済する為に使用する事が出来る。本
メモリモジュールには低温時にリフレッシュ間隔を延長
して消費電力を下げる為の工夫がなされているが、その
場合にはデータ保持が困難なメモリセル(Fail bit)も生
じる。そこで、このSHADOWとなるDRAMを使用してFailbi
tの代替を行うことができる。図３ではWORK期間中のDRA
MにFail bit A, Failbit Bが有り、REF.期間中のDRAM
にFail bit Cがあるが、これらのアドレスは前もって登
録されており、アクセスがFail bitに行われる場合には
その代わりにそれぞれのSHADOWが代わりにアクセスされ
る。SHADOWによる代替によってFail bitが救済され低温
時にリフレッシュ間隔を延長することによって消費電力
の少ないメモリモジュールが実現できる。
【００４７】図４に示したメモリマップの例では複数の
アドレス空間に分散してSRAM領域が設定されている。や
はりSRAMのアドレス空間はDRAMのアドレス空間に重なっ
ており、重なったアドレス空間へのアクセスはSRAMに対
して行われる。複数のSHADOWが複数のFail bitの救済に
使用されている。この例ではSRAM領域が512Kb単位で設
定してあるが、これはFLASHメモリの書込み消去単位に
合わせており、アドレス空間の管理単位をFLASHメモリ
とそろえておくことによってOSやプログラムによるメモ
リ空間の扱いを簡単にするための工夫である。
【００４８】また、メモリモジュールの電源を制御して
SRAMのデータだけを保持して使用するような場合にはSR
AMの領域をメモリ空間内に分散して配置することが出来
る。
【００４９】図5に示したメモリマップの例ではSRAMとD
RAMは別のアドレス空間にマッピングされており、重複
によって生じるSHADOWはない。したがって、アドレス空
間はDRAMの256MbとSRAMの2Mbを足しあわせた258Mbにな
り、より広いアドレス空間を得る事が出来る。これに対
応してアドレス線A24が追加されている。
【００５０】図6に示したメモリマップでは図5のSRAM領
域を4分割して配置した例である。図5に示した例と同様
により広いアドレス空間を持つ事が出来る。また、図4
に示した例と同様にメモリモジュールの電源を制御して
SRAMのデータだけを保持して使用するような場合にはSR
AMの領域をメモリ空間内に分散して配置することが出来
る。
【００５１】このようにMMUは指定したアドレス空間にS
RAM領域やDRAM領域をわりあてることが出来る。その割
り当て方法はMMUに設定したレジスタの値を変更する事
によって容易に変更することが出来る。
【００５２】また、特にデータ保持電流を少なくしたい
場合には保持したいデータを格納するアドレス空間をSR
AM領域に割り当て、DRAMへの電源供給を停止すればよ
い。この方法によってデータ保持電流の少ないメモリモ
ジュールを実現することができる。
【００５３】図7はATD回路の構成例と動作波形を示した
ものである。アドレストランジションディテクション回
路(ATD)はアドレス信号線の値が変化したことを検知し
てパルスを発生するものである。回路図面で使用されて
いるD1、D2の記号はそれぞれ遅延を発生するためのディ
レイエレメントを表している。ATDはアドレス線(A0〜A
N)に変化が生じるとディレイエレメントD1とディレイエ
レメントD2による遅延を足し合わせた幅のパルス(/φA0
〜/φAN)を出力する。さらに個々のアドレス線の動作ば
らつきを勘案し、これらのパルスを足し合わせた信号/
φATDを生成することによってアドレス線に現れるアド
レス値が変化したことが検知される。図2に示されてい
るようにATDにはアドレス線の他、コマンド信号も接続
されており、アドレスの変化の他、新たなコマンドの入
力も検出する。データトランジションディテクション回
路(DTD)の構成はATDと同様である。DTDはデータ線と書
き込みのためのコマンド信号の変化を検出して書き込み
用データと書込みコマンドを認識する。
【００５４】このようにATDとDTDによって非同期に変化
するSRAMインターフェイス信号を検出してメモリモジュ
ールの動作を開始する。これらの回路によって非同期SR
AMインターフェイスによって動作するメモリモジュール
が実現できる。非同期に変化する信号をパルス化して検
知し、同期信号として扱う事によってメモリモジュール
内部で同期式の動作をするメモリデバイスを使用するこ
とも可能である。
【００５５】図８はDRAMのリフレッシュを隠蔽する為の
アクセス制御方式の原理を示したものである。本発明に
おけるDRAMの動作はREF.期間中のバンクへのアクセスに
優先順位を付けて実行するという考え方で説明出来る。
【００５６】図８(A)はアクセスの優先順位を模式的に
表したものである。この図では、DRAM１がWORK期間中
で、DRAM２がREF.期間中であることが表されている。ま
た、一時的にアクセスを肩代わりするCACHE、書き込み
データを一時的に保管するFIFO、RCから発生したリフレ
ッシュ要求が表されている。
【００５７】WORK期間中のDRAM1では外部からのアクセ
スだけが行われる。一方、REF.期間中のDRAM2ではま
ずリフレッシュが最優先で行われる。次に、FIFOに保
持されたデータの書込みが実行される。これらの動作
はアクセス制御回路(A_CONT)によって優先順位が判定さ
れて実行される。
【００５８】また、外部アクセスは一回のアクセスが
80nsで実行されるが、リフレッシュとFIFOからの書き
戻しは70nsで実行される。本メモリモジュールではこ
の時間差を利用して外部からリフレッシュを隠蔽してい
る。
【００５９】図８(B)はリードアクセスが実行される様
子を示したものである。DRAM1がWORK期間中にリードア
クセスが連続して行われた場合を示した。DRAM1では外
部アクセスだけが80nsで実行され、データが読み出さ
れてアクセスは完了する。一方、DRAM2ではリフレッシ
ュが70nsで実行されるだけである。
【００６０】ライトアクセスが行われる場合を図８(C)
に示した。外部からのライトアクセスはまずWORK期間
中であるDRAM1で実行される。同時に書き込みデータは
一旦FIFOに保持される。REF.期間中のDRAM２ではまずリ
フレッシュが最優先で行われる。次に、FIFOに保持さ
れていたデータの書き込みが実行される。
【００６１】ここで、WORK期間中のDRAM１は一回の動作
に80nsを要しているのに対してREF.期間中のDRAM2では
一回の動作が70nsで終了している。したがって、DRAM２
がリフレッシュ動作を行っても、書き込み動作をDRAM1
より高速に行うのでいずれFIFOにある全てのデータ書き
込みを終了してDRAM１に追いつくことが出来る。
【００６２】図９はDRAMへのアクセスが発生した場合の
全体動作を説明するフローチャートである。STEP1では
アドレスが入力されて動作が開始する。STEP2ではコマ
ンドからアクセスの種類が判定される。以降の動作はア
クセスの種類によって異なる。アクセスが読み出しの場
合はSTEP3に進む。STEP3ではWORK期間中のDRAMからデー
タが読み出されて動作が終了する。アクセスが書込みの
場合はSTEP4に進む。STEP4ではWORK期間中のDRAMに書込
みが行われる。一方STEP5では書込まれるデータとアド
レスがFIFOに保持される。ここでREF.期間中のSDRAMで
リフレッシュが終了したらSTEP6に進みREF.期間中のDRA
MにFIFOに保持されていたデータの書込みを行う。
【００６３】図１０はREF.期間中のDRAMの動作を説明す
るフローチャートである。SETP2、STEP3リフレッシュの
実行、STEP4、STEP5はライトバックの実行に関する部分
である。STEP1でREF.期間が開始され、次のSTEP2でまず
リフレッシュ要求が有るかどうかが判定される。リフレ
ッシュ要求が有ればSTEP3に進みリフレッシュが実行さ
れる。リフレッシュ回数は管理されており、決められた
領域のリフレッシュが行われる。リフレッシュ要求が無
かった場合とリフレッシュが終了した場合はSTEP4に進
み、FIFOに蓄積されたデータが有るかどうか判定する。
もしデータがあればSTEP5に進みDRAMにライトバックを
行う。STEP5でFIFOに保持されたデータの書込みが終了
した場合及び、STEP4でFIFOにデータが無かった場合はS
TEP2に戻る。
【００６４】図１１にはDRAMのリフレッシュを隠蔽する
ため、2個のDRAMを時分割で動作させる様子を示した。
図１１(A)は通常使用温度範囲である75℃以下でのDRAM
の動作例である。2個のDRAM(DRAM1とDRAM2)がWORK期間
とREF.期間を交互に繰り返している。WORKと表示された
WORK期間中のDRAMが外部アクセスに対して動作する。最
初のDRAM1がWORK期間となり外部からのアクセスに対応
している。一方でREF.期間中のDRAMはリフレッシュ動作
を優先して行い、外部アクセスが書き込みの場合にはり
フレッシュ終了後にデータの書き込みを行う。
【００６５】DRAMのメモリセルは通常64ms以内にリフレ
ッシュを行う必要があるが、図示した例ではこの時間内
に8回WORK期間とREF.期間を切り替えており、DRAM１とD
RAM2がそれぞれ交互にWORK期間とREF.期間を4回ずつ繰
り返している。
【００６６】ここで、一回のREF.期間である8msの間に
行われるリフレッシュに必要な時間をT1、同じくその間
に行われるライトアクセスの結果FIFOに溜まったデータ
をライトバックするのに必要な時間をT2としてREF.期間
中にリフレッシュとライトバックが行える事を説明す
る。
【００６７】256MbitのSDRAMを例に取ると、そのメモリ
構成は8192ロウx512カラムx16ビットx4バンクとなって
おり、64msの間に32768回(8192ロウx4バンク分)のリフ
レッシュを行えば良い。したがって、図11(A)の例では1
個のDRAMに対して64msの間にREF.期間が4回有るので、
一回のREF.期間(8ms)の間に8192回のリフレッシュを行
う事になる。
【００６８】一回のリフレッシュに必要な時間は70nsな
のでT1＝70ns x 8191回 = 0.573msとなる。一方で、8ms
の間に外部から行われるライトアクセスの最大値を求め
ると、毎回のアクセスがすべてライトだったとして1000
00回(8ms / 80ns)になる。これをREF.期間中のDRAMにラ
イトバックする為に必要な時間T1は7ms(70ns x 100000
回) である。したがって、T1 + T2 = 7.573ms < 8msと
なり、REF.期間中にリフレッシュとライトバックを十分
実行できる事がわかる。
【００６９】また、リフレッシュはREF.期間中のDRAM内
の複数のバンクで同時に実行することも出来る。この場
合にはT1期間に実行するリフレッシュの回数を減らす事
が出来るので、T1期間を短縮する事が出来る。T1期間が
短縮されればFIFOの記憶容量を減らすことが出来るほ
か、外部からアクセスされる間隔をより短くして高速な
メモリが実現できる。
【００７０】図１１(B)はDRAMのリフレッシュ間隔を変
更した場合について示した。一般にDRAMのリフレッシュ
特性は高温時に悪化する。従って例えば75℃以上の高温
時にはリフレッシュ間隔を短くすればデータを保持が可
能となり、より広い温度範囲で動作させることが可能で
ある。この例では高温時にリフレッシュ間隔を48msに短
縮している。T1は変わらないが、T2は5.25ms、残りは0.
177msであり、REF.期間中にリフレッシュとライトバッ
クを行うことが出来る。
【００７１】一方、低温時にはリフレッシュ間隔を短縮
してデータ保持電流を削減する事が出来る。図示した例
では低温時にリフレッシュ間隔を倍の128nsに延長して
いる。この場合はREF.期間は16msとなる。T1は変わらな
いが、T2は14msとなり残りは1.427msになる。やはりT1
期間においてリフレッシュを行ってもT2期間内に全て書
き戻すことが出来る。 本実施例ではDRAMの動作単位を
チップ毎として説明したが、メモリモジュールの性能や
メモリチップの構成に応じてたとえばバンクを動作単位
としても良い。また、リフレッシュ間隔である64msを8
つの期間に分割してWORK期間とREF.期間にしたが、さら
に細かく分割すればデータとアドレスを保持するFIFOの
記憶容量を少なくすることが出来る。逆に大きく分割す
ればWORK期間とREF.期間の切り換え回数を減らせるた
め、切り換えに伴う制御回路が簡略化出来る。図１２は
CACHEの働きを説明する図面である。図１２（A）ではWO
RK期間とREF.期間の切り替わり直前に外部からライトア
クセスが行われた場合について示した。ここではDRAM１
のWORK期間終了間際に外部アクセスAが行われている。
このような場合にはDRAM1のWORK期間はライトアクセス
の終了までdTだけ延長される。一方で、DRAM2は予定ど
おりWORK期間となり、ライトデータを書き込まずにライ
トアクセスの終了まで待機する。DRAM2に書き込まれな
かったデータは一旦CACHEに保持される。WORK期間中にC
ACHEに保持されているのと同一のアドレスにアクセスが
生じた場合はDRAM２ではなくCACHEに対して読み書きを
行う。なお、アクセスが書き込みの場合はREF.期間中の
DRAM1には通常どおりFIFOを経由して書き込みが行われ
る。CACHEに保持されたデータはDRAM2のWORK期間が終了
した次のREF.期間に書き戻される。この書き戻しが終了
すればCACHEの内容はクリアされる。アクセスがリード
の場合はアクセスの終了までDRAM1のWORK期間がdTだけ
延長されるだけである。
【００７２】図１２（B）は一回のアクセスがWORK期間
及びREF.期間よりも長く行われた場合や、延長期間dTで
はカバーし切れない場合について示した。DRAM1がWORK
期間中に開始された外部アクセスBは延長時間dTを超過
してそのまま次のREF.期間中も継続してアクセスが続い
ている。この場合にはアクセスをCACHEに引き継ぎ、DRA
M１はREF.期間に入る。DRAM2は予定どおりWORK期間に入
り待機状態となる。リードアクセスの場合はデータがDR
AM1からCACHEに引き継がれる。ライトアクセスの場合は
継続していたアクセスが終了したら、CACHEに書き込ま
れたデータをDRAM１とDRAM2に書き戻す。書き戻しはそ
れぞれのDRAMがREF.期間に入ったときに行う。両方の書
き戻しが終了すればCACHEの内容はクリアされる。この
ようにCACHEを使用してWORK期間とREF.期間にまたがる
アクセスや、一回または複数回のWORK期間を超えるアク
セスを処理することができる。
【００７３】図１３は本実施例におけるCHIP1(FLASH)の
構成例である。ＸアドレスバッファX-ADB, ＸデコーダX
-DEC, メモリアレイMA(FLASH), ＹアドレスバッファY-A
DB,ＹデコーダY-DEC, Ｙゲート（カラムスイッチ）＆セ
ンスアンプ回路Y-GATE/SENSAMP., 状態/ＩＤ保持レジス
タSTATUS/ID REG, マルチプレクサMULTIPLEXER, データ
入出力バッファI/O BUF, ライトステートマシンWSM, コ
マンドユーザインターフェイスCUIより構成されてい
る。CHIP1の動作は従来から一般的に使用されているFLA
SHメモリと同様である。このCHIP1(FLASH)によって本実
施例であるメモリモジュールが構成出来る。
【００７４】図１４は本実施例におけるSRAMの構成例を
示したものである。Ｘデコーダ X-DEC, メモリアレイMA
(SRAM), ＹゲートY-GATE, ＹデコーダY-DEC, 入力デー
タ制御回路D_CTL, 制御回路CONTROL LOGICと各信号線の
入出力バッファから構成されている。このSRAMは一般的
ないわゆる非同期SRAMである。このSRAMによって本実施
例であるメモリモジュールが構成出来る。
【００７５】図１５は本実施例におけるDRAMの構成例を
示したものである。ＸアドレスバッファX-ADB, リフレ
ッシュカウンタREF. COUNTER, ＸデコーダX-DEC, メモ
リアレイMA, ＹアドレスバッファY-ADB, Ｙアドレスカ
ウンタY-AD COUNTER, ＹデコーダY-DEC, センスアンプ
回路＆Ｙゲート（カラムスイッチ）SENS AMP.& I/O BU
S,入力データバッファ回路INPUT BUFFER, 出力データバ
ッファ回路OUTPUT BUFFER, 制御回路＆タイミング発生
回路CONTROL LOGIC & TGで構成されている。メモリアレ
イMAは複数のワード線と複数のデータ線の交点に設けら
れた複数のメモリセルを含む。メモリセルのそれぞれは
キャパシタとＭＩＳＦＥＴが直列に接続されたいわゆる
1C1T型のメモリセルである。本発明で用いられるDRAM
は、従来より用いられている汎用SDRAMを利用すること
ができる。即ち４個の独立動作可能なメモリバンク（ま
たはメモリブロック）を含み、それらに対するアドレス
入力端子及びデータ入出力端子は共通化されバンク毎に
時分割で利用される。このDRAMによって本実施例である
メモリモジュールが構成出来る。
【００７６】図１６は本発明であるメモリモジュールの
動作波形の一例を示したものである。A0〜A20, S-/CE1,
S-CE2, S-/LB, S-/UB, S-/OE, S-/WEはメモリモジュー
ルへ入力される信号で、いわゆる非同期SRAMのインター
フェイス信号である。データ入出力信号I/O0〜I/O15は
データの入力と出力を分けて夫々DIN、DOUTとして表し
た。MMU, ATD, DTDは夫々MMU回路、ATD回路、DTD回路の
出力信号を表している。D-CLKはDRAMへ供給されるクロ
ック、D-COMはDRAMへ供給されるコマンド信号の総称、
D-A0〜D-A15はDRAMのアドレス線、D-DQ0〜D-DQ15はDRAM
のI/O線である。
【００７７】まず、最初に行われているリードアクセス
について説明する。アドレスA0〜A20が入力されるとMMU
回路は変換したアドレスを出力する。 ATD回路はアドレ
スA0〜A20とコマンド類(S-/CE1, S-CE2, S-/LB, S-/UB,
S-/OE, S-/WE)の変化を検知し、アドレスとコマンドが
確定するとパルスを出力する。このパルスをきっかけに
WORK期間中のDRAM1へバンクアクティブコマンドAとロウ
アドレスRaが発行され、DRAM1はバンクアクティブ状態
にされる。次に制御回路はS-/OE信号の立ち下がりをき
っかけにリードコマンドRとカラムアドレスCoを発行す
る。DRAM１から読み出されたデータはD-DQ0〜D-DQ15に
出力され、一旦R/W BUFFERを通してからI/O0〜I/O15へ
出力される。次のサイクルではライトアクセスの実行例
を示した。ライトアクセスの場合もリードアクセスと同
様にATD信号の立ち下がりをきっかけにバンクアクティ
ブコマンドAとロウアドレスRaが発行される。その後、D
TD回路がI/O0〜I/O15とコマンド類(S-/CE1, S-CE2, S-/
LB, S-/UB, S-/OE, S-/WE)の変化を検知してパルスを出
力し、このパルスをきっかけにライトコマンドWとカラ
ムコマンドCoが発行されてライトが実行される。書き込
まれるデータはライトアクセスの終了を示すS-/WEの立
ち上がりで確定するため、ライトコマンドはS-/WEが立
ち上がるまで連続して発行される。この動作によってラ
イトサイクル開始後に書込みデータが変化した場合にも
対応できる。図16に示した動作例では2回のライトコマ
ンドが連続して発行され、その後S-/WE信号の立ち上が
りにしたがってライトが終了し、プリチャージコマンド
が発行されている。また、REF.期間中のDRAM２にはリフ
レッシュが行われており、プリチャージコマンドPとバ
ンクアクティブコマンドAが繰り返し発行されている。
以上説明した実施例によれば、SRAMインターフェイス方
式を踏襲しながら安価な汎用DRAMを用いた大容量メモリ
モジュールが実現出来る。本発明による制御回路(CTL_L
OGIC)ではDRAMが使用されているがDRAMに必要なリフレ
ッシュは制御回路(CTL_LOGIC)によって実行されるためS
RAMと同様にリフレッシュを考慮せずに使用することが
出来る。さらに、DRAMにおけるデータ保持の二重化とリ
フレッシュを行うタイミングを調整することによりDRAM
のリフレッシュをメモリモジュール外部から隠蔽するこ
とが出来るため、本メモリモジュールにアクセスする場
合にリフレッシュを考慮してタイミングを調整する必要
は無い。従って従来のSRAMだけを用いたメモリモジュー
ルと同様に使用することが出来るため、従来システムを
変更せずに大容量メモリモジュールを使用することが出
来る。また、DRAMのリフレッシュ間隔を狭めることによ
って高温時にもDRAMを動作させることが可能となり、使
用温度範囲の広いメモリモジュールを実現できる。一
方、低温時にはDRAMのリフレッシュ間隔を広げることに
よって、データ保持に必要な電力を削減し、データ保持
電力の少ないメモリモジュールを実現することが出来
る。パワーモジュールPMの働きによってはDRAMの一部、
あるいは全部の電源供給を停止して記憶領域を限定して
データ保持に必要な電力を削減する事もできる。さら
に、制御回路の電源供給も停止してよりデータ保持電力
の少ないメモリモジュールを実現することも出来る。ま
た、このような場合にはMMUによってデータ保持を行う
記憶領域が自在に設定出来るため、様々な機器に対応し
て幅広く用いることが可能である。<実施例2>図１７は
本発明におけるメモリモジュールを構成するCHIP2の別
の実施例を示したものである。本実施例におけるCHIP2
(CTL_LOGIC)は制御回路(CTL_LOGIC)から構成されてお
り、 ATD、DTD、FIFO、R/W BUFFER、A_CONT、CACHE、IN
T、 TMP、RC、PM、CLK_GEN、COM_GENによって構成され
る。図２に示したCHIP2とはSRAM、アクセススイッチA
S、MMUが内蔵されていない点が異なる。したがって、全
てのアクセスはDRAMに対して実行される。
【００７８】CHIP2(CTL_LOGIC)には非同期SRAM方式でイ
ンターフェイスされる。外部から非同期SRAM方式で信号
が送られるとCHIP2はこれを変換してDRAMへアクセスを
行う。データ入出力やリフレッシュ動作をCHIP2が制御
する。
【００７９】リードアクセスを行う場合について制御回
路の各ブロックの動作を以下に説明する。まず、外部か
ら入力されたアドレスとATDで検知されたコマンドがA_C
ONTに送られる。A_CONTは送られたアドレスとコマンド
からアクセスの実行を判断し、COM_GENにDRAMへのコマ
ンド発行を指示する。また、 A_CONTは受け取ったアド
レスをDRAM用に変換してDRAMへ出力する。 COM_GENはCL
K_GENが生成したクロックに同期してDRAMにコマンドを
発行する。コマンドとアドレスを受け取ったWORK期間中
のDRAMはデータを出力し、出力されたデータはR/W BUFF
ERを介してI/O0〜I/O15へ転送されてリードアクセスが
終了する。
【００８０】ライトアクセスを行う場合は、外部から入
力されたアドレスとATDで検知されたコマンド及びDTDで
検知されたコマンドとデータがA_CONTに送られる。 A_C
ONTは送られたアドレスとコマンドからアクセスの実行
を判断し、COM_GENにDRAMへのコマンド発行を指示す
る。A_CONTは受け取ったアドレスをDRAM用に変換してDR
AMへ出力する。 COM_GENはCLK_GENが生成したクロック
に同期してDRAMにコマンドを発行する。書込まれるデー
タはI/O0〜I/O15から入力されR/W BUFFERに一旦保持さ
れた後、WORK期間中のDRAMに送られて書込みが行われ
る。この他、書込みが行われたデータとアドレスはFIFO
にも保持され、REF.期間中のDRAMにも書込みが行われ
る。
【００８１】なお、その他の動作はSRAMへアクセスが行
われない点を除けば実施例1で説明したものと同様であ
る。以上説明した実施例によれば、SRAM、アクセススイ
ッチASとMMUを内蔵せずより小さな面積でCHIP2が構成で
きるため、安価に大容量メモリモジュールを実現するこ
とが出来る。また、アクセススイッチASとMMUの動作を
介せずDRAMへアクセスを行うことが出来るためより高速
な大容量メモリモジュールが実現出来る。なお、本実施
例によるその他の効果は実施例1で既に説明したものと
同様である。＜実施例３＞図１8は本発明におけるメモ
リモジュールを構成するCHIP2及びCHIP3の第三の実施例
を示したものである。本実施例におけるCHIP5(DRAM+CTL
_LOGIC)は制御回路(CTL_LOGIC)とDRAMから構成されてお
り、 制御回路を構成するATD、DTD、FIFO、R/W BUFFE
R、A_CONT、CACHE、INT、 TMP、RC、PM、CLK_GEN、COM_G
ENとDRAMとが1チップに集積されている。図17に示したC
HIP2にDRAMを混載した構成となっている。以下でその動
作を説明する。
【００８２】アドレストランジションディテクタ回路(A
TD)はアドレス信号とコマンド信号の変化を検出してパ
ルスを出力する。データトランジションディテクタ回路
(DTD)はデータ信号とコマンド信号の変化を検出してパ
ルスを出力する。R/W BUFFERはDRAMの読み出し、書込み
の為にデータを一時的に保持する。FIFOは先入れ先出し
のバッファ回路でDRAMへ書込みデータとそのアドレスを
一時的に保持する。イニシャル回路(INT)はDRAMへの電
源供給開始時にDRAMの初期化を行う。温度計測モジュー
ル(TMP)は温度を検出し、検出した温度に応じた信号を
リフレッシュカウンタ(RC)とアクセスコントローラ(A_C
ONT)に出力する。リフレッシュカウンタはDRAMのリフレ
ッシュ間隔にあわせてリフレッシュを行うアドレスを生
成する。また、温度計測モジュール(TMP)の出力信号に
よって温度に応じたリフレッシュ間隔の変更を行う。パ
ワーモジュール(PM)はCHIP４の制御回路(CTL_LOGIC)と
DRAMへの電源供給及び電源の制御を行う。クロックジェ
ネレータ(CLK_GEN)はクロックを生成し、DRAMと制御回
路(CTL_LOGIC)へ供給する。コマンドジェネレータ(COM_
GEN)はDRAMへのアクセスに必要なコマンドを生成する。
アクセスコントローラ(A_CONT)はCHIP4 (DRAM+CTL_LOGI
C)全体動作の制御と、DRAMへアクセスを行うためのアド
レスを発生する。CHIP４(DRAM+CTL_LOGIC)へメモリアク
セスを行うにはいわゆる非同期SRAM方式でインターフェ
イスする。外部から非同期SRAM方式で信号が送られると
制御回路はこれを変換してDRAMへアクセスを行う。
【００８３】DRAMへリードアクセスを行う場合について
制御回路の各ブロックの動作を以下に説明する。まず、
外部から入力されたアドレスがA_CONTに送られる。アド
レスの変化とコマンド信号がATDで検知され、ATDはパル
スをA_CONTへ出力する。A_CONTは送られたアドレスとコ
マンドからアクセスの実行を判断し、COM_GENにWORK期
間中のDRAMへのコマンド発行を指示する。また、A_CONT
は受け取ったアドレスをDRAM用に変換してWORK期間中の
DRAMへ出力する。 COM_GENはCLK_GENが生成したクロッ
クに同期してWORK期間中のDRAMにコマンドを発行する。
コマンドとアドレスを受け取ったDRAMはデータを出力
し、出力されたデータはR/W BUFFERを介してI/O0〜I/O1
5へ転送されてリードアクセスが終了する。
【００８４】次にDRAMへライトアクセスを行う場合につ
いて説明する。外部から入力されたアドレスとATDで検
知されたコマンド及びDTDで検知されたコマンドとデー
タがA_CONTに送られる。 A_CONTは送られたアドレスと
コマンドからアクセスの実行を判断し、COM_GENにWORK
期間中のDRAMへのコマンド発行を指示する。また、 A_C
ONTは受け取ったアドレスをDRAM用に変換してWORK期間
中のDRAMへ出力する。 COM_GENはCLK_GENが生成したク
ロックに同期してWORK期間中のDRAMにコマンドを発行す
る。書込まれるデータはI/O0〜I/O15から入力されR/W B
UFFERに一旦保持された後、WORK期間中のDRAMに送られ
て書込みが行われる。この他、このように書込みが行わ
れたデータとアドレスはFIFOにも保持され、後でREF.期
間中のDRAMにも書込みが行われる。
【００８５】DRAMへ供給される電源はパワーモジュール
(PM)によって制御される。メモリモジュールが実装され
た機器は動作状態に応じて消費電流を削減したい場合が
ある。そのような場合にはパワーモジュールはコマンド
信号PSに従ってリフレッシュカウンタが行うリフレッシ
ュを停止させてDRAMのリフレッシュに必要な電力を削減
することが出来る。
【００８６】さらに消費電力を削減したい場合にはCHIP
4内部において一部、DRAMへ供給する電源の一部又は全
てを切断すればよい。この場合、パワーモジュールは機
器が出力するコマンド信号PSにしたがってDRAMへ供給さ
れるD-VCCへの電力供給を停止する。
【００８７】この上、一段と消費電力を削減したい場合
はパワーモジュールがコマンド信号PSにしたがってCHIP
4(DRAM+CTL_LOGIC)のうちDRAMへのメモリアクセスに関
与する部分への電源供給をも停止すれば良い。この状態
では例えば、CHIP4(DRAM+CTL_LOGIC)のうちATDだけに電
源を接続して待機状態とすることが可能である。なお、
これ以外の動作は実施例1で説明したものと同様であ
る。
【００８８】以上説明した実施例によれば、SRAMインタ
ーフェイス方式を踏襲しながらDRAMを用いた大容量メモ
リモジュールが実現出来る。本発明による効果は既に実
施例1及び実施例2で説明したものに加えて次のようなも
のがある。本実施例によれば、メモリモジュールの部品
点数を削減してモジュールの組立工程を簡略化しコスト
を低減することが出来る。さらに、本実施例はメモリモ
ジュールとして用いる他に、単体で大容量SRAMとして使
用することも出来る。SRAMインターフェイス方式を踏襲
しながら安価なDRAMを用いることによってより小さな面
積で大容量SRAM互換チップが実現出来る。 ＜実施例４＞図１９は本発明におけるメモリモジュール
の第四の実施例を示したものである。図１９(A)には上
面図、図１９(B)には断面図を示した。本メモリモジュ
ールはボールグリッドアレイ(BGA)によって装置に実装
する基板(例えばガラスエポキシ基板でできたプリント
回路ボードPCB)上にCHIP1(FLASH)、CHIP2(SRAM+CTL_LOG
IC)、CHIP3(DRAM1)及びCHIP4(DRAM2)が搭載されてい
る。とくに制限されないが、CHIP3及びCHIP4にはいわゆ
るチップの中央に信号及び電源パッド列が１列に並ぶ汎
用DRAMのベアチップが使用されている。CHIP1と基板上
のボンディングパットはボンディングワイヤ(PATH3)で
接続され、CHIP2と基板上のボンディングパットはボン
ディングワイヤ(PATH2)で接続されている。CHIP3及びCH
IP4はCHIP2とボンディングワイヤ(PATH1)で接続され
る。チップの搭載された基板上面は樹脂モールドが行わ
れて各チップと接続配線を保護する。なお、さらにその
上から金属、セラミック、あるいは樹脂のカバー(COVE
R)を使用しても良い。図１において、丸印で示される端
子（アドレス信号端子A0〜A24、データ入出力端子I/O０
〜I/O15、CHIP２に対する制御信号端子、CHIP１に対す
る制御信号端子、及び電源端子）はパッケージ外部との
信号のやりとりのためにBGAのバンプ電極に接続され
る。
【００８９】本発明による実施例ではプリント回路ボー
ドPCB上にベアチップを直接搭載する為、実装面積の小
さなメモリモジュールを構成することが出来る。また、
各チップを近接して配置することが出来るため、チップ
間配線長を短くすることが出来る。チップ間の配線及び
各チップと基板間の配線をボンディングワイヤ方式で統
一することによって少ない工程数でメモリモジュールを
製造することが出来る。さらにチップ間をボンディング
ワイヤで直接配線することによって基板上のボンディン
グパット数とボンディングワイヤの本数を削減して少な
い工程数でメモリモジュールを製造することが出来る。
大量に量産される汎用DRAMのベアチップを用いることが
できるため、メモリモジュールを安価に安定供給するこ
とが出来る。樹脂のカバーを使用した場合にはより強靭
なメモリモジュールを構成することが出来る。セラミッ
クや金属のカバーを使用した場合には強度のほか、放熱
性やシールド効果に優れたメモリモジュールを構成する
ことが出来る。
【００９０】図２０は本発明におけるメモリモジュール
の図１９の変形例である。図２０(A)には上面図、図２
０(B)には断面図を示した。この例ではCHIP2(SRAM+CTL_
LOGIC)がCHIP3及びCHIP4に搭載されている。更にCHIP2
とCHIP3又はCHIP4への配線にはPATH4が用いられてい
る。この実装方法によってプリント回路ボードPCBの面
積を削減する事が出来る。また、積層したチップ間の配
線PATH4によって、配線長を短くする事が出来る為、配
線の信頼性を向上できるほか、外部へのノイズ輻射を低
減することが出来る。
【００９１】
【発明の効果】以上説明したように本発明実施例によっ
て得られる効果は以下の通りである。第一にDRAMへのア
クセスをコントローラで制御することによって外部から
リフレッシュを行う必要の無い大容量メモリが実現され
る。第二にデータ保持領域とワークエリアを設定してそ
れぞれ電源制御を行うことによってデータ保持電流の少
ないメモリモジュールが実現される。第三に複数の半導
体チップを一つの封止体に実装することによって実装面
積の小さなメモリモジュールを提供できる。
【図面の簡単な説明】
【図１】本発明を適用したメモリモジュールの構成図で
ある。
【図２】図1のCHIP2の一例を示すブロック図である。
【図３】本発明を適用したメモリモジュールのアドレス
マップの一例を示す説明図である。
【図４】本発明を適用したメモリモジュールのアドレス
マップの一例を示す説明図である。
【図５】本発明を適用したメモリモジュールのアドレス
マップの一例を示す説明図である。
【図６】本発明を適用したメモリモジュールのアドレス
マップの一例を示す説明図である。
【図７】図2のATD回路又はDTD回路の構成例である。
【図８】DRAMへのアクセスとリフレッシュを両立して行
う様子を説明する説明図である。
【図９】DRAMへアクセスを行った場合の処理の流れを示
すフローチャートである。
【図１０】REF.期間中のDRAMにおける動作の流れを示す
フローチャートである。
【図１１】DRAMのリフレッシュ方式の一例を示す説明図
である。
【図１２】WORK期間、REF.期間の切り替え時にアクセス
を引き継ぐ示す説明図である。
【図１３】フラッシュメモリの一構成例を示すブロック
図である。
【図１４】SRAMの一構成例を示すブロック図である。
【図１５】DRAMの一構成例を示すブロック図である。
【図１６】本発明を適用したメモリモジュールのタイミ
ングチャートの一例である。
【図１７】図1におけるCHIP2の一構成例を示すブロック
図である。
【図１８】本発明によるDRAMを利用した非同期SRAMイン
ターフェイス方式の大容量メモリの実施例である。
【図１９】本発明によるメモリモジュールの実装形態の
一例である。
【図２０】本発明によるメモリモジュールの実装形態の
一例である。
【符号の説明】
CHIP1…不揮発性メモリ、 CHIP2…制御回路(CTL_LOGI
C)またはスタティックランダムアクセスメモリ(SRAM)と
制御回路(CTL_LOGIC)が集積された半導体チップ、 CHI
P3…ダイナミックランダムアクセスメモリ(DRAM1)、CHI
P4…ダイナミックランダムアクセスメモリ(DRAM2)、 C
HIP5…ダイナミックランダムアクセスメモリ(DRAM)と制
御回路(CTL_LOGIC)が集積された半導体チップ、 A0〜A
24…アドレス信号、 S-/CE1…CHIP2のチップイネーブ
ル信号、 S-CE2…CHIP2のチップイネーブル信号、 S-
/E…CHIP2のアウトプットイネーブル信号、 S-/WE…CH
IP2のライトイネーブル信号、 S-/LB…CHIP2のロアー
バイト選択信号、 S-/UB…CHIP2のアッパーバイト選択
信号、 F-/WE…CHIP1のライトイネーブル信号、F-/RP
…CHIP1リセット/ディープパワーダウン信号、 F-/WP
…CHIP1ライトプロテクト信号、 F-RDY/BUSY…CHIP1レ
ディ/ビジィアウトプット信号、 F-/CE…CHIP1チップ
イネーブル信号、 F-/OE…CHIP1アウトプットイネーブ
ル信号、F-VCC…CHIP1の電源、 F-VSS…CHIP1グラウン
ド、 S-VCC…CHIP2の電源、S-VSS…CHIP2のグラウン
ド、 L-VCC…CHIP2の電源、 L-VSS…CHIP2グラウン
ド、 PS…パワー制御信号、 I/O0〜I/O15…データ入
出力、 D1-CLK…CHIP3のクロック、 D1-A0〜D1-A14…
CHIP3のアドレス信号、 D1-CKE…CHIP3のクロックイネ
ーブル信号、 D1-/CS…CHIP3のチップセレクト信号、
D1-/RAS…CHIP3のロウアドレスストローブ信号、 D1
-/CAS…CHIP3のカラムアドレスストローブ信号、 D1-/
WE…CHIP3のライトイネーブル信号、 D1-DQMU/DQML…C
HIP3のインプット/アウトプットマスク信号、 D1-DQ0
〜D2-DQ15…CHIP3のデータ入出力、 D1-VCC…CHIP3の
電源、 D1-VSS…CHIP3のグラウンド、 D1-VCCQ…CHIP
3のI/O用電源、 D1-VSSQ…CHIP3のI/O用グラウンド、
D2-CLK…CHIP4のクロック、 D2-A0〜D2-A14…CHIP4
のアドレス信号、 D2-CKE…CHIP4のクロックイネーブ
ル信号、 D2-/CS…CHIP4のチップセレクト信号、 D2-
/RAS…CHIP4のロウアドレスストローブ信号、 D2-/CAS
…CHIP4のカラムアドレスストローブ信号、 D2-/WE…C
HIP4のライトイネーブル信号、 D2-DQMU/DQML…CHIP4
のインプット/アウトプットマスク信号、 D2-DQ0〜D2-
DQ15…CHIP4のデータ入出力、 D2-VCC…CHIP4の電源、
D2-VSS…CHIP4のグラウンド、 D2-VCCQ…CHIP4のI/O
用電源、 D2-VSSQ…CHIP4のI/O用グラウンド、 AS…
アクセススイッチ回路、 SRAM…スタティックランダム
アクセスメモリ、 ATD…アドレストランジションディ
テクタ、DTD…データトランジションディテクタ、 MMU
…メモリマネージメントユニット、 FIFO…ファースト
インファーストアウト(メモリ)、 R/W BUFFER…リード
/ライトバッファ、 CACHE…kキャッシュメモリ、 INT
…初期化回路、 TMP…温度測定モジュール、 RC…リ
フレッシュカウンタ、 PM…パワーマネージメントモジ
ュール、 A_CONTアクセスコントローラ、 CLK_GEN…
クロックジェネレータ、 COM_GEN…コマンドジェネレ
ータ、 S-CS…SRAM用チップセレクト信号の総称、 F-
CS…不揮発メモリ用チップセレクト信号の総称、 SHAD
OW…シャドウ領域、 /ΦA0…ATD回路によるアドレス変
化検出信号、 /ΦAN ATD回路によるアドレス変化検出
信号、 /ΦATD ATD回路出力信号、 D1…ディレイエレ
メント、 D2…ディレイエレメント、 WORK…ワーク期
間、 REF…リフレッシュ期間、 PCB…プリント回路基
板、 COVER…モジュールの封止カバー、 PATH1…CHIP
2とCHIP3又はCHIP4を接続するボンディング配線、 PAT
H2…PCBとCHIP2とを接続するボンディング配線、 PATH
3…PCBとCHIP1を接続するボンディング配線、 PATH4…
CHIP3又はCHIP4とCHIP3及びCHIP4上に搭載されたCHIP2
とを接続するボンディング配線。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 三浦 誓士 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 岩村 哲哉 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 星 浩一 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 斎藤 良和 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 5B015 JJ21 JJ31 KB36 KB52 PP03 5B060 CA15 MM01 5M024 AA50 AA70 BB22 BB39 EE12 EE30 KK32 KK33 LL11 PP01 PP02 PP03 PP05 PP07 PP08 PP10

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】第１キャパシタと第１ＭＩＳＦＥＴをそれ
    ぞれに持つ複数の第１メモリセルを含む第１メモリと、
    前記第１メモリに対する第１アクセス信号の入力のため
    の複数の第１ノードとを含む第１チップと、 第２キャパシタと第２ＭＩＳＦＥＴをそれぞれに持つ複
    数の第２メモリセルを含む第２メモリと、前記第２メモ
    リに対する第２アクセス信号の入力のための複数の第２
    ノードとを含む第２チップと、 前記複数の第１ノードに結合され前記第１チップに対す
    る第１アクセス信号を供給する複数の第３ノードと、前
    記複数の第２ノードに結合され前記第２チップに対する
    第２アクセス信号を供給する複数の第４ノードと、外部
    アクセス信号を受けるための複数の第５ノードとを有す
    るメモリコントローラを含む第３チップとを備え、 前記メモリコントローラは、第１期間において前記外部
    アクセス信号を受けた場合には前記第１メモリに対して
    アクセスを行うよう第１アクセス信号を出力し、第２期
    間において前記外部メモリアクセス信号を受けた場合に
    は前記第２メモリに対してアクセスを行うよう第２アク
    セス信号を出力する半導体装置。
  2. 【請求項２】請求項１において、 前記メモリコントローラは、前記第１期間において、前
    記外部アクセス信号に対応して前記第１メモリに対する
    読み出しまたは書込コマンド信号を前記第１アクセス信
    号として出力可能とされるともに、前記第２メモリに対
    するリフレッシュを行うためのリフレッシュコマンド信
    号を前記第２アクセス信号として出力可能とされ、 前記メモリコントローラは、前記第２期間において、前
    記外部アクセス信号に対応して前記第２メモリに対する
    読み出しまたは書込コマンド信号を前記第２アクセス信
    号として出力可能とされるともに、前記第１メモリに対
    するリフレッシュを行うためのリフレッシュコマンド信
    号を前記第１アクセス信号として出力可能とされる半導
    体装置。
  3. 【請求項３】請求項２において、前記第１メモリと前記
    第２メモリとは同じ情報を重複して記憶する期間を有す
    る半導体装置。
  4. 【請求項４】請求項１において、前記第１期間におい
    て、前記メモリコントローラは、前記第１メモリにデー
    タ書込が起きた場合には、当該書込データは所定の手順
    で前記第２メモリの対応するアドレスの前記第２メモリ
    セルに転写される半導体装置。
  5. 【請求項５】請求項１において、前記メモリコントロー
    ラは、前記第１期間と前記第２期間とを交互に時分割で
    発生する半導体装置。
  6. 【請求項６】請求項１において、前記半導体装置は、前
    記第１メモリに対する読出し／書込み許容期間であると
    ともに前記第２メモリに対するリフレッシュ期間となる
    前記第１期間と、前記第１メモリに対するリフレッシュ
    期間となるとともに前記第２メモリに対する読出し／書
    込み許容期間である前記第２期間とを交互に繰り返す半
    導体装置。
  7. 【請求項７】請求項１において、前記第１及び第２チッ
    プのそれぞれはＤＲＡＭメモリチップであり、前記第３
    チップはＳＲＡＭメモリを更に含み、 前記第３チップの前記複数の第５ノードに供給される前
    記外部アクセス信号はＳＲＡＭインターフェースである
    半導体装置。
  8. 【請求項８】請求項１において、 前記半導体装置は、前記第１、第２、及び第３チップが
    内部に含まれる封止体をさらに有し、 前記封止体は、前記第３チップと電気的接続をするため
    の複数の第１電極と、前記複数の第１電極に接続され前
    記封止体の外部に対して電気的接続をするための複数の
    第２電極とを有する半導体装置。
  9. 【請求項９】請求項８において、前記封止体は基板を含
    み、 前記第１電極は前記基板の第１主面に設けられるととも
    に、前記第１、第２、及び第３チップは前記第１主面に
    搭載され、 前記基板の前記第１主面は封止物で覆われ、 前記第２電極は前記基板の前記第１主面に対して対向す
    る側に設けられた第２主面に形成される半導体装置。
  10. 【請求項１０】請求項９において、前記は前記第１、第
    ２、及び第３チップはレジン樹脂により封止される半導
    体装置。
  11. 【請求項１１】請求項１において、 前記半導体装置は、不揮発性メモリと前記不揮発性メモ
    リに対する外部アクセス信号を受けるための複数の第５
    ノードとが含まれる第４チップと、前記半導体装置外部
    からのアドレス信号受けるためのアドレス信号端子と、
    前記半導体装置外部とのデータの入出力のためのデータ
    入出力端子とを更に有し、 前記第１及び第２チップの前記第１及び第２メモリに対
    するアクセスの際に、所定のアドレスと所定のデータは
    前記アドレス信号端子及び前記データ入出力端子を介し
    て供給され、前記第４チップの前記前記不揮発性メモリ
    ブロッに対するクアクセスに際に、所定のアドレスと所
    定のデータは前記アドレス信号端子及び前記データ入出
    力端子を介して供給される半導体装置。
  12. 【請求項１２】請求項１１において、前記半導体装置
    は、前記第１及び第２メモリに対するアクセス制御する
    ための信号が供給される複数の第１制御信号端子と、前
    記不揮発性メモリのアクセス制御のための信号が供給さ
    れる複数の第２制御信号端子と、前記第１から第４半導
    体チップに対する複数の電源端子とを更に有する半導体
    装置。
  13. 【請求項１３】請求項１において、前記第１及び第２チ
    ップのそれぞれは、クロックに同期したコマンドにより
    読出し／書込みを行うダイナミック・ランダムアクセス
    ・メモリ（ＤＲＡＭ）チップであり、前記第４チップ
    は、フラッシュメモリチップである半導体装置。
  14. 【請求項１４】第１ＤＲＡＭチップと、 第２ＤＲＡＭチップと、 前記第１及び第２ＤＲＡＭチップに結合され、前記第１
    ＤＲＡＭチップに対する第１アクセス信号を供給する複
    数の第１ノードと、前記第２ＤＲＡＭチップに対する第
    ２アクセス信号を供給する複数の第２ノードと、外部ア
    クセス信号を受けるための複数の第３ノードとを有する
    メモリコントローラを含むチップと、 不揮発性メモリチップと、 前記不揮発性メモリチップ及び前記メモリコントローラ
    を含むチップに共通に結合され、前記半導体装置外部か
    らのアドレス信号を受けるための複数のアドレス信号端
    子と、 前記不揮発性メモリチップ及び前記メモリコントローラ
    を含むチップに共通に結合され、前記半導体装置外部か
    らのデータの入出力のための複数のデータ入出力端子と
    を有する半導体装置。
  15. 【請求項１５】請求項１４において、前記半導体装置
    は、前記第１及び第２ＤＲＡＭチップに対するアクセス
    制御するための信号が前記メモリコントローラのへの制
    御信号として供給される複数の第１制御信号端子と、前
    記不揮発性メモリのアクセス制御のための信号が供給さ
    れる複数の第２制御信号端子とを更に含む半導体装置。
  16. 【請求項１６】請求項１５において、 前記半導体装置は、前記第１ＤＲＡＭチップと、前記第
    ２ＤＲＡＭチップと、前記メモリコントローラを含むチ
    ップと、前記不揮発性メモリチップとが内部に含まれる
    封止体をさらに有し、 前記複数のアドレス信号端子、前記複数のデータ入出力
    端子、前記複数の第１制御信号端子、及び前記複数の第
    ２制御信号端子は前記封止体の外部に露出する半導体装
    置。
  17. 【請求項１７】請求項１６において、前記半導体装置の
    外部から前記第１ＤＲＡＭチップ及び第２ＤＲＡＭチッ
    プに対するアクセスはＳＲＡＭインタフェースで行わ
    れ、前記半導体装置の外部からはアクセスにおいては、
    前記第１及び第２ＤＲＡＭチップに対するリフレッシュ
    によって生ずるビジー期間は生じない半導体装置。
  18. 【請求項１８】請求項１４において、前記第１メモリと
    前記第２メモリとは重複したアドレス空間を持ち同じ情
    報を重複して記憶する期間を有する半導体装置。
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