JP2012512496A - Ｄｒａｍでｓｒａｍ出力特性を具現する装置及び方法 - Google Patents
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Abstract
ＤＲＡＭを用いてＳＲＡＭの出力特性を得られるように、複数のＤＲＡＭをコントローラに並列に配列して連結し、外部装置からデータ判読に関する制御信号が入力されると、コントローラでは、１つのＤＲＡＭにはデータ出力状態の制御信号を伝送し、残りの他のＤＲＡＭにはリフレッシュ待機状態の制御信号を伝送し、出力状態のＤＲＡＭからデータを判読して外部装置に伝送し、出力状態であったＤＲＡＭにリフレッシュ待機状態の制御信号を伝送し、他の１つのＤＲＡＭに出力状態の制御信号を伝送し、出力状態のＤＲＡＭからデータを判読する段階と出力状態をリフレッシュ待機状態に変更する制御信号を伝送する段階を順次繰り返して外部装置にデータを出力する過程を含むＤＲＡＭでＳＲＡＭ出力特性を具現する方法を提供する。
【選択図】図１
【選択図】図１
Description
本発明は、ＤＲＡＭでＳＲＡＭ出力特性を具現する装置及び方法に関するもので、より詳細には、複数のＤＲＡＭを並列に配列し、コントローラで順次的にリフレッシュとデータ出力を交互に繰り返すように制御することによってＳＲＡＭの出力（Ｒｅａｄ）特性を得ることができるＤＲＡＭでＳＲＡＭ出力特性を具現する装置及び方法に関するものである。
一般に、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に比べて処理速度が遅い一方、大容量化が容易で、回路が単純で、且つ低廉であることから、主にコンピュータのメインメモリとして使用する。そして、ＳＲＡＭは、ＤＲＡＭに比べて処理速度が相当速い一方、低い集積度のために大容量化が難しく、回路が複雑で、且つ高価であることから、主にマイクロプロセッサのキャッシュメモリ（バッファメモリ）として使用する。
ＤＲＡＭは、各メモリセルを単一のトランジスタ及びキャパシタで構成するので、回路を単純に構成することが可能で、比較的低廉な費用で大容量化が可能である一方、各メモリセルが予め決定された各電圧でキャパシタを充電させることによってデータを格納するので、時間の流れとともに周期的にキャパシタから漏れる電荷を再充電又はリフレッシュしなければならないという特性を有する。
ＳＲＡＭは、各メモリセルを一対交差して結合されるトランジスタによって構成し、各セルが一対のアクセストランジスタを通してアクセッシングされるので、各メモリセルは少なくとも４個のトランジスタを含むようになり、回路が複雑で、ＤＲＡＭに比べて遥かに高価である。しかし、ＳＲＡＭは、周期的にメモリセルをリフレッシュする必要がないので、ＣＰＵ又は他の装置によって常にアクセッシング可能な状態を維持する。
すなわち、ＤＲＡＭは、ＳＲＡＭに比べて集積度、価格、消費電力などの面で長所を有しているが、データを維持させるために周期的にリフレッシュしなければならないので、これによって予期せぬ時間遅延が発生するようになる。このような理由で、アクセス時に時間遅延のないＳＲＡＭを必要とする場合は、ＤＲＡＭを使用することが不可能である。したがって、この場合は、ＳＲＡＭを使用するとき、ＳＲＡＭが有する集積度、価格、消費電力の面での短所を甘受しなければならない。
上述したＤＲＡＭの長所を用いてＳＲＡＭの短所を克服しようとする多くの努力があった。そのうち、複数のＤＲＡＭを使用して１つのＤＲＡＭが動作する間に他のＤＲＡＭがリフレッシュを行い、これを交互に行うとリフレッシュによる時間遅延を克服できることから、ＤＲＡＭを使用してＳＲＡＭ特性を具現する可能性があることを理解し、これを具現しようとする試みがあった。
特許文献１には、ＤＲＡＭで各リフレッシュを隠蔽する方法及びシステムに関する技術が公開されている。この登録特許の場合は、記録及び判読時にＤＲＡＭのリフレッシュによる遅延を克服するために２つのＤＲＡＭアレイを使用し、多様な方法で既存のＤＲＡＭの制御及びデータ経路などに複雑な回路を追加したり変更を行い、これを半導体ウェハ上で具現し、半導体部品素子として既存のＳＲＡＭに取って代わるものとしている。しかし、このような各技術は、その複雑性により、半導体ウェハ上のみで具現できるという制限を伴う。
また、特許文献２と特許文献３の技術は、２個のＤＲＡＭを使用してＳＲＡＭ素子に取って代わるものとする技術である。この技術は、チップ形態やダイ形態の一般の汎用ＤＲＡＭを使用できるが、必ず２個のＤＲＡＭを独立的に制御しなければならないので、構造的に複雑で、データの処理に追加的な遅延が必要となる。さらに、２個のＤＲＡＭを独立的に運転するので、それぞれ別個のコントローラ、データ、アドレスバスが必要であり、２個のＤＲＡＭ間のデータが不一致の場合が発生するようになり、この問題を克服することが課題として残っている。特に、データの幅が増加するほど複雑性が著しく増し、専用制御チップを製造して使用しなければならない場合も発生するようになる。この場合、少量の製品生産のための応用の場合は、該当の技術を適用することが難しくなる。
上述した２個のＤＲＡＭを使用する各従来技術は、それぞれのＤＲＡＭのための独立的なデータ、アドレスバスを必ず備えて運用しなければならないので、回路構成が複雑で、２個のＤＲＡＭ間のデータが不一致の場合が発生するようになり、この問題を克服するために多くの付加回路を運用している。
本発明は、前記のような問題を解決するためになされたもので、ＤＲＡＭを用いてＳＲＡＭの出力特性を得られるように複数のＤＲＡＭを並列に配列し、コントローラで順次的にリフレッシュとデータ出力を交互に繰り返すように制御し、複数のＤＲＡＭはデータバスとアドレスバスを共有し、複数のＤＲＡＭのデータは常に一致することを特徴とするＤＲＡＭでＳＲＡＭ出力特性を具現する装置及び方法を提供することを目的とする。
本発明に係るＤＲＡＭでＳＲＡＭ出力特性を具現する装置は、並列に配列される複数のＤＲＡＭと、前記複数のＤＲＡＭが並列に連結接続され、１つのＤＲＡＭにデータ出力状態の制御信号を伝送する場合、残りの他のＤＲＡＭにはリフレッシュ待機状態の制御信号を伝送し、出力状態の制御信号は並列に連結されたＤＲＡＭに順次伝送し、出力状態のＤＲＡＭからデータを判読して外部装置に伝送するコントローラとを含んで構成される。
本発明に係るＤＲＡＭでＳＲＡＭ出力特性を具現する方法は、複数のＤＲＡＭをコントローラに並列に配列して連結し、複数のＤＲＡＭはデータバスとアドレスバスを共有し、外部装置からデータ判読に関する制御信号が入力されると、前記コントローラでは１つのＤＲＡＭにはデータ出力状態の制御信号を伝送し、残りの他のＤＲＡＭにはリフレッシュ待機状態の制御信号を伝送し、出力状態のＤＲＡＭからデータを判読して外部装置に伝送し、出力状態であったＤＲＡＭにリフレッシュ待機状態の制御信号を伝送し、他の１つのＤＲＡＭに出力状態の制御信号を伝送し、前記出力状態のＤＲＡＭからデータを判読する段階と出力状態をリフレッシュ待機状態に変更する制御信号を伝送する段階を順次繰り返して外部装置にデータを出力する過程を含んで構成される。
前記外部装置からデータ記録に関する制御信号が入力されると、前記コントローラでは並列にＤＲＡＭに直接又はバッファメモリを用いて間接的にデータを記録するように構成される。
前記リフレッシュ待機状態では、該当するＤＲＡＭにリフレッシュを実行した後、待機する状態を維持する。
本発明に係るＤＲＡＭでＳＲＡＭ出力特性を具現する装置及び方法によると、並列に連結されたＤＲＡＭをコントローラを通して順次制御し、ＳＲＡＭのような時間遅延が発生しない出力特性を具現することが可能であるので、速いアクセスが必要である場合も、ＳＲＡＭで構成する場合に比べて同一の出力特性を有しながら集積度、価格、消費電力の面で遥かに有利である。
さらに、既存のＳＲＡＭを使用する機器において、本発明を適用してＳＲＡＭをＤＲＡＭに取り替えると、機器の小型化、原価節減、開発期間の短縮などの効果を達成することができる。
そして、本発明に係るＤＲＡＭでＳＲＡＭ出力特性を具現する装置及び方法によると、印刷回路基板やこれと類似する基板上に汎用ＤＲＡＭ（素子、モジュール、ＤＩＥ）を使用してＳＲＡＭのデータ出力特性を具現することができる。
以下、本発明に係るＤＲＡＭでＳＲＡＭ出力特性を具現する装置及び方法の好適な実施例を図面を参照して詳細に説明する。
まず、本発明に係るＤＲＡＭでＳＲＡＭ出力特性を具現する装置の一実施例は、図１に示すように、並列に配列される複数のＤＲＡＭ２０、２２及びコントローラ１０を含んで構成される。
前記複数のＤＲＡＭ２０、２２は、コントローラ１０に並列に連結接続される。
前記コントローラ１０には外部装置３０が連結される。
前記コントローラ１０は、１つのＤＲＡＭ２０にデータ出力状態の制御信号を伝送する場合、残りの他のＤＲＡＭ２２にはリフレッシュ待機状態の制御信号を伝送する。
前記出力状態の制御信号は、並列に連結されたＤＲＡＭ２０、２２に順次伝送する。並列に連結されたＤＲＡＭ２０、２２は、データバスとアドレスバスを共有する。
前記コントローラ１０では、出力状態のＤＲＡＭ２０からデータを判読して外部装置３０に伝送する。
前記では、ＤＲＡＭ２０、２２を２個で構成し、これらをコントローラ１０に並列に連結する場合を説明したが、３個以上のＤＲＡＭを並列に配列して構成することも可能である。
前記ＤＲＡＭ２０、２２としては、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）、ＲＤＲＡＭ（Ｒａｍｂｕｓ ＤＲＡＭ）、ＳＬＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｌｉｎｋ ＤＲＡＭ）、ＲＬＤＲＡＭ（Ｒｅｄｕｃｅｄ Ｌａｔｅｎｃｙ ＤＲＡＭ）などから選択したものを使用することができる。
次に、前記のように構成される装置を用いる本発明に係るＤＲＡＭでＳＲＡＭ出力特性を具現する方法の一実施例を説明する。
まず、複数のＤＲＡＭ２０、２２をコントローラ１０に並列に配列して連結する。複数のＤＲＡＭ２０、２２は、データバスとアドレスバスを共有する。
前記コントローラ１０では、外部装置３０からデータ判読に関する制御信号が入力されると、１つのＤＲＡＭ２０にはデータ出力状態の制御信号を伝送し、残りの他のＤＲＡＭ２２にはリフレッシュ待機状態の制御信号を伝送する。
そして、前記コントローラ１０では、出力状態のＤＲＡＭ２０からデータを判読して外部装置３０に伝送する。
一定間隔（周期）を置いて、前記コントローラ１０では、出力状態であったＤＲＡＭ２０にリフレッシュ待機状態の制御信号を伝送し、他の１つのＤＲＡＭ２２に出力状態の制御信号を伝送する。
前記コントローラ１０では、前記出力状態のＤＲＡＭ２０からデータを判読する段階と出力状態をリフレッシュ待機状態に変更する制御信号を伝送する段階を順次繰り返し、外部装置３０にデータを出力する過程を行う。
前記出力状態は、データの出力が進行されているか、出力要請に直ちに応じることができる状態を示す。
前記リフレッシュ待機状態では、該当するＤＲＡＭ２０、２２にリフレッシュを実行した後、待機する状態を維持する。
図２及び図３には、前記のような過程を経てＳＲＡＭの出力特性のようなデータ出力を行う状態を図表で示す。
例えば、区間０（ｔ＝０）では１つのＤＲＡＭ２０からデータを判読して出力し、区間１（ｔ＝１）では他のＤＲＡＭ２２からデータを判読して出力し、区間２（ｔ＝２）では再び１つのＤＲＡＭ２０からデータを判読して出力し、区間３（ｔ＝３）では再び他のＤＲＡＭ２２からデータを判読して出力する過程を繰り返して行う。
そして、１つのＤＲＡＭ２０は、区間０（ｔ＝０）ではデータを判読して出力し、区間１（ｔ＝１）ではリフレッシュが行われてから待機し、区間２（ｔ＝２）では再びデータを判読して出力し、区間３（ｔ＝３）では再びリフレッシュが行われてから待機する正常なＤＲＡＭの動作を繰り返して行う。
前記と同様に、他のＤＲＡＭ２２においても、区間０（ｔ＝０）ではリフレッシュが行われてから待機し、区間１（ｔ＝１）ではデータを判読して出力し、区間２（ｔ＝２）では再びリフレッシュが行われてから待機し、区間３（ｔ＝３）では再びデータを判読して出力する正常なＤＲＡＭの動作を繰り返して行う。
前記のように並列に連結されたそれぞれのＤＲＡＭ２０、２２は、正常なＤＲＡＭの作動を行うが、コントローラ１０を通して外部装置３０に出力される状態では時間遅延が発生せず、複数のＤＲＡＭのデータは常に一致する連続的な高速のＳＲＡＭデータ出力特性を示す。本発明では、複数のＤＲＡＭが独立的に記録／判読動作を行わない。また、本発明では、複数のＤＲＡＭが１つのコントローラに並列に連結され、複数のＤＲＡＭのデータが常に一致するので、データ補正のための別途の記憶場所などの複雑な装置やデータ流れ制御が必要でない。さらに、本発明は、ＤＲＡＭ技術進歩による速度向上をそのまま反映できるという長所を有する。
そして、前記外部装置３０からデータ記録に関する制御信号（データを記録するための制御信号）が入力されると、前記コントローラ１０では、並列に連結されたＤＲＡＭ２０、２２に直接又はバッファメモリ（図示せず）を用いて間接的にデータを記録するように制御信号を伝送する。
以上では、本発明に係るＤＲＡＭでＳＲＡＭ出力特性を具現する装置及び方法の好適な実施例について説明したが、本発明は、これに限定されるものではなく、特許請求の範囲、発明の詳細な説明及び添付の図面の範囲内で多様に変形して実施することができ、これも本発明の範囲に属する。
本発明の装置は、半導体メモリ装置を備えるメモリモジュールを必要とする多様な分野に利用可能である。
Claims (8)
- 並列に配列され、データバス及びアドレスバスを共有する複数のＤＲＡＭと、
前記複数のＤＲＡＭが並列に連結接続され、１つのＤＲＡＭにデータ出力状態の制御信号を伝送する場合、残りの他のＤＲＡＭにはリフレッシュ待機状態の制御信号を伝送し、出力状態の制御信号は並列に連結されたＤＲＡＭに順次伝送し、出力状態のＤＲＡＭからデータを判読して外部装置に伝送するコントローラと、を含み、
前記コントローラでは、外部装置からデータ記録に関する制御信号が伝送されると、前記並列に連結された複数のＤＲＡＭに同時にデータを記録し、前記複数のＤＲＡＭは独立的に記録／判読動作を行わなく、前記複数のＤＲＡＭのデータは常に一致することを特徴とするＤＲＡＭでＳＲＡＭ出力特性を具現する装置。 - 前記ＤＲＡＭとしては、ＳＤＲＡＭ、ＲＤＲＡＭ、ＳＬＤＲＡＭ、ＲＬＤＲＡＭのうち１つを選択して使用する、請求項１に記載のＤＲＡＭでＳＲＡＭ出力特性を具現する装置。
- 複数のＤＲＡＭをコントローラに並列に配列連結してデータバス及びアドレスバスを共有させ、
前記コントローラでは、外部装置からデータ記録に関する制御信号が伝送されると、前記並列に連結された複数のＤＲＡＭに同時にデータを記録し、前記複数のＤＲＡＭは独立的に記録／判読動作を行わなく、前記複数のＤＲＡＭのデータを常に一致させ、
外部装置からデータ判読に関する制御信号が入力されると、前記コントローラでは、１つのＤＲＡＭにはデータ出力状態の制御信号を伝送し、残りの他のＤＲＡＭにはリフレッシュ待機状態の制御信号を伝送し、
出力状態のＤＲＡＭからデータを判読して外部装置に伝送し、
出力状態であったＤＲＡＭにリフレッシュ待機状態の制御信号を伝送し、他の１つのＤＲＡＭに出力状態の制御信号を伝送し、
前記出力状態のＤＲＡＭからデータを判読する段階と出力状態をリフレッシュ待機状態に変更する制御信号を伝送する段階を順次繰り返して外部装置にデータを出力する過程を含むＤＲＡＭでＳＲＡＭ出力特性を具現する方法。 - 前記コントローラに外部装置からデータ記録に関する制御信号が入力されると、前記コントローラでは、並列にＤＲＡＭに直接又はバッファメモリを用いて間接的にデータを記録する、請求項３に記載のＤＲＡＭでＳＲＡＭ出力特性を具現する方法。
- 前記リフレッシュ待機状態では、該当するＤＲＡＭにリフレッシュを実行してから待機する状態を維持する、請求項３に記載のＤＲＡＭでＳＲＡＭ出力特性を具現する方法。
- 前記出力状態では、データの出力が進行されたり、出力要請に直ちに応じることができる状態を維持する、請求項３に記載のＤＲＡＭでＳＲＡＭ出力特性を具現する方法。
- 前記ＤＲＡＭとしては、ＳＤＲＡＭ、ＲＤＲＡＭ、ＳＬＤＲＡＭ、ＲＬＤＲＡＭのうち１つを選択して使用する、請求項３に記載のＤＲＡＭでＳＲＡＭ出力特性を具現する装置。
- 前記コントローラが出力状態とリフレッシュ待機状態を交替するとき、出力要請が進行中の場合は、出力要請の完了後に交替する、請求項３に記載のＤＲＡＭでＳＲＡＭ出力特性を具現する方法。
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