JPH1011348A - Ｄｒａｍの制御装置およびそのｄｒａｍ - Google Patents

Ｄｒａｍの制御装置およびそのｄｒａｍ

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JPH1011348A
JPH1011348A JP8181691A JP18169196A JPH1011348A JP H1011348 A JPH1011348 A JP H1011348A JP 8181691 A JP8181691 A JP 8181691A JP 18169196 A JP18169196 A JP 18169196A JP H1011348 A JPH1011348 A JP H1011348A
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JP8181691A
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Masayuki Ishigami
正之 石上
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Ricoh Co Ltd
Original Assignee
Ricoh Co Ltd
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Abstract

(57)【要約】 【課題】 リフレッシュによるＤＲＡＭアクセスの待機
状態を回避し，システム全体の処理動作速度の向上を図
ること。 【解決手段】 各々同一のアドレス空間を有するＤＲＡ
Ｍブロック１１０，１１１と，各々異なるリフレッシュ
発生時間が設定されているリフレッシュタイマ１０１，
１０２と，データ制御のためのデータバッファ１０８
と，アクセスとリフレッシュとを調停するアービタ１０
３と，アービタ１０３の出力信号により所定の制御信号
を生成するタイミング生成回路１０４と，アービタ１０
３の出力信号によりＤＲＡＭブロック１１０，１１１に
対応するアドレスを保持するアドレスバッファ１０６，
１０７とを備え，アービタ１０３が，アクセスとリフレ
ッシュとが同時に発生，または既にアクセス中の場合，
ＤＲＡＭブロック１１０にはリフレッシュを，ＤＲＡＭ
ブロック１１１にはアクセスを実行させる。

Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本発明は各種情報処理装置に
用いられるＤＲＡＭとそのＤＲＡＭ制御に利用されるＤ
ＲＡＭの制御装置およびそのＤＲＡＭに関し，より詳細
には，同一アドレス空間のＤＲＡＭを２重化し，各ＤＲ
ＡＭブロックのリフレッシュタイミングをずらし，一方
のＤＲＡＭブロックがリフレッシュ動作中であっても，
リフレッシュ動作を行っていないＤＲＡＭブロックを用
いてバスからのアクセス動作を行うＤＲＡＭの制御装置
およびそのＤＲＡＭに関する。
【０００２】
【従来の技術】図６は，一般的な情報処理システムにお
ける構成を示すブロック図であり，バス６０１に，各種
制御を司るＣＰＵ６０２と，複数のＤＲＡＭからなるＤ
ＲＡＭアレイ６０３を制御するＤＲＡＭコントローラ６
０４と，Ｉ／Ｏ６０５〜６０６を制御するＤＭＡコント
ローラ６０７と，バス６０１を制御するバス調停回路６
０８とが接続されている。
【０００３】また，図７は，上記従来におけるＤＲＡＭ
コントローラの構成を示すブロック図であり，トランジ
スタ技術SPECIAL No.25 最新マイコン・メモリ・システ
ム設計法に開示されているものである。図において，６
０４はＤＲＡＭコントローラ，７１０はＭＰＵ，７２０
は複数のＤＲＡＭからなるＤＲＡＭアレイ，７３０はデ
ータを書き込んだり読み出したりする場合のデータ制御
用のデータバッファである。
【０００４】このＤＲＡＭコントローラ６０４は，一定
周期でリフレッシュ要求を発生するリフレッシュタイマ
７０１と，通常のＤＲＡＭアクセスのアドレスとリフレ
ッシュアドレスとを切り分けるアドレスマルチプレクサ
７０２と，通常のアクセスとリフレッシュとを調停する
アービタ７０３と，該アービタ７０３からの制御に基づ
いてＤＲＡＭアレイ７２０に対してＲＡＳ，ＣＡＳ，Ｒ
／Ｗなどの必要な制御信号を生成するタイミング生成回
路７０４とから構成されている。
【０００５】なお，７０５はリフレッシュアドレスカウ
ンタであり，該リフレッシュアドレスカウンタ７０５お
よびそれに関わる信号は，ＣＡＳビフォアＲＡＳリフレ
ッシュ方式では不要である。
【０００６】次に，以上のように構成されたＤＲＡＭコ
ントローラ６０４の動作を説明する。ＭＰＵ７１０から
ＤＲＡＭアレイ７２０へのアクセス要求がアービタ７０
３に出されると，アービタ７０３はアクセス要求に基づ
いてデータの読み出し／書き込みを実行する。しかし，
リフレッシュタイマ７０１からのリフレッシュ要求があ
る場合は，アービタ７０３はＭＰＵ７１０からのアクセ
ス要求をペンディング状態にし，リフレッシュ動作を実
行させる。該リフレッシュ動作が完了すると，上記ペン
ディングしていたＭＰＵ７１０からのアクセス要求に応
じた動作を実行させる。
【０００７】しかしながら，上記ＤＲＡＭコントローラ
６０４は，リフレッシュ期間中にアクセス動作を実行す
ることができないため，システム全体の処理動作速度を
低下させていた。そこで，たとえば特開平６−２８８５
０号公報に開示されているように，ＤＲＡＭをバンク分
けし，リフレッシュ要求のバンクとアクセス要求のバン
クが一致しない場合，アクセス動作とリフレッシュ動作
とを同時に実行させている。
【０００８】
【発明が解決しようとする課題】しかしながら，上記に
示されるような従来の技術にあっては，アクセス動作と
リフレッシュ動作とが同一バンクに重なった場合に，ア
クセス動作が待機状態となって動作が一時的に停滞する
ため，システム全体の処理動作速度を低下させるという
問題点があった。
【０００９】本発明は，上記に鑑みてなされたものであ
って，ＤＲＡＭを搭載したメモリシステムにおいて，リ
フレッシュ動作によるＤＲＡＭアクセス動作の待機状態
を回避し，システム全体の処理動作速度の向上を図るこ
とを目的とする。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めに，請求項１に係るＤＲＡＭの制御装置にあっては，
データの読み出し／書き込みのアクセス動作が行われ，
それぞれ同一のアドレス空間を有する第１および第２の
ＤＲＡＭブロックと，前記第１および第２のＤＲＡＭブ
ロックに対し，それぞれ異なるリフレッシュ要求の発生
時間が設定されている第１および第２のリフレッシュタ
イマと，前記第１および第２のＤＲＡＭブロックのアク
セス動作時のデータを制御するための第１のデータバッ
ファと，前記アクセス動作と前記第１および第２のリフ
レッシュタイマからのリフレッシュ動作とを調停する調
停手段と，前記調停手段の出力信号に基づいて前記第１
および第２のＤＲＡＭブロックに対して所定の制御信号
を生成するタイミング生成手段と，前記調停手段の出力
信号に基づいて前記第１および第２のＤＲＡＭブロック
に対応するアドレスを保持する第１および第２のアドレ
ス保持手段と，を備え，前記調停手段が，前記アクセス
動作および前記第１のリフレッシュタイマからのリフレ
ッシュ動作が同時に発生した場合，あるいは既にアクセ
ス動作を実行中である場合，前記第１のＤＲＡＭブロッ
クに対してはリフレッシュ動作を，前記第２のＤＲＡＭ
ブロックに対してはアクセス動作を実行させるものであ
る。
【００１１】すなわち，ＤＲＡＭからなるメモリを２重
化し，各ＤＲＡＭブロックのリフレッシュタイミングを
ずらし，リードアクセスがリフレッシュにより妨げられ
ないようにすることにより，アクセス動作の待機状態を
回避させ，メモリアクセスの処理効率を向上させる。
【００１２】また，請求項２に係るＤＲＡＭの制御装置
にあっては，前記調停手段は，前記第１および第２のＤ
ＲＡＭブロックが共にリフレッシュ動作でない場合，前
記第１および第２のＤＲＡＭブロックに同時に書き込み
動作を実行させるものである。
【００１３】すなわち，請求項１において，ＣＰＵやＤ
ＭＡコントローラからメモリへの書き込み要求があった
とき何れのメモリもリフレッシュ動作でない場合，調停
手段がタイミング生成手段を制御し，両ＤＲＡＭブロッ
クに対し同時にデータを書き込むことにより，両ＤＲＡ
Ｍブロックのデータの一貫性を維持する。
【００１４】また，請求項３に係るＤＲＡＭの制御装置
にあっては，前記第１および第２のＤＲＡＭブロックに
対する書き込みデータをラッチするデータラッチ手段
と，前記データラッチ手段によりラッチした書き込みデ
ータを制御するための第２のデータバッファと，前記第
１および第２のＤＲＡＭブロックのアドレスをラッチす
るアドレスラッチ手段と，をさらに備え，前記調停手段
が，前記データラッチ手段と前記第２のデータバッファ
および前記アドレスラッチ手段を制御し，書き込みデー
タとアドレスをラッチし，前記第１のＤＲＡＭブロック
のリフレッシュ動作が終了した後，前記タイミング生成
手段と前記第１のアドレスバッファを制御し，前記ラッ
チしたデータを前記第１のＤＲＡＭブロックに書き込む
ものである。
【００１５】すなわち，リフレッシュ動作と書き込みア
クセスとが重なった場合，一方のリフレッシュ動作では
ないＤＲＡＭブロックにのみ書き込みを実行させると同
時に，書き込みデータを保持し，もう一方のＤＲＡＭブ
ロックのリフレッシュ終了後に自動的に書き込まれたＤ
ＲＡＭブロックからデータの内容をコピーすることによ
り，ＣＰＵやＤＭＡコントローラがリフレッシュを意識
することなく両ＤＲＡＭブロックのデータの一貫性を維
持する。
【００１６】また，請求項４に係るＤＲＡＭの制御装置
にあっては，前記第１および第２のＤＲＡＭブロックに
対する書き込みデータをラッチするデータラッチ手段
と，前記データラッチ手段によりラッチした書き込みデ
ータを制御するための第２のデータバッファと，前記第
１および第２のＤＲＡＭブロックのアドレスをラッチす
るアドレスラッチ手段と，をさらに備え，前記調停手段
が，前記データラッチ手段と前記第２のデータバッファ
および前記アドレスラッチ手段を制御し，書き込みデー
タとアドレスをラッチし，前記第１のＤＲＡＭブロック
がリフレッシュ動作中の場合，前記第１のＤＲＡＭブロ
ックのリフレッシュ動作が終了した後，前記タイミング
生成手段と前記第１のアドレスバッファを制御し，前記
ラッチしたデータを前記第１のＤＲＡＭブロックに書き
込み，前記第２のＤＲＡＭブロックがリフレッシュ動作
中の場合，前記第２のＤＲＡＭブロックのリフレッシュ
動作が終了した後，前記タイミング生成手段と前記第２
のアドレスバッファを制御し，前記ラッチしたデータを
前記第２のＤＲＡＭブロックに書き込むものである。
【００１７】すなわち，リフレッシュ動作と書き込みア
クセスとが重なった場合，一方のリフレッシュ動作では
ないＤＲＡＭブロックにのみ書き込みを実行させると同
時に，書き込みデータを保持し，もう一方のＤＲＡＭブ
ロックのリフレッシュ終了後に自動的に保持したデータ
を書き込むことにより，ＣＰＵやＤＭＡコントローラが
リフレッシュを意識することなく両ＤＲＡＭブロックの
データの一貫性を維持する。
【００１８】また，請求項５に係るＤＲＡＭの制御装置
にあっては，前記第１のデータバッファはデータを比較
する機能をさらに備え，前記調停手段が，リードアクセ
ス要求とリフレッシュ動作とが競合しない場合，前記第
１および第２のＤＲＡＭブロックから並行してデータを
読み出すように前記タイミング生成手段と前記第１およ
び第２のアドレスバッファを制御し，前記第１のデータ
バッファにより両データを比較し，データの誤りをチェ
ックするものである。
【００１９】すなわち，リードアクセス要求とリフレッ
シュ動作が競合しない場合は，両ＤＲＡＭブロックから
データを読み出し，その内容を比較してデータの誤りチ
ェックを実行することにより，確実なリードアクセスが
可能となる。
【００２０】また，請求項６に係るＤＲＡＭの制御装置
にあっては，前記第１および第２のＤＲＡＭブロックに
パリティビットを付加し，前記パリティビットによりパ
リティエラーをチェックする第１および第２のパリティ
チェック手段をさらに備え，前記調停手段が，リードア
クセス要求とリフレッシュ動作とが競合しない場合，前
記第１および第２のＤＲＡＭブロックからデータを読み
出し，かつ，一方のＤＲＡＭブロックにパリティエラー
が発生した場合，パリティエラーが発生していないＤＲ
ＡＭブロックからのデータを供給させると共に，パリテ
ィエラーが発生したＤＲＡＭブロックのデータに正しい
データを書き込んで訂正させるものである。
【００２１】すなわち，それぞれのＤＲＡＭブロックに
パリティビットを付けると共に，ＤＲＡＭコントローラ
にパリティチェック機能を持たせ，リードアクセス要求
とリフレッシュ動作が競合しない場合は，両ＤＲＡＭブ
ロックからのデータを供給すると共に，パリティエラー
の生じたＤＲＡＭブロックのデータに正しいデータを書
き込んで訂正することにより，一時的なエラーを回復さ
せ，メモリの信頼性を向上させる。
【００２２】また，請求項７に係るＤＲＡＭにあって
は，Ｉ／ＯからＤＭＡアクセスされるメモリ空間に対し
てのみ前記請求項１ないし６に記載のＤＲＡＭの制御装
置が適用され，他のメモリ空間に対しては通常のＤＲＡ
Ｍの制御装置で制御されるように構成するものである。
【００２３】すなわち，メモリの２重化をＤＭＡを介し
てアクセスされる領域（メモリ空間）のみを対象とする
ことにより，メモリ全体のコストアップを抑制する。
【００２４】
【発明の実施の形態】以下，本発明のＤＲＡＭの制御装
置およびそのＤＲＡＭについて添付図面を参照し，〔実
施の形態１〕，〔実施の形態２〕，〔実施の形態３〕，
〔実施の形態４〕，〔実施の形態５〕の順に詳細に説明
する。
【００２５】〔実施の形態１〕 （実施の形態１の構成）図１は，実施の形態１に係るＤ
ＲＡＭコントローラの構成を示すブロック図である。図
において，１００はＤＲＡＭコントローラであり，一定
周期でリフレッシュ要求を発生する第１および第２のリ
フレッシュタイマ１０１〜１０２と，通常のアクセスと
リフレッシュ動作を調停する調停手段としてのアービタ
１０３と，アービタ１０３からの制御に基づいて後述す
る２つＤＲＡＭブロックに対しＲＡＳ，ＣＡＳ，Ｒ（リ
ード）／Ｗ（ライト）などの必要な制御信号を生成する
タイミング生成手段としてのタイミング生成回路１０４
と，アドレスを解読し，ＤＲＡＭの選択信号を生成する
アドレスデコーダ１０５と，第１および第２のアドレス
保持手段としてのアドレスバッファ１０６〜１０７と，
ＤＲＡＭにデータを書き込んだり読み出したりする場合
のデータ制御用のデータバッファ１０８とから構成され
ている。
【００２６】また，１０９はＣＰＵやＤＭＡコントロー
ラからの各信号をＤＲＡＭコントローラ１００に与える
ためのバス，１１０は第１のＤＲＡＭブロック，１１１
は第２のＤＲＡＭブロックである。
【００２７】（実施の形態１の動作）次に，以上のよう
に構成されたＤＲＡＭコントローラ１００の動作につい
て説明する。
【００２８】ＤＲＡＭコントローラ１００に対し，ＣＰ
ＵやＤＭＡコントローラからバス１０９を介してリード
アクセスが行われると同時に，リフレッシュタイマ１０
１からリフレッシュ要求があったか，あるいはすでにリ
フレッシュ動作に入っている場合，アービタ１０３は一
方のＤＲＡＭブロック１１０に対してはリフレッシュ動
作，他方のＤＲＡＭブロック１１１に対してはリードア
クセスするようにタイミング生成回路１０４とアドレス
バッファ１０６〜１０７を制御する。
【００２９】また，書き込みアクセス時に何れのリフレ
ッシュタイマ１０１〜１０２からもリフレッシュ要求が
ない場合，アービタ１０３は２つのＤＲＡＭブロック１
１０〜１１１に対して書き込み動作を実行するようにタ
イミング生成回路１０４とアドレスバッファ１０６〜１
０７を制御する。
【００３０】〔実施の形態２〕ところで，上記実施の形
態１の動作において，書き込み時に，たとえばリフレッ
シュタイマ１０１からリフレッシュ要求が発生した場
合，ＤＲＡＭブロック１１１に対しては書き込みアクセ
スを行うことができるが，ＤＲＡＭブロック１１０のデ
ータ更新は行われずＤＲＡＭブロック１１０とＤＲＡＭ
ブロック１１１との間で一貫性が維持できなくなる。こ
の場合，この一貫性を保つにはその旨をＣＰＵあるいは
ＤＭＡコントローラに通知し，ＤＲＡＭブロック１１０
がリフレッシュ動作でないときに再度書き込みアクセス
を行う必要があり，システムの効率低下と，ＣＰＵやＤ
ＭＡコントローラ側を複雑化することになる。そこで，
このような弊害を解消するため，この実施の形態２では
以下のような構成・動作で対応する。
【００３１】（実施の形態２の構成）図２は，実施の形
態２に係るＤＲＡＭコントローラの構成を示すブロック
図である。ここでのＤＲＡＭコントローラ２００は，前
述の実施の形態１で説明したＤＲＡＭコントローラ１０
０に対し，アドレスをラッチするアドレスラッチ手段と
してのアドレスラッチ２０１と，データをラッチするデ
ータラッチ手段としてのデータラッチ２０２と，第２の
データバッファ２０３とを付加した構成となっている。
なお，他の構成要素およびその機能は実施の形態１と同
様であるため，図１と同一符号を付してその説明は省略
する。
【００３２】（実施の形態２の動作）次に，以上のよう
に構成されたＤＲＡＭコントローラ２００の動作につい
て説明する。基本的な動作は前述の実施の形態１と同じ
であるので，この実施の形態２の特徴となる部分につい
て述べる。
【００３３】書き込みアクセス時に，アービタ１０３は
データラッチ２０２とデータバッファ２０３およびアド
レスラッチ２０１を制御し，書き込みデータとアドレス
をラッチし，ＤＲＡＭブロック１１０のリフレッシュ終
了後，タイミング生成回路１０４とアドレスバッファ１
０６を制御し，ＤＲＡＭブロック１１０に上記ラッチし
たデータを書き込む。
【００３４】〔実施の形態３〕 （実施の形態３の構成）図３は，実施の形態３に係るＤ
ＲＡＭコントローラの構成を示すブロック図である。こ
こでのＤＲＡＭコントローラ３００は，前述の実施の形
態１で説明したＤＲＡＭコントローラ１００のデータバ
ッファ１０８に代わりに，比較機能を備えたデータバッ
ファ・比較回路３０１を設けた構成となっている。な
お，他の構成要素およびその機能は実施の形態１と同様
であるため，図１と同一符号を付してその説明は省略す
る。
【００３５】（実施の形態３の動作）次に，以上のよう
に構成されたＤＲＡＭコントローラ３００の動作につい
て説明する。基本的な動作は前述の実施の形態１と同じ
であるので，この実施の形態３の特徴となる部分につい
て述べる。
【００３６】リードアクセス時，リフレッシュタイマ１
０１〜１０２共にリフレッシュ要求を出していない場
合，アービタ１０３はＤＲＡＭブロック１１０およびＤ
ＲＡＭブロック１１１の両方から並行してデータを読み
出すようにタイミング生成回路１０４とアドレスバッフ
ァ１０６〜１０７を制御し，データバッファ・比較回路
３０１にデータを送る。
【００３７】そして，このデータバッファ・比較回路３
０１において両データを比較し，その結果，一致すれば
そのままバス１０９を介し，アクセスのもとにデータを
返す。一方，上記比較の結果が不一致である場合には，
データバッファ・比較回路３０１はデータを返さずにア
ービタ１０３に通知し，アービタ１０３がバス１０９を
介してデータエラー発生を通知する。
【００３８】〔実施の形態４〕 （実施の形態４の構成）図４は，実施の形態４に係るＤ
ＲＡＭコントローラの構成を示すブロック図である。こ
こでのＤＲＡＭコントローラ４００は，前述の実施の形
態２で説明したＤＲＡＭコントローラ２００に対し，第
１および第２のパリティチェック手段としてのパリティ
回路４０１〜４０２を付加した構成となっている。な
お，他の構成要素およびその機能は実施の形態１と同様
であるため，図２と同一符号を付してその説明は省略す
る。
【００３９】（実施の形態４の動作）次に，以上のよう
に構成されたＤＲＡＭコントローラ４００の動作につい
て説明する。基本的な動作は前述の実施の形態１および
２と同じであるので，この実施の形態４の特徴となる部
分について述べる。
【００４０】リードアクセス時，リフレッシュタイマ１
０１〜１０２共にリフレッシュ要求を出していない場
合，アービタ１０３はＤＲＡＭブロック１１０およびＤ
ＲＡＭブロック１１１の両方から並行してデータを読み
出すようにタイミング生成回路１０４とアドレスバッフ
ァ１０６〜１０７を制御すると共に，パリティ回路４０
１〜４０２の結果を受け，何れもパリティエラーでなけ
れば，ＤＲＡＭブロック１１０のデータをデータバッフ
ァ１０８を介してバス１０９に返す。
【００４１】一方，たとえばＤＲＡＭブロック１１０の
データがパリティエラーと検出された場合は，ＤＲＡＭ
ブロック１１１のデータをデータバッファ１０８を介し
てバス１０９に返すと共に，タイミング生成回路１０４
とアドレスバッファ１０６を制御し，ＤＲＡＭブロック
１１０を正しいデータに更新する。なお，アクセスアド
レスはアドレスラッチ２０１に保持されている。
【００４２】〔実施の形態５〕ところで，最近の高速Ｃ
ＰＵは数レベルのキャッシュメモリを備えていることが
多い。また，ＤＭＡによるＩ／Ｏ側はキャッシュ機構を
持たずに直接メインメモリにアクセスする構成のシステ
ムが多い。たとえば，デジタル複写機やプリンタなどの
コントローラにおいて，プリントエンジンに出力するイ
メージデータをメインメモリからＤＭＡ転送する場合，
リフレッシュ動作との競合でデータ転送が送れると致命
的な性能低下やデータロスに繋がる場合がある。そこ
で，このような状況を回避するために以下のような構成
・動作とする。
【００４３】（実施の形態５の構成）図５は，実施の形
態５に係る情報処理システムの構成を示すブロック図で
ある。バス１０９に，ＣＰＵ５０１と，ＤＲＡＭアレイ
５０２を制御するＤＲＡＭコントローラ５０３と，Ｉ／
Ｏ５０５〜５０６を制御するＤＭＡコントローラ５０６
と，バス調停回路５０７とが接続されている。
【００４４】また，ＤＲＡＭアレイ５０２は，Ｉ／Ｏ空
間５０８〜５０９のみを２重化した構成となっている。
【００４５】（実施の形態５の動作）以上の構成におい
て，Ｉ／Ｏ５０４からＤＭＡコントローラ５０６でアク
セスされるメモリ空間に対してのみ前述のＤＲＡＭコン
トローラ１００，２００，３００，４００の何れかによ
る制御を適用して動作し，他のメモリ空間に対しては通
常のＤＲＡＭコントローラ（たとえば，図７に示すよう
なＤＲＡＭコントローラ６０４）で制御する。
【００４６】
【発明の効果】以上説明したように，本発明に係るＤＲ
ＡＭの制御装置（請求項１）によれば，ＤＲＡＭからな
るメモリを２重化し，各ＤＲＡＭブロックのリフレッシ
ュタイミングをずらし，リードアクセスがリフレッシュ
により妨げられないようにするため，アクセス動作の待
機状態を回避させ，メモリアクセスの処理効率を向上さ
せることができる。
【００４７】また，本発明に係るＤＲＡＭの制御装置
（請求項２）によれば，請求項１において，ＣＰＵやＤ
ＭＡコントローラからメモリへの書き込み要求があった
とき何れのメモリもリフレッシュ動作でない場合，調停
手段がタイミング生成手段を制御し，両ＤＲＡＭブロッ
クに対し同時にデータを書き込むため，両ＤＲＡＭブロ
ックのデータの一貫性を維持することができる。
【００４８】また，本発明に係るＤＲＡＭの制御装置
（請求項３）によれば，リフレッシュ動作と書き込みア
クセスとが重なった場合，一方のリフレッシュ動作では
ないＤＲＡＭブロックにのみ書き込みを実行させると同
時に，書き込みデータを保持し，もう一方のＤＲＡＭブ
ロックのリフレッシュ終了後に自動的に書き込まれたＤ
ＲＡＭブロックからデータの内容をコピーするため，Ｃ
ＰＵやＤＭＡコントローラがリフレッシュを意識するこ
となく両ＤＲＡＭブロックのデータの一貫性を維持する
ことができる。
【００４９】また，本発明に係るＤＲＡＭの制御装置
（請求項４）によれば，リフレッシュ動作と書き込みア
クセスとが重なった場合，一方のリフレッシュ動作では
ないＤＲＡＭブロックにのみ書き込みを実行させると同
時に，書き込みデータを保持し，もう一方のＤＲＡＭブ
ロックのリフレッシュ終了後に自動的に保持したデータ
を書き込むため，ＣＰＵやＤＭＡコントローラがリフレ
ッシュを意識することなく両ＤＲＡＭブロックのデータ
の一貫性を維持することができる。
【００５０】また，本発明に係るＤＲＡＭの制御装置
（請求項５）によれば，リードアクセス要求とリフレッ
シュ動作が競合しない場合は，両ＤＲＡＭブロックから
データを読み出し，その内容を比較してデータの誤りチ
ェックを実行するため，確実なリードアクセスが可能と
なる。
【００５１】また，本発明に係るＤＲＡＭの制御装置
（請求項６）によれば，それぞれのＤＲＡＭブロックに
パリティビットを付けると共に，ＤＲＡＭコントローラ
にパリティチェック機能を持たせ，リードアクセス要求
とリフレッシュ動作が競合しない場合は，両ＤＲＡＭブ
ロックからのデータを供給すると共に，パリティエラー
の生じたＤＲＡＭブロックのデータに正しいデータを書
き込んで訂正するため，一時的なエラーを回復させ，メ
モリの信頼性を向上させることができる。
【００５２】また，本発明に係るＤＲＡＭ（請求項７）
によれば，メモリの２重化をＤＭＡを介してアクセスさ
れる領域（メモリ空間）のみを対象とするため，メモリ
全体のコストアップを抑制することができる。
【図面の簡単な説明】
【図１】実施の形態１に係るＤＲＡＭコントローラの構
成を示すブロック図である。
【図２】実施の形態２に係るＤＲＡＭコントローラの構
成を示すブロック図である。
【図３】実施の形態３に係るＤＲＡＭコントローラの構
成を示すブロック図である。
【図４】実施の形態４に係るＤＲＡＭコントローラの構
成を示すブロック図である。
【図５】実施の形態５に係る情報処理システムの構成を
示すブロック図である。
【図６】一般的な情報処理システムにおける構成を示す
ブロック図である。
【図７】従来におけるＤＲＡＭコントローラの構成を示
すブロック図である。
【符号の説明】
１００ ＤＲＡＭコントローラ １０１，１０２ リフレッシュタイマ １０３ アービタ １０４ タイミング生成回路 １０６，１０７ アドレスバッファ １０８ データバッファ １１０ 第１のＤＲＡＭ １１１ 第２のＤＲＡＭ ２００ ＤＲＡＭコントローラ ２０１ アドレスラッチ ２０２ データラッチ ２０３ データバッファ ３００ ＤＲＡＭコントローラ ３０１ データバッファ・比較回路 ４００ ＤＲＡＭコントローラ ４０１，４０２ パリティ回路 ５０１ ＣＰＵ ５０１，５０２ Ｉ／Ｏ空間 ５０４，５０５ Ｉ／Ｏ ５０６ ＤＭＡコントローラ

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 データの読み出し／書き込みのアクセス
    動作が行われ，それぞれ同一のアドレス空間を有する第
    １および第２のＤＲＡＭブロックと，前記第１および第
    ２のＤＲＡＭブロックに対し，それぞれ異なるリフレッ
    シュ要求の発生時間が設定されている第１および第２の
    リフレッシュタイマと，前記第１および第２のＤＲＡＭ
    ブロックのアクセス動作時のデータを制御するための第
    １のデータバッファと，前記アクセス動作と前記第１お
    よび第２のリフレッシュタイマからのリフレッシュ動作
    とを調停する調停手段と，前記調停手段の出力信号に基
    づいて前記第１および第２のＤＲＡＭブロックに対して
    所定の制御信号を生成するタイミング生成手段と，前記
    調停手段の出力信号に基づいて前記第１および第２のＤ
    ＲＡＭブロックに対応するアドレスを保持する第１およ
    び第２のアドレス保持手段と，を備え，前記調停手段
    が，前記アクセス動作および前記第１のリフレッシュタ
    イマからのリフレッシュ動作が同時に発生した場合，あ
    るいは既にアクセス動作を実行中である場合，前記第１
    のＤＲＡＭブロックに対してはリフレッシュ動作を，前
    記第２のＤＲＡＭブロックに対してはアクセス動作を実
    行させることを特徴とするＤＲＡＭの制御装置。
  2. 【請求項２】 前記調停手段は，前記第１および第２の
    ＤＲＡＭブロックが共にリフレッシュ動作でない場合，
    前記第１および第２のＤＲＡＭブロックに同時に書き込
    み動作を実行させることを特徴とする請求項１に記載の
    ＤＲＡＭの制御装置。
  3. 【請求項３】 前記第１および第２のＤＲＡＭブロック
    に対する書き込みデータをラッチするデータラッチ手段
    と，前記データラッチ手段によりラッチした書き込みデ
    ータを制御するための第２のデータバッファと，前記第
    １および第２のＤＲＡＭブロックのアドレスをラッチす
    るアドレスラッチ手段と，をさらに備え，前記調停手段
    が，前記データラッチ手段と前記第２のデータバッファ
    および前記アドレスラッチ手段を制御し，書き込みデー
    タとアドレスをラッチし，前記第１のＤＲＡＭブロック
    のリフレッシュ動作が終了した後，前記タイミング生成
    手段と前記第１のアドレスバッファを制御し，前記ラッ
    チしたデータを前記第１のＤＲＡＭブロックに書き込む
    ことを特徴とする請求項１に記載のＤＲＡＭの制御装
    置。
  4. 【請求項４】 前記第１および第２のＤＲＡＭブロック
    に対する書き込みデータをラッチするデータラッチ手段
    と，前記データラッチ手段によりラッチした書き込みデ
    ータを制御するための第２のデータバッファと，前記第
    １および第２のＤＲＡＭブロックのアドレスをラッチす
    るアドレスラッチ手段と，をさらに備え，前記調停手段
    が，前記データラッチ手段と前記第２のデータバッファ
    および前記アドレスラッチ手段を制御し，書き込みデー
    タとアドレスをラッチし，前記第１のＤＲＡＭブロック
    がリフレッシュ動作中の場合，前記第１のＤＲＡＭブロ
    ックのリフレッシュ動作が終了した後，前記タイミング
    生成手段と前記第１のアドレスバッファを制御し，前記
    ラッチしたデータを前記第１のＤＲＡＭブロックに書き
    込み，前記第２のＤＲＡＭブロックがリフレッシュ動作
    中の場合，前記第２のＤＲＡＭブロックのリフレッシュ
    動作が終了した後，前記タイミング生成手段と前記第２
    のアドレスバッファを制御し，前記ラッチしたデータを
    前記第２のＤＲＡＭブロックに書き込むことを特徴とす
    る請求項１に記載のＤＲＡＭの制御装置。
  5. 【請求項５】 前記第１のデータバッファはデータを比
    較する機能をさらに備え，前記調停手段が，リードアク
    セス要求とリフレッシュ動作とが競合しない場合，前記
    第１および第２のＤＲＡＭブロックから並行してデータ
    を読み出すように前記タイミング生成手段と前記第１お
    よび第２のアドレスバッファを制御し，前記第１のデー
    タバッファにより両データを比較し，データの誤りをチ
    ェックすることを特徴とする請求項１に記載のＤＲＡＭ
    の制御装置。
  6. 【請求項６】 前記第１および第２のＤＲＡＭブロック
    にパリティビットを付加し，前記パリティビットにより
    パリティエラーをチェックする第１および第２のパリテ
    ィチェック手段をさらに備え，前記調停手段が，リード
    アクセス要求とリフレッシュ動作とが競合しない場合，
    前記第１および第２のＤＲＡＭブロックからデータを読
    み出し，かつ，一方のＤＲＡＭブロックにパリティエラ
    ーが発生した場合，パリティエラーが発生していないＤ
    ＲＡＭブロックからのデータを供給させると共に，パリ
    ティエラーが発生したＤＲＡＭブロックのデータに正し
    いデータを書き込んで訂正させることを特徴とする請求
    項１に記載のＤＲＡＭの制御装置。
  7. 【請求項７】 Ｉ／ＯからＤＭＡアクセスされるメモリ
    空間に対してのみ前記請求項１ないし６に記載のＤＲＡ
    Ｍの制御装置が適用され，他のメモリ空間に対しては通
    常のＤＲＡＭの制御装置で制御されるように構成するこ
    とを特徴とするＤＲＡＭ。
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