JPH1153267A - メモリデータ誤り自動訂正回路 - Google Patents

Abstract

(57)【要約】 【課題】 メモリパトロール時間を短縮すると共にＣＰ
Ｕの処理速度を向上する。 【解決手段】 メモリ６に対してデータの読出し及び書
込みを行うＣＰＵ１による制御が行われていないときそ
のＣＰＵ１の代わりにメモリ６に対してデータの読出し
を行い、この読出されたデータについてＥＣＣ回路５で
誤り訂正を行う。この訂正後のデータをメモリ６に書込
む。 【効果】 ＣＰＵの負荷を低減でき、その処理速度を向
上することができる。また、ＣＰＵとは独立に専用のハ
ードウェアロジックを設けているので、メモリパトロー
ル時間を短縮できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はメモリデータ誤り自
動訂正回路に関し、特に宇宙空間で使用されるメモリ搭
載装置において重粒子線等の影響により発生するメモリ
素子のビット反転によるデータエラーの発生を防止する
ために付加されている誤り訂正回路に関する。

【０００２】

【従来の技術】従来、この種の自動訂正回路では、特開
平２−３０９４３号公報や特開平４−３５４０４０号公
報に開示されているように、ＣＰＵを利用し、誤り訂正
符号を付加したメモリに書込まれているメモリデータの
全領域に対して周期的にメモリパトロールを行ってい
る。このメモリパトロールは、メモリデータを読込むこ
とにより、シングルイベントアップセット（ＳＥＵ）に
よるデータの誤りを検出してＣＰＵに通知し、誤り訂正
符号より得られる訂正データをメモリに書戻すものであ
る。ここで、誤り訂正符号のデータ訂正ビット数には制
限があり、制限値以上の誤りビットが発生しないように
メモリパトロールの周期を設定する必要がある。なお、
ＳＥＵとは、宇宙空間における重粒子の影響でフリップ
フロップやメモリの論理レベルが反転する現象をいう。

【０００３】従来、このメモリパトロールは、ＣＰＵに
よって行われているため、ＣＰＵの処理能力に依存す
る。したがって、ＣＰＵの負荷が高い時には、メモリパ
トロール周期は非常に遅くなってしまう。また、逆に一
定時間毎にメモリパトロールを行うと、ＣＰＵの負荷を
メモリパトロールに割り当てることになり、ＣＰＵ処理
能力が低下してしまう。

【０００４】この対策としては、アクセスログをスタッ
クし、一定時間内のアクセスがあったメモリアドレスを
スキップし、メモリパトロールアドレスを削除すること
が考えられる。また、ＣＰＵからのメモリへのリードア
クセス時にＣＰＵにウエイト（Ｗａｉｔ）をかけ、この
ウエイト中に訂正後のメモリデータを書戻すことによ
り、ＣＰＵ処理後の低減を図ることが考えられる。

【０００５】

【発明が解決しようとする課題】上述した従来の回路に
おいて、ＣＰＵローカルメモリへのアクセスアドレス
は、連続的でなく、バースト的であるので、１バイト単
位でログが取られるため、ログ用メモリは大容量必要と
なる。また大容量のログを読込む必要もあり、アクセス
アドレス用のテーブルだけで大きなメモリを必要とし処
理速度を低下させるだけでなく、効率も低下させてしま
う。

【０００６】したがって、上述したアクセスログを取
り、メモリパトロールをスキップさせる方式では、回路
が複雑となり、ＣＰＵローカルメモリに適用した場合に
は、あまり効果が上がらないという欠点がある。

【０００７】また、全てのメモリのリードアクセス毎に
訂正データの書込み用のウエイトを挿入するのでは、Ｃ
ＰＵ処理速度の低下を招くという欠点がある。

【０００８】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的はメモリパトロ
ール時間を短縮すると共にＣＰＵの処理速度を向上する
ことのできるメモリデータ誤り自動訂正回路を提供する
ことである。

【０００９】

【課題を解決するための手段】本発明によるメモリデー
タ誤り自動訂正回路は、メモリと、このメモリに対して
データの読出し及び書込みを行う制御部とを含むメモリ
データ誤り自動訂正回路であって、前記メモリに対する
前記制御部による制御が行われていないとき該制御部の
代わりに前記メモリに対してデータの読出しを行うデー
タ読出し手段と、この読出されたデータについて誤り訂
正を行う誤り訂正手段と、この訂正後のデータを前記メ
モリに書込むデータ書込み手段とを含むことを特徴とす
る。

【００１０】要するに本回路では、ＣＰＵの空き時間又
は、メモリパトロールのタイミング信号をトリガとし、
ＣＰＵ外部回路により、メモリの制御信号及びアドレス
を発生させメモリパトロールを外部回路で行う。このた
めＣＰＵでメモリパトロールを行う必要がなくなり、Ｃ
ＰＵのリソースを本来の処理に使用できる。

【００１１】また、外部ハードロジック回路でメモリパ
トロールを行うため、メモリ素子のアクセス速度で非常
に高速にメモリパトロールが行える。宇宙環境で使用す
る高信頼性部品では、ＣＰＵのクロック速度が遅いた
め、メモリアクセス速度よりもＣＰＵ速度の方がネック
となる。しかし、本発明によれば、かかるネックを解消
できるのである。

【００１２】

【発明の実施の形態】次に、本発明の実施の一形態につ
いて図面を参照して説明する。

【００１３】図１は本発明によるメモリデータ誤り自動
訂正回路の実施の一形態を示すブロック図である。図１
を参照すると、本実施形態の回路は、メモリパトロール
トリガイネーブル信号８を発生する部分としてＣＰＵの
負荷状態を検出するメモリパトロール開始レジスタ２
と、メモリパトロールを周期的に発生させることを目的
とする場合に周期的にトリガを発生させるメモリパトロ
ールトリガタイミング生成部３とを含んでいる。そし
て、これらレジスタ２の出力と生成部３の出力とをスイ
ッチ１７で切替え、イネーブル信号８とするのである。

【００１４】メモリパトロールタイミング制御部４は、
ＣＰＵ１との間でバスの使用権についてアービトレーシ
ョンを行う。それと共に、制御部４は、メモリパトロー
ル期間中は、メモリ６に記憶されているデータを読込ん
でメモリパトロールを行う。このメモリ６のデータに対
しては、ＥＣＣ回路５において書込み時には検査ビット
を付加され、読出し時には、エラー訂正及びエラー発生
の通知が行われる。メモリパトロールタイミング制御部
４は、エラー発生時にはそのエラー訂正後のデータをメ
モリ６に書戻す処理を行う。

【００１５】つまり、メモリ６に対しては、メモリパト
ロールのトリガ信号に同期し、その全アドレス空間デー
タについて順次シーケンシャルに読出しが行われる。こ
のメモリ６から読出されたデータには、誤り訂正用の検
査ビットが付加されている。そして、データ読出し時に
は誤り訂正回路により、エラービットの訂正及びエラー
発生の通知が行われる。エラーの発生が通知された場合
には訂正後のデータを書戻すシーケンスが挿入される。
これにより、メモリ６に訂正後のデータが書込まれ、誤
りデータの訂正が可能となるのである。

【００１６】本メモリパトロールを行うための回路で
は、ＣＰＵ１とバスを共有するため、バス使用権のアー
ビトレーションを行い、ＣＰＵ１によるバスの使用と自
回路によるバスの使用とを両立させる。

【００１７】また、メモリパトロールのトリガ信号の出
力周期は、比較的ＣＰＵ１の負荷が大きい場合には、Ｃ
ＰＵの処理状態に応じて制御する。一方、ＣＰＵ１の負
荷が低い場合には、ハードウェアによるタイミングによ
り固定的な周期とする。こうすることにより、ＣＰＵの
負荷状態により最適化が可能となる。

【００１８】かかる構成において、ＣＰＵ１の処理負荷
の状態により、メモリパトロールの開始トリガとする信
号をスイッチ１７で切替える。

【００１９】ＣＰＵ処理負荷が比較的小さい場合は、メ
モリパトロールトリガ開始タイミング生成部３から規定
タイミングでメモリパトロールイネーブル信号８が発生
される。メモリ６にＤＲＡＭ等を使用する場合は本タイ
ミングをメモリリフレッシュに使用することができる。

【００２０】一方、ＣＰＵ負荷が大きい場合は、ＣＰＵ
処理負荷が小さい時間のみメモリパトロールを行うよう
にする。この場合は、ＣＰＵがアイドルタスク内である
ことをメモリパトロール開始可能レジスタ２にアクセス
することにより通知する。そして、メモリパトロール開
始可能レジスタ２はＣＰＵがアイドルタスク内である
時、メモリパトロールイネーブル信号８を出力する。

【００２１】メモリパトロールタイミング制御部４は、
メモリパトロールイネーブル信号８が入力されると、Ｃ
ＰＵ１に対しバス解放要求、ＨＯＬＤ要求１５を出力
し、その返信であるＨＯＬＤ ＡＣＫ１６を受取る。

【００２２】ＨＯＬＤ ＡＣＫ１６が入力されると、制
御部４はメモリ６に対し、メモリパトロールアドレスを
２０ビットのＣＰＵアドレスバス７に出力する。また、
制御部４はメモリ書込み制御信号であるＭＲＥ（Ｍｅｍ
ｏｒｙ Ｒｅａｄ Ｅｎａｂｌｅ）信号９を出力し、メ
モリ６に記憶されているデータを読込む。メモリ６は、
ＭＲＥ信号９の書込み制御信号に同期し、メモリ内のデ
ータと検査データとを、１６ビットのデータバス１２及
び５ビットの検査データバス１３に出力する。検査バス
１３に出力された検査データについては、メモリデータ
書込み時にＥＣＣ（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ
Ｃｏｄｅ）回路５において誤り訂正用の拡張ハミング
符号が計算され、データと合せてメモリ６に書込まれ
る。

【００２３】メモリ６から出力されたデータ及び検査デ
ータは、ＥＣＣ回路５に入力され、誤りの発生があるか
どうか確認される。誤りがある場合にはその訂正後のデ
ータがＣＰＵローカルバス１４に出力され、検出結果が
ＥＣＣエラー信号１１として出力される。

【００２４】メモリパトロールタイミング制御部４で
は、データとＥＣＣエラー信号１１とを内部にラッチす
る。そして、誤りが検出された場合には、ＭＷＥ信号１
０を制御し、訂正データをメモリ６に自動的に書戻す。

【００２５】一方、エラーが発生していない場合は、Ｃ
ＰＵアドレスバス７のメモリパトロールアドレスを＋１
し、次メモリのパトロールを行う。

【００２６】なお、規定時間（ＣＰＵのＨＯＬＤ継続可
能時間）メモリパトロールを行った後は、ＨＯＬＤ要求
１５を立下げ、ＣＰＵに対し、バスを返却する。

【００２７】図２は図１の各部の動作を示すタイミング
チャートである。同図には、図１中のメモリパトロール
イネーブル信号８，ＨＯＬＤ要求１５，ＨＯＬＤ ＡＣ
Ｋ１６の各波形の変化が示されている。また、同図中の
Ａはエラーが発生していない場合、同図中のＢはエラー
が発生している場合を夫々示している。これらＡ及びＢ
の場合、いずれもＣＰＵアドレスバス７，ＭＲＥ信号
９，ＭＷＥ信号１０，ＥＣＣエラー信号１１及びＣＰＵ
データバス１４の各波形の変化が示されている。なお、
同図中の「ｈｉ−Ｚ」は高インピーダンス状態であるこ
とを示している。

【００２８】同図に示されているように、ＣＰＵ１の空
き時間又は周期的なメモリパトロールに同期しメモリパ
トロールの開始を示すメモリパトロールイネーブル信号
８をトリガとし、以下のようなメモリパトロールシーケ
ンスを開始する。メモリパトロールシーケンスでは、ま
ずＣＰＵ１との間でバス使用権のアービトレーションを
行うため、ＣＰＵ１に対しＨＯＬＤ要求１５を出力す
る。そして、ＣＰＵからの応答であるＨＯＬＤ ＡＣＫ
１６が返信されることにより、アービトレーションが完
了となる。

【００２９】バスの確保ができた後、ＣＰＵアドレスバ
ス７及びメモリの読出し制御用のＭＲＥ信号９をコント
ロールし、メモリ６から順次データを読出す。この読出
されたデータは、ＣＰＵデータバス１４に出力される。
また読出されたデータに誤りがあるかどうかを示すＥＣ
Ｃエラー信号１１も併せて出力される。

【００３０】メモリから読出されたデータはＭＲＥ信号
９の立上がりタイミングｔでＥＣＣ回路５内にラッチさ
れる。また、ＥＣＣエラー信号１１によるエラー情報は
ＭＲＥ信号９の立上りタイミングｔで制御部４内にラッ
チされる。エラーが発生している場合（同図Ｂ）は、次
サイクルでは、パトロールアドレス値はそのままにしＭ
ＷＥ信号１０を制御し、訂正後のデータをメモリ６に書
戻す。

【００３１】エラーが発生していない場合（同図Ａ）に
は、次サイクルではパトロールアドレスを＋１し、次メ
モリアドレスのデータを読出す。

【００３２】上記Ａ，Ｂいずれの場合においても、メモ
リパトロールを規定時間の間行った後、メモリパトロー
ルシーケンスを終了し、バスをＣＰＵ１に返却するた
め、ＨＯＬＤ要求１５を立下げる。すると、ＣＰＵ１は
メモリパトロールイネーブル信号８の間に処理要求が発
生していた場合には、その処理を行う。処理要求が発生
していない場合には、再びメモリパトロールが開始され
るように空き時間であることを通知する。

【００３３】ここで、図１中のメモリパトロールタイミ
ング制御部４の内部構成例について図３を参照して説明
する。同図において、図１と同等部分は同一符号により
示されている。

【００３４】同図に示されているように、メモリパトロ
ールタイミング制御部４は、ＨＯＬＤ要求１５を出力す
ると共に、ＨＯＬＤ ＡＣＫ１６を入力するＨＯＬＤコ
ントロール部４０と、メモリ６をアクセスする信号を生
成するメモリアクセス信号生成部４１とを含んで構成さ
れている。

【００３５】ＨＯＬＤコントロール部４０は、メモリパ
トロールイネーブル信号８の入力に応答してＨＯＬＤ要
求１５をＣＰＵ１に出力する。またこのＨＯＬＤコント
ロール部４０は、ＣＰＵ１からのＨＯＬＤ ＡＣＫ１６
の入力に応答してバスの獲得を認識し、メモリアクセス
信号生成部４１へメモリパトロールスタート信号４０１
を出力する。さらに、ＨＯＬＤコントロール部４０は、
メモリパトロール終了後に、ＨＯＬＤ要求１５をディス
イネーブルにし、ＣＰＵ１に通知する。なお、メモリパ
トロール終了は、メモリパトロール終了信号４０２の入
力によって認識する。

【００３６】一方、メモリアクセス信号生成部４１は、
同図に示されているように、各種のタイミングを生成す
るタイミング生成部４２と、カウント信号４０３の入力
に応答してカウント動作を行うアドレスカウンタ４３
と、イネーブル端子Ｅにメモリパトロールスタート信号
４０１が入力されそのレベルに応じて出力イネーブル状
態となる３ステートバッファ４４ａ及び４４ｂとを含ん
で構成されている。

【００３７】タイミング生成部４２は、図４に示されて
いるように、メモリパトロールＥＮＡ（イネーブル）制
御部４２ａと、メモリパトロールカウンタ４２ｂと、イ
ネーブル信号（ＥＮＡ）４０４及びＥＣＣエラー信号１
１を入力としカウント信号４０３，ＭＲＥ信号９及びＭ
ＷＥ信号１０を出力するタイミング発生シーケンサ４２
ｃとを含んで構成されている。

【００３８】かかる構成において、メモリパトロールカ
ウンタ４２ｂには１回のメモリパトロールの数がセット
される。制御部４２ａは、メモリパトロールスタート信
号４０１が入力されると、イネーブル信号４０４を出力
し、タイミング発生シーケンサ４２ｃを動作させる。

【００３９】図５のタイミングチャートを参照して図４
の各部の動作を説明する。同図において、イネーブル信
号４０４が立上り、ハイレベルになっている期間におい
ては、カウント信号４０３及びＭＲＥ信号９によってメ
モリ６に対する読出し動作が行われる。そして、ＥＣＣ
エラー信号１１がハイレベルになってエラーが通知され
た場合には、ＭＷＥ信号１０がハイレベルになってメモ
リ６へのデータの書戻しが行われる。

【００４０】メモリパトロールカウンタ４２ｂにセット
アップされた回数だけパトロールが終了した時点で、メ
モリパトロールカウンタ４２ｂはキャリー４０５が出力
される。このキャリー４０５が出力されると、制御部４
２ａはイネーブル信号４０４の出力を停止する（ローレ
ベルになる）と共に、メモリパトロール終了信号４０２
を出力する。

【００４１】図３に戻り、タイミング生成部４２は、メ
モリパトロールスタート信号４０１の入力に応答してパ
トロールアドレスメモリリードパルスを出力し、メモリ
６の読出しを行う。この読出し後、タイミング生成部４
２は、ＥＣＣエラー信号１１の入力の有無によってＥＣ
Ｃエラーの発生有無を確認する。そして、ＥＣＣエラー
が発生していれば、メモリライトパルスを出力し、デー
タの書戻しを行う。

【００４２】一方、ＥＣＣエラーが発生していなけれ
ば、アドレスカウンタをカウントアップし、メモリリー
ドパルスを出力して次のアドレスのデータを読出す。

【００４３】規定回数だけ以上のシーケンスを行った
後、メモリパトロール終了信号を出力する。なお、動作
に必要な初期値等はＣＰＵ１から書込みできるものとす
る。

【００４４】ところで、図１に示されている実施の形態
をそのまま、ソリッドステートデータレコーダ（磁気テ
ープではなく、メモリ素子にデータを記憶する装置）の
メモリ素子のリフレッシュ及びメモリパトロールを利用
することもできる。この場合、図１中のＣＰＵ１がメモ
リ素子記録再生制御部に変更され、メモリパトロールイ
ネーブル信号８はメモリパトロールトリガタイミング生
成部３からの周期的な出力となる。

【００４５】また、本回路をプリント基板単位等の所定
ブロック単位毎に用いることにより、大容量メモリのリ
フレッシュ及びメモリパトロールが各プリント基板等の
ブロック単位に独立に行えるため、メモリパトロール周
期を短縮できる。

【００４６】以上のように、ＣＰＵによるメモリアクセ
スよりも本発明の回路すなわちハードウェアロジックに
よるメモリアクセスの方が短時間でパトロールを実施で
きるので、同一時間内でパトロール可能なアドレス数は
多く、メモリパトロール時間を短縮できるのである。

【００４７】また、本回路によるメモリパトロール用の
アクセスは、ＣＰＵの処理とは独立であるため、ＣＰＵ
のリソースの使用はなく、ＣＰＵ処理時間はメモリパト
ロール時にバスを使用するための時間が削減されるがメ
モリアクセス時に常にウエイトが挿入されることもない
のでＣＰＵの負荷を低減でき、ＣＰＵ処理速度が向上す
るのである。

【００４８】さらにまた、プリント基板単位等、所定ブ
ロック単位で独立に並列してメモリパトロールを行うこ
とにより、大容量のメモリについても対応することがで
きるのである。そして、本回路をメモリリフレッシュに
利用することにより、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａ
ｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を使用すれ
ば、集積度が増大し、より大容量なメモリを使用するこ
とができる。

【００４９】請求項の記載に関連して本発明は更に次の
態様をとりうる。

【００５０】（１）前記誤り訂正手段は、ＥＣＣ回路で
あることを特徴とする請求項１〜３のいずれかに記載の
メモリデータ誤り自動訂正回路。

【００５１】（２）前記メモリは、記憶データの保持の
ためにリフレッシュ動作が必要なメモリであることを特
徴とする請求項１〜３のいずれかに記載のメモリデータ
誤り自動訂正回路。

【００５２】

【発明の効果】以上説明したように本発明は、メモリに
対してデータの読出し及び書込みを行う制御部による制
御が行われていないときその制御部の代わりにメモリに
対してデータの読出しを行い、この読出されたデータに
ついて誤り訂正を行って訂正後のデータをメモリに書込
むことにより、制御部の負荷を低減でき、その処理速度
を向上することができるという効果がある。また、制御
部とは独立に専用のハードウェアロジックを設けること
により、メモリパトロール時間を短縮できるという効果
もある。

【図面の簡単な説明】

【図１】本発明の実施の一形態によるメモリデータ誤り
自動訂正回路の構成を示すブロック図である。

【図２】図１の回路の各部の動作を示すタイミングチャ
ートである。

【図３】図１中のメモリパトロールタイミング制御部の
内部構成例を示すブロック図である。

【図４】図３中のタイミング生成部の内部構成例を示す
ブロック図である。

【図５】図４の各部の動作を示すタイミングチャートで
ある。

【符号の説明】

１ ＣＰＵ ２ メモリパトロール開始可能レジスタ ３ メモリパトロールトリガタイミング生成部 ４ メモリパトロールタイミング制御部 ５ ＥＣＣ回路 ６ メモリ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 メモリと、このメモリに対してデータの
   読出し及び書込みを行う制御部とを含むメモリデータ誤
   り自動訂正回路であって、前記メモリに対する前記制御
   部による制御が行われていないとき該制御部の代わりに
   前記メモリに対してデータの読出しを行うデータ読出し
   手段と、この読出されたデータについて誤り訂正を行う
   誤り訂正手段と、この訂正後のデータを前記メモリに書
   込むデータ書込み手段とを含むことを特徴とするメモリ
   データ誤り自動訂正回路。
2. 【請求項２】 前記データ読出し手段及び前記データ書
   込み手段によるデータの読出し及び書込みは、前記制御
   部と共通に設けられたデータバスを用いて行われること
   を特徴とする請求項１記載のメモリデータ誤り自動訂正
   回路。
3. 【請求項３】 前記データ読出し手段によるデータ読出
   しは、前記メモリの所定ブロック単位で行われることを
   特徴とする請求項１又は２記載のメモリデータ誤り自動
   訂正回路。