JPS6371759A - ダイレクトメモリアクセス装置 - Google Patents
ダイレクトメモリアクセス装置Info
- Publication number
- JPS6371759A JPS6371759A JP61216726A JP21672686A JPS6371759A JP S6371759 A JPS6371759 A JP S6371759A JP 61216726 A JP61216726 A JP 61216726A JP 21672686 A JP21672686 A JP 21672686A JP S6371759 A JPS6371759 A JP S6371759A
- Authority
- JP
- Japan
- Prior art keywords
- address
- signal
- comparator
- current
- dram
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000872 buffer Substances 0.000 claims abstract description 24
- 230000006870 function Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 11
- 101100387128 Myxococcus xanthus (strain DK1622) devR gene Proteins 0.000 description 6
- 101150044165 cas7 gene Proteins 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 239000013256 coordination polymer Substances 0.000 description 2
- 101100382207 Arabidopsis thaliana CYP98A3 gene Proteins 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明は、ダイナミック型ランダムアクセスメモリをメ
モリアクセスするダイナミックメモリアクセス装Ｒ（以
下ＤＭＡ装置と略す）に関するものである。
モリアクセスするダイナミックメモリアクセス装Ｒ（以
下ＤＭＡ装置と略す）に関するものである。
第３図は従来のＤＭＡ装置のメモリアクセス方式を示す
ブロック図であり、図のように、データ処理を行う中央
演算装置（以下、ＣＰＵと略記する）１２、データを保
持するダイナミック型ランダムアクセスメモリ（以下、
ＤＲＡＭと略記する）１６、ＣＰＵ１２からのアドレス
信号（以下、Ａｏと略記する） １を行アドレス信号（
以下、ＲＡと略記する）１８と列アドレス信号（以下、
ＣＡと略記する）１９に時分割してＤＲＡＭに出力する
マルチプレックス回路（以下ＭＰＸと略記する）、ＣＰ
Ｕ１２のコマンド信号（以下、ＣＯＭと略記する）１７
に併せてＤＲＡＭ内部にＲＡを保持するための行アドレ
スストローブパルス（以下、ＲＡＳと略記する）６と、
ＣＡを保持するための列アドレスストローブパルス（以
下、ＣＡＳと略記する）７の２つのパルスを発生するタ
イミングロジック回路（以下、ＴＬＯＧと略記する）１
１、ＤＲＡＭの内容を維持するためのりフリフシュ信号
（以下、ＲＥＦと略記する）８を発生するリフレッシュ
回路１３とからなる構成によりデータ２０がＣＰＵとＤ
ＲＡＭの間でやりとりされ、維持される。
ブロック図であり、図のように、データ処理を行う中央
演算装置（以下、ＣＰＵと略記する）１２、データを保
持するダイナミック型ランダムアクセスメモリ（以下、
ＤＲＡＭと略記する）１６、ＣＰＵ１２からのアドレス
信号（以下、Ａｏと略記する） １を行アドレス信号（
以下、ＲＡと略記する）１８と列アドレス信号（以下、
ＣＡと略記する）１９に時分割してＤＲＡＭに出力する
マルチプレックス回路（以下ＭＰＸと略記する）、ＣＰ
Ｕ１２のコマンド信号（以下、ＣＯＭと略記する）１７
に併せてＤＲＡＭ内部にＲＡを保持するための行アドレ
スストローブパルス（以下、ＲＡＳと略記する）６と、
ＣＡを保持するための列アドレスストローブパルス（以
下、ＣＡＳと略記する）７の２つのパルスを発生するタ
イミングロジック回路（以下、ＴＬＯＧと略記する）１
１、ＤＲＡＭの内容を維持するためのりフリフシュ信号
（以下、ＲＥＦと略記する）８を発生するリフレッシュ
回路１３とからなる構成によりデータ２０がＣＰＵとＤ
ＲＡＭの間でやりとりされ、維持される。
第５図がこの時のアドレス選択動作波形図であり、ＣＰ
Ｕ１２からのＡＩＬとＣ０Ｍ１７に併せて、Ａｏｌを時
分割したＲＡ１８とＣＡ１９がマルチプレックス時間（
以下、ｔ、□と略記）２２遅延して、ＲＡＳ６の立下り
でＲＡ１８が、ＣＡＳ７の立下りでＣＡ１９がＤＲＡＭ
１６内部にランチされ、アドレス選択が行われる。
Ｕ１２からのＡＩＬとＣ０Ｍ１７に併せて、Ａｏｌを時
分割したＲＡ１８とＣＡ１９がマルチプレックス時間（
以下、ｔ、□と略記）２２遅延して、ＲＡＳ６の立下り
でＲＡ１８が、ＣＡＳ７の立下りでＣＡ１９がＤＲＡＭ
１６内部にランチされ、アドレス選択が行われる。
次に動作について説明する。ＤＲＡＭ１６のひとつのメ
モリセルを選択するには、ＣＰＵ１２からのＡｏを時分
割し、行を選択するためのＲＡＩ８と列を選択するため
のＣＡ１９０２つの信号にして第５図に示すようにＴＬ
ＯＧＩＩより出力されたＲＡＳ６の立下りでＲＡ１８を
、ＣＡＳ７の立下りでＣＡ１９をＤＲＡＭ内部内にラン
チすることで行われる。このＲＡ１８からＣＡ１９に変
わるまでのｔ工、２２の分だけＲＡ１８よりＣＡ１９が
遅延してＤＲＡＭ１６に入力される。ＣＰＵ１２からＤ
ＲＡＭ１６にアクセスがかかると、アドレス番地ごとに
ＲＡＳ６とＣＡＳ７が発生してアドレスが選択され、デ
ータ２０の読み出し。
モリセルを選択するには、ＣＰＵ１２からのＡｏを時分
割し、行を選択するためのＲＡＩ８と列を選択するため
のＣＡ１９０２つの信号にして第５図に示すようにＴＬ
ＯＧＩＩより出力されたＲＡＳ６の立下りでＲＡ１８を
、ＣＡＳ７の立下りでＣＡ１９をＤＲＡＭ内部内にラン
チすることで行われる。このＲＡ１８からＣＡ１９に変
わるまでのｔ工、２２の分だけＲＡ１８よりＣＡ１９が
遅延してＤＲＡＭ１６に入力される。ＣＰＵ１２からＤ
ＲＡＭ１６にアクセスがかかると、アドレス番地ごとに
ＲＡＳ６とＣＡＳ７が発生してアドレスが選択され、デ
ータ２０の読み出し。
書き込みが行われる。
従来のダイレクトメモリアクセス装置によるメモリアク
セスは以上のように行われるので、ＲＡＳとＣＡＳの信
号は、同一行での列アドレス選択の場合、ＲＡＳの発生
が重複動作となり、ｔ、□及びＣＡが発生されている時
間の分が全体のアクセスタイム削減の制服となるなどの
問題点があった。
セスは以上のように行われるので、ＲＡＳとＣＡＳの信
号は、同一行での列アドレス選択の場合、ＲＡＳの発生
が重複動作となり、ｔ、□及びＣＡが発生されている時
間の分が全体のアクセスタイム削減の制服となるなどの
問題点があった。
本発明は、上記のような問題点を解消するためになされ
たもので、ＤＲＡＭのアクセスタイムを削減することが
できるダイレクトメモリアクセス装置を得ることを目的
とする。
たもので、ＤＲＡＭのアクセスタイムを削減することが
できるダイレクトメモリアクセス装置を得ることを目的
とする。
この発明に係るダイレクトメモリアクセス装置は該ＤＭ
Ａ装置が備えたＣＰＵから送り出されるアドレス信号を
格納する現アドレスバッファと、そのひとつ前のアドレ
ス信号を格納する前アドレスバッファと、上記現アドレ
スバッファと前アドレスバッファのアドレス内容を比較
し行アドレスが同じ場合にはＲＡＳ信号を固定し、ＣＡ
Ｓ信号のみ出力するようにタイミングロジック回路を制
御する信号を発生するアドレス比較器とを備えたもので
ある。
Ａ装置が備えたＣＰＵから送り出されるアドレス信号を
格納する現アドレスバッファと、そのひとつ前のアドレ
ス信号を格納する前アドレスバッファと、上記現アドレ
スバッファと前アドレスバッファのアドレス内容を比較
し行アドレスが同じ場合にはＲＡＳ信号を固定し、ＣＡ
Ｓ信号のみ出力するようにタイミングロジック回路を制
御する信号を発生するアドレス比較器とを備えたもので
ある。
本発明においては、タイミングロジック回路がアドレス
比較器が出力する信号に従って同一行アドレスの場合、
ＣＡＳのみを出力することにより、ＲＡＳの発生時間及
びｔ ５ｋｕ１１の分、アクセスタイムを削減すること
ができる。
比較器が出力する信号に従って同一行アドレスの場合、
ＣＡＳのみを出力することにより、ＲＡＳの発生時間及
びｔ ５ｋｕ１１の分、アクセスタイムを削減すること
ができる。
第１図は、本発明の一実施例を示すブロック図であり、
図に示すようにＣＰＵ１２からのＡｏｌを格納する現ア
ドレスバッファ８とひとつ前のＡｏｌを格納する前アド
レスバッファ９の２つのバッファに格納されたＡ、１を
比較する比較器１０、比較器１０からの比較結果４とＣ
０Ｍ１７により、ＲＡＳ６．ＣＡＳ７及びリフリッシェ
信号２５発生のためのトリガ信号５を発生するＴＬＯＧ
ＩＩから構成される。
図に示すようにＣＰＵ１２からのＡｏｌを格納する現ア
ドレスバッファ８とひとつ前のＡｏｌを格納する前アド
レスバッファ９の２つのバッファに格納されたＡ、１を
比較する比較器１０、比較器１０からの比較結果４とＣ
０Ｍ１７により、ＲＡＳ６．ＣＡＳ７及びリフリッシェ
信号２５発生のためのトリガ信号５を発生するＴＬＯＧ
ＩＩから構成される。
第４図は本実施例によるアドレス選択動作波形図であり
、比較器ｌＯの比較結果４におい十行アドレスが同一の
場合、ＲＡＳ６が固定して出力され、ＲＡ１８がＤＲＡ
Ｍ内部に固定され、ＣＡＳ７が繰り返し出力され、ＣＡ
１９が順次ＤＲＡＭ内部にラッチされ、アドレス選択が
行われる。
、比較器ｌＯの比較結果４におい十行アドレスが同一の
場合、ＲＡＳ６が固定して出力され、ＲＡ１８がＤＲＡ
Ｍ内部に固定され、ＣＡＳ７が繰り返し出力され、ＣＡ
１９が順次ＤＲＡＭ内部にラッチされ、アドレス選択が
行われる。
次に動作について説明する。第１図に示すブロック図に
おいて、ＣＰＵ１２からのＡ、ｌはまず現アドレス４に
格納される０次のＡｏｌが入力すると現アドレスバッフ
ァ８内のＡｏｌは前アドレスバッファ９に移され、この
時現アドレスバッファ８内と前アドレスバッファ９内の
Ａ、が比較器１０によって比較され、同一行アドレス、
非同−行アドレスの判別をし、その比較結果４がＴＬＯ
Ｇｌｌに送られる。ＴＬＯＧＩ １では、この比較結果
の信号４とＣＰＵ１２からのＣ０Ｍ１７をもとにして、
ＲＡＳ６及びＣＡＳ ７、更にＲＥＦ８発生のためのト
リガ信号５を生成する。ここで比較信号４が同一行アド
レスを意味する場合、第４図に示すようにＲＡＳ６は固
定され、行アドレスを保持したまま、ＣＡＳ７のみを順
次繰り返し出力し、ＣＡ１９のみＤＲＡＭ内部にラッチ
される。
おいて、ＣＰＵ１２からのＡ、ｌはまず現アドレス４に
格納される０次のＡｏｌが入力すると現アドレスバッフ
ァ８内のＡｏｌは前アドレスバッファ９に移され、この
時現アドレスバッファ８内と前アドレスバッファ９内の
Ａ、が比較器１０によって比較され、同一行アドレス、
非同−行アドレスの判別をし、その比較結果４がＴＬＯ
Ｇｌｌに送られる。ＴＬＯＧＩ １では、この比較結果
の信号４とＣＰＵ１２からのＣ０Ｍ１７をもとにして、
ＲＡＳ６及びＣＡＳ ７、更にＲＥＦ８発生のためのト
リガ信号５を生成する。ここで比較信号４が同一行アド
レスを意味する場合、第４図に示すようにＲＡＳ６は固
定され、行アドレスを保持したまま、ＣＡＳ７のみを順
次繰り返し出力し、ＣＡ１９のみＤＲＡＭ内部にラッチ
される。
この結果、第５図に示す従来のアドレス選択の場合に比
べて、第４図に示すように本実施例でのアドレス信号で
は、２番目以降のアドレス選択では、ｔｌＩ□２２とＲ
Ａ１８の発生している時間を足した時間２３が削減され
る。
べて、第４図に示すように本実施例でのアドレス信号で
は、２番目以降のアドレス選択では、ｔｌＩ□２２とＲ
Ａ１８の発生している時間を足した時間２３が削減され
る。
なお、第２図は枠で囲んだ回路２４をワンチップ化し、
ＤＲＡＭアクセス機能を持ったＣＰＵを構成した本発明
の他の実施例を示し、この例では、タイミング設計が難
しいＴＬＯＧ回路の設計を簡易にできると同時に、実装
密度を高めることが出来る。
ＤＲＡＭアクセス機能を持ったＣＰＵを構成した本発明
の他の実施例を示し、この例では、タイミング設計が難
しいＴＬＯＧ回路の設計を簡易にできると同時に、実装
密度を高めることが出来る。
また、本発明回路はＣＰＵ以外のＤＭＡに関する素子に
組み込んでもよく本実施例と同様の効果を奏する。
組み込んでもよく本実施例と同様の効果を奏する。
以上のように、この発明によれば、ＤＭＡ装置において
ＣＰＵから送り出されるアドレス信号を格納する現アド
レスバッファと、そのひとつ前のアドレス信号を格納す
る前アドレスバッファと、上記２つのアドレスバッファ
のアドレス内容を比較し、行アドレスが同じである場合
にＲＡＳ信号を固定し、ＣＡＳ信号のみを出力するよう
にタイミングロジック回路を制御する信号を発生するア
ドレス比較器とを備え、同一行のアドレスをアクセスす
る場合のアクセスタイムを削減するように構成したから
、ＤＲＡＭへのデータアクセスのスピードアップが図れ
、計算機などメモリアクセスに時間が取られていた種々
の装置の実行効率を向上できる効果がある。
ＣＰＵから送り出されるアドレス信号を格納する現アド
レスバッファと、そのひとつ前のアドレス信号を格納す
る前アドレスバッファと、上記２つのアドレスバッファ
のアドレス内容を比較し、行アドレスが同じである場合
にＲＡＳ信号を固定し、ＣＡＳ信号のみを出力するよう
にタイミングロジック回路を制御する信号を発生するア
ドレス比較器とを備え、同一行のアドレスをアクセスす
る場合のアクセスタイムを削減するように構成したから
、ＤＲＡＭへのデータアクセスのスピードアップが図れ
、計算機などメモリアクセスに時間が取られていた種々
の装置の実行効率を向上できる効果がある。
第１図は本発明の一実施例によるダイレクトメモリアク
セス装置の主要部の構成を示すブロック図、第２図は本
発明の他の実施例によるワンチップ化されたダイレクト
メモリアクセス装置を示すブロック図、第３図は従来の
ダイレクトメモリアクセス装置を示すブロック図、第４
図は本発明のダイレクトメモリアクセス装置によるアド
レス選択動作波形図、第５図は従来のダイレクトメモリ
アクセス装置によるアドレス選択動作波形図である。 １はアドレス信号、２は現アドレス信号、３は前アドレ
ス信号、４は比較結果信号、５はリフレッシュ信号トリ
ガ、６は行アドレスストローブ信号、７は列アドレスス
トローブ信号、８は現アドレスバッファ、９は前アドレ
スバッファ、１０はアドレス比較器、１１はタイミング
ロジック回路、１２はＣＰＵ、１３はリフレッシュ信号
発生回路、１４は本発明のタイミングロジック回路、１
５はマルチプレクサ、１６はＤＲＡＭ、１７はコマンド
信号、１８は行アドレス信号、１９は列アドレス信号、
２０はデータ、２１はＤＲＡＭアドレス信号、２２はマ
ルチプレクス時間、２３はマルチプレクス時間十列アド
レス時間、２４はワンチップを示す。 なお図中同一符号は同−又は相当部分を示す。 第１図 第２図 ツム ２４；クンチック。 第３図
セス装置の主要部の構成を示すブロック図、第２図は本
発明の他の実施例によるワンチップ化されたダイレクト
メモリアクセス装置を示すブロック図、第３図は従来の
ダイレクトメモリアクセス装置を示すブロック図、第４
図は本発明のダイレクトメモリアクセス装置によるアド
レス選択動作波形図、第５図は従来のダイレクトメモリ
アクセス装置によるアドレス選択動作波形図である。 １はアドレス信号、２は現アドレス信号、３は前アドレ
ス信号、４は比較結果信号、５はリフレッシュ信号トリ
ガ、６は行アドレスストローブ信号、７は列アドレスス
トローブ信号、８は現アドレスバッファ、９は前アドレ
スバッファ、１０はアドレス比較器、１１はタイミング
ロジック回路、１２はＣＰＵ、１３はリフレッシュ信号
発生回路、１４は本発明のタイミングロジック回路、１
５はマルチプレクサ、１６はＤＲＡＭ、１７はコマンド
信号、１８は行アドレス信号、１９は列アドレス信号、
２０はデータ、２１はＤＲＡＭアドレス信号、２２はマ
ルチプレクス時間、２３はマルチプレクス時間十列アド
レス時間、２４はワンチップを示す。 なお図中同一符号は同−又は相当部分を示す。 第１図 第２図 ツム ２４；クンチック。 第３図
Claims (3)
- （１）アドレス信号及びコマンド信号を出力するＣＰＵ
と、 該アドレス信号を行アドレス信号と列アドレス信号とに
時分割するマルチプレックス回路と、該コマンド信号に
基づいてＲＡＳ信号とＣＡＳ信号とを発生するタイミン
グロジック回路とを備え、 上記ＲＡＳ信号とＣＡＳ信号のタイミングに従って上記
行アドレス信号と列アドレス信号とを時分割でダイナミ
ックＲＡＭにラッチさせることにより該ＤＲＡＭをメモ
リアクセスするダイレクトメモリアクセス（以下ＤＭＡ
と記す）ＤＭＡ装置において、 上記ＣＰＵから送り出されるアドレス信号を格納する現
アドレスバッファと、 そのひとつ前のアドレス信号を格納する前アドレスバッ
ファと、 上記現アドレスバッファと前アドレスバッファのアドレ
ス内容を比較し、行アドレスが同一の場合に上記タイミ
ングロジック回路に対してＲＡＳ信号を固定し、ＣＡＳ
信号のみを出力するように指示する信号を出力するアド
レス比較器とを備えたことを特徴とするＤＭＡ装置。 - （２）上記ＤＭＡ装置は上記ＤＲＡＭのメモリ内容を保
持させるリフレッシュ機能回路を有することを特徴とす
る特許請求の範囲第１項記載のＤＭＡ装置。 - （３）上記ＤＭＡ装置はワンチップ化されたものである
ことを特徴とする特許請求の範囲第１項又は第２項記載
のＤＭＡ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61216726A JPS6371759A (ja) | 1986-09-12 | 1986-09-12 | ダイレクトメモリアクセス装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61216726A JPS6371759A (ja) | 1986-09-12 | 1986-09-12 | ダイレクトメモリアクセス装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6371759A true JPS6371759A (ja) | 1988-04-01 |
Family
ID=16692960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61216726A Pending JPS6371759A (ja) | 1986-09-12 | 1986-09-12 | ダイレクトメモリアクセス装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6371759A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0357414A (ja) * | 1989-07-26 | 1991-03-12 | Shiroki Corp | ヒップサポート機構 |
| JPH0363747A (ja) * | 1989-08-01 | 1991-03-19 | Sharp Corp | Ｄｍａ装置 |
-
1986
- 1986-09-12 JP JP61216726A patent/JPS6371759A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0357414A (ja) * | 1989-07-26 | 1991-03-12 | Shiroki Corp | ヒップサポート機構 |
| JPH0363747A (ja) * | 1989-08-01 | 1991-03-19 | Sharp Corp | Ｄｍａ装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR950012019B1 (ko) | 반도체메모리장치의 데이타출력버퍼 | |
| JPH0480350B2 (ja) | ||
| US5153856A (en) | DRAM controller | |
| JPS6371759A (ja) | ダイレクトメモリアクセス装置 | |
| JPH0682339B2 (ja) | メモリ・アクセス・システムおよび方法 | |
| JPH1011314A (ja) | データトレース装置 | |
| JPH0525331B2 (ja) | ||
| EP0457310A2 (en) | Memory card | |
| JP3318125B2 (ja) | Ｄｒａｍ制御回路 | |
| JPS61227295A (ja) | 半導体記憶装置 | |
| JPH0556598B2 (ja) | ||
| KR100263636B1 (ko) | 고속다이나믹램제어장치및방법 | |
| JPH1153267A (ja) | メモリデータ誤り自動訂正回路 | |
| JPH02101692A (ja) | メモリ制御装置 | |
| JPH05282859A (ja) | メモリ集積回路 | |
| KR0161471B1 (ko) | 디램의 페이지모드 동작방법 | |
| JPS61156348A (ja) | 記憶装置 | |
| JPH0525330B2 (ja) | ||
| JPH04250541A (ja) | フレームメモリアクセス回路 | |
| KR930014583A (ko) | 메모리 제어장치 | |
| JPH01258152A (ja) | メモリ制御装置 | |
| JPH0447590A (ja) | メモリ内蔵型集積回路装置 | |
| JPH04324188A (ja) | ダイナミックｒａｍコントローラ回路装置 | |
| JPH0492284A (ja) | 半導体記憶装置 | |
| JPH0358378A (ja) | Ｄｒａｍ制御回路 |