KR930014583A - 메모리 제어장치 - Google Patents

메모리 제어장치 Download PDF

Info

Publication number
KR930014583A
KR930014583A KR1019910022411A KR910022411A KR930014583A KR 930014583 A KR930014583 A KR 930014583A KR 1019910022411 A KR1019910022411 A KR 1019910022411A KR 910022411 A KR910022411 A KR 910022411A KR 930014583 A KR930014583 A KR 930014583A
Authority
KR
South Korea
Prior art keywords
signal
address
memory
output
low
Prior art date
Application number
KR1019910022411A
Other languages
English (en)
Inventor
김혜종
Original Assignee
이헌조
주식회사 금성사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 이헌조, 주식회사 금성사 filed Critical 이헌조
Priority to KR1019910022411A priority Critical patent/KR930014583A/ko
Publication of KR930014583A publication Critical patent/KR930014583A/ko

Links

Landscapes

  • Dram (AREA)

Abstract

본 발명은 메모리 제어장치에 관한 것으로, 종래에서는 페이지가 같을때 로우어드레스가 액티브된 후 클럽어드레스가 액티브되어야 하므로 메모리 사이클 시간이 늘어나서 메모리 억세스 속도가 떨어진다.
본 발명은 이와같은 문제점을 해결하기 위하여 중앙처리장치에서 출력하는 어드레스와 제어신호를 받아 로우어드레스에 해당하는 부분을 이전 사이클의 로우어드레스와 비교하여 페이지 모드에 적합한 신호를 만들어내고 어드레스를 멀티플렉싱 함으로써, 가 메모리 사이클에서 로우어드레스 래치시간이 없어지기 때문에 전체적인 메모리 억세스 성능이 좋아지게 된다.
이와같이, 본 발명은 페이지 모드로 메모리를 억세스하여 메모리 억세스 속도가 빨라지게 되어 메모리 콘트롤러 설계에 중요한 용도로 쓰이게 된다.

Description

메모리 제어장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 메모리 제어장치 블럭도.
제5도의 (가) 내지 (카)는 본 발명에 따른 동작 타이밍도.

Claims (4)

  1. 중앙처리장치로(11)로부터 어드레스래치인에이블(ALE), 클럭(CLK), 메모리 사이클(MEM)를 입력받아 로우 및 콜럼셀(Row/Col Sel)신호를 발생시킴과 아울러 레디(RDY)신호를 발생시켜 중앙처리장치(11)에 인가하는 제어신호발생부(14)와, 중앙처리장치어드레스(CA)에 의해 상기 제어신호발생부(14)의 출력신호(Row/Col Sel)를 멀티플렉싱하여 메모리어드레스(MA)로 출력하는 어드레스멀티플렉서(12)와, 중앙처리장치(11)로 부터 상기 어드레스멀티플렉서(12)에서 로우어드레스로 사용되는 중앙처리장치어드레스(CA)를 입력받아 어드레스래치인에이블(ALE) 신호에 의해 이전 사이클의 어드레스(로우어드레스)와 비교하여 세임(SAEM)신호를 출력하는 어드레스비교부(16)와, 상기 중앙처리장치(11)로부터 메모리 사이클(MEM)을 입력받고 어드레스래치인에이블(ALE)신호에 따라 상기 어드레스비교부(16)의 세임(SAEM)신호를 입력받아 로우 및 콜럼어드레스스토리지() 신호를 발생하여 상기 제어신호발생부(14)에 입력시키는 RAS/CAS발생부(15)와, 상기 어드레스멀티플렉서(12)에서 출력되는 메모리어드레스(MA)에 의해 상기 RAS/CAS발생부(15)의 출력신호()를 메모리하는 메모리(13)와, 상기 중앙처리장치(11)로부터 중앙처리장치어드레스(CA)와 데이타(Do-Ds)를 입력받아 입출려쓰기(Low) 신호에 의해 메모리 사이클(MEM)의 타이밍 조절을 위한 출력(Q0-Q5)을 상기 RAS/CAS발생부(15)에 인가하고, 그중의 출력(Q4), (Q5)을 상기 제어신호발생부(14)에 인가하는 레지스터(17)로 구성함을 특징으로 하는 메모리 제어 장치.
  2. 제1항에 있어서, 상기 제어신호발생부(14)는 메모리 사이클(MEM)의 상승에지에서 입력단(D)으로 들어오는 +5V를 래치하여 로우셀(Row Sel)신호를 출력하고 콜렘셀(Col Sel)신호가 액티브되면 클리어되어 로우상태로 되며, 로우어드레스스토리지()가 액티브된 후 클럭(CLK)신호가 상승될때 메모리 사이클(MEM) 신호를 래치한 다음 어드레스래치인에이블(ALE)신호가 로우상태에서 클럭(CLK)이 상승하면 이전 래치된 값을 래치하여 콜럼셀(Col Sel)신호를 출력하고, 레디()신호를 클럭(CLK) 신호의 하강에지에 동기시켜 래치하여 레디(RDY)신호를 출력하도록 하는 것을 특징으로 하는 메모리 제어장치.
  3. 제1항에 있어서, 상기 어드레스비교부(16)는 어드레스래치인에이블(ALE)신호에 의해 이전에 래치되었던 LA[7:0]과 현재 입력되는 CA[15:8]를 비교하여 같으면 세임(SAME) 신호를 하이상태로 출력하는 것을 특징으로 하는 메모리 제어장치.
  4. 제1항에 있어서, 상기 레지스터(17)는 시스템의 입출력어드레스를 디코드하여 출력하는 신호와 입출력 쓰기 신호를 논리곱하여 출력되는 신호가 상승할때 입력되는 D[5:0]를 래치하여 Q[5:0]로 출력하는 것을 특징으로 하는 메모리 제어장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019910022411A 1991-12-07 1991-12-07 메모리 제어장치 KR930014583A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019910022411A KR930014583A (ko) 1991-12-07 1991-12-07 메모리 제어장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019910022411A KR930014583A (ko) 1991-12-07 1991-12-07 메모리 제어장치

Publications (1)

Publication Number Publication Date
KR930014583A true KR930014583A (ko) 1993-07-23

Family

ID=67356837

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019910022411A KR930014583A (ko) 1991-12-07 1991-12-07 메모리 제어장치

Country Status (1)

Country Link
KR (1) KR930014583A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100396700B1 (ko) * 2001-04-02 2003-09-03 주식회사 하이닉스반도체 테스트 회로

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100396700B1 (ko) * 2001-04-02 2003-09-03 주식회사 하이닉스반도체 테스트 회로

Similar Documents

Publication Publication Date Title
US8565008B2 (en) Method and apparatus for generating a sequence of clock signals
EP0815561B1 (en) Optimization circuitry and control for a synchronous memory device preferably with programmable latency period
US5384735A (en) Data output buffer of a semiconductor memory device
KR100434211B1 (ko) 2스텝 메모리 장치 커맨드 버퍼 장치 및 방법 및 메모리장치 및 이를 사용한 컴퓨터 시스템
JPH11134243A (ja) 記憶装置の制御装置及びデータ処理システムにおける記憶装置の制御方法
US6178138B1 (en) Asynchronously addressable clocked memory device and method of operating same
KR930014583A (ko) 메모리 제어장치
JPS5848293A (ja) メモリのリフレツシユ装置
CA2186139C (en) An improved cost/performance system memory unit using extended data out dynamic random access memory
US6930953B2 (en) Self-timed strobe generator and method for use with multi-strobe random access memories to increase memory bandwidth
US5325515A (en) Single-component memory controller utilizing asynchronous state machines
KR100293358B1 (ko) 고속 d-램 엑세스 방법
EP0457310A2 (en) Memory card
JPS6371759A (ja) ダイレクトメモリアクセス装置
JPS61162886A (ja) メモリアクセス方式
JP3318125B2 (ja) Ｄｒａｍ制御回路
US7143257B2 (en) Method and apparatus of a smart decoding scheme for fast synchronous read in a memory system
KR0161471B1 (ko) 디램의 페이지모드 동작방법
JP2960110B2 (ja) Ｒｉｓｃプロセッサシステム
KR970029782A (ko) 스태틱램
SU1003151A1 (ru) Запоминающее устройство с контролем информации при записи
JPH04319597A (ja) 記憶回路のための初期化設定回路
KR940020224A (ko) 디램 초기화 회로
JPH0528758A (ja) クロツク生成回路
KR970031526A (ko) 동기식 전송 장치에서의 클럭 어드레스 비교기(A clock-address comparator in a synchronous transmission system)

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination