KR100396700B1 - 테스트 회로 - Google Patents

Abstract

본 발명은 라이트(write) 및 리드(read) 동작시 연속적인 페이지 모드(page mode) 동작이 가능하도록 한 테스트 회로에 관한 것으로서, 외부의 테스트 어드레스 디코더 인에이블 신호를 받아 디코딩하여 디코더 출력 선택 신호들을 출력하는 테스트 어드레스 디코더부와, 상기 테스트 어드레스 디코더부에서 출력되는 디코더 출력 선택신호들을 입력으로 받아 한 개의 신호를 선택하여 출력하는 테스트 먹스부와, 상기 테스트 먹스부의 선택신호를 받아 테스트 모드에서 외부 패드로 데이터를 전달하는 데이터 출력 버퍼부와, 테스트 모드시 외부에서 입력되는 클럭 신호 및 테스트 인에이블 신호를 받아 상기 테스트 먹스부에 출력 먹스를 인에이블 시키기기 위한 내부 출력 먹스 선택신호를 출력하는 제어부와, 노멀 동작시 내부 금속 라인을 통해 데이터를 로직 회로에 전달하는 내부 회로부를 포함하여 구성됨을 특징으로 한다.

Description

테스트 회로{test circuit}

본 발명은 DRAM과 로직(logic)이 결합된 임배디드(Embedded) DRAM 칩에 관한 것으로, 특히 라이트(write) 및 리드(read) 동직시 연속적인 페이지 모드(page mode) 동작이 가능하도록 한 테스트(Test) 회로에 관한 것이다.

DRAM과 로직(logic)이 결합된 Embedded DRAM의 I/O는 일반적으로 수 백 비트의 와이드 I/O로 동작하는데 패키지 레벨(package level)에서 수 백 비트의 I/O 패드를 구현할 수 없으므로 먹스(mux)를 사용하여 와이드 I/O를 X16 또는 X32 등의 네로우 I/O로 줄여 DRAM 억세스 테스트를 실시하고 있다.

일반적인 먹스 구조를 이용한 테스트 회로는 테스트의 제약이 뒤따른다. 특히 먹스 선택을 변경해 가며 한 개의 word line에 연결되어 있는 메모리 셀에 연속적인 데이터를 라이트할 수 없는 문제가 발생된다.

즉, 메모리 셀을 몇 개의 블록으로 분할하여 각각의 블록 단위로 테스트를 진행하므로 인접한 블록 사이의 비트 라인 브릿지, 셀 간섭 등의 테스트를 실시할 수 없는 문제가 발생하고 또한 블록 단위의 테스트로 인한 테스트의 시간이 증가한다.

그리고 리드 동작시에 블록을 변경하여 메모리 셀을 읽어낼 때는 반드시 그 전에 리드 잠재만큼의 노우 오퍼레이션 사이클(no operation cycle ; 이하 NOP 라고 한다)을 추가하여야만 하므로 테스트 패턴이 복잡해지고 테스트 시간 또한 증가하는 문제가 있다.

도 1은 일반적인 Embedded DRAM 플로어 플랜(floor plan)을 나타낸 개략도이다.

도 1에서와 같이, 12비트 로우 어드레스(12 bit low address)와 4비트 칼럼 어드레스(4 bit column address)를 가지는 Embedded DRAM(11)이 128비트 I/O로 동작한다면, 테스트 모드(test mode) 진입시 16비트 I/O 회로로 테스트를 실시한다.

한편, 128비트를 16비트로 줄이기 위해 테스트 입출력 먹스(Test Din/Dout MUX)(12)를 사용하므로 테스트 모드에서 128개의 먹스를 16개씩 선택하기 위한 3비트의 외부 입력 신호(tda<0:2>)가 필요하고, 128비트 I/O를 리드 또는 라이트 동작을 수행하기 위해선 3비트의 외부 입력 신호(tda<0:2>)를 변화시켜가며 동일 어드레스를 억세스(access)하여 순차적으로 16비트 I/O를 8번 리드(read) 또는 라이트(write) 동작을 수행하여야만 하나의 워드 라인에 연결되어 있는 모든 셀(cell)에 억세스(access)하게 된다.

이러한 동작을 위한 종래의 테스트 회로는 도 2와 같은 회로를 사용하는데 전체의 셀을 테스트하기 위해서는 메모리 셀을 8개의 블록으로 분할하여 실시한다.

즉, 도 2에서와 같이, 테스트 어드레스 디코더 인에이블 신호(tda_strobe)를 받아 디코딩하여 디코더 출력 선택 신호(d_sel<0:7>)들을 출력하는 테스트 어드레스 디코더(test address decoder)부(21)와, 상기 테스트 어드레스 디코더부(21)의 출력신호(d_sel<0:7>)중에서 한 개의 신호를 선택하여 128 bit I/O를 8개의 블록으로 구분하는 선택신호를 출력하는 테스트 먹스(test mux)부(22)와, 상기 테스트 먹스부(22)의 선택신호를 받아 테스트 모드에서 외부 패드(pad)로 데이터를 전달하는 데이터 출력 버퍼부(23)와, 노멀(normal) 동작시 내부 금속 라인(internal metal line)을 통해 로직 회로에 전달하는 내부 회로부(24)로 구성된다.

상기와 같이 구성된 종래의 테스트 회로는 도 3과 도 4와 같은 타이밍(timing)에 의해 분할된 1개의 메모리 셀 단위로 테스트를 실시한다.

한편, 전체의 셀을 테스트하기 위해서 메모리 셀을 8개의 부분으로 분할하여 도 3의 타이밍(timing)을 인가하는 종래의 와이드 I/O 테스트 회로는 분할된 1개의 메모리 셀 단위로 테스트를 실시하여야 한다는 문제점이 발생한다.

이로 인하여 테스트 시간이 길어지고 치명적으로 인접한 블록 사이의 비트 라인 브릿지, 셀 장애(cell disturbance) 등의 테스트가 불가능하다.

즉, 도 2의 일반적인 먹스 회로를 사용하는 테스트 먹스부(22)는 테스트 어드레스를 변경하면서 라이트 동작을 수행할 수가 없다.

또한, 도 3과 도 4의 타이밍에서처럼 새로운 테스트 블록의 라이트 동작시,테스트 어드레스가 변경되는 사이클(cycle)에서는 테스트 어드레스가 변경되기 전에 리드 잠재만큼의 NOP(No Operation cycle)이 필요해져 결국 테스트 패턴이 복잡해지고 테스트 시간이 증가하는 문제점이 발생한다.

한편, 도 5는 도 2의 테스트 디코더부를 나타낸 회로도이다.

도 5에서와 같이, 테스트 디코더부는 3개의 입력이 8개의 출력으로 디코드되는데, 각 각 출력은 3입력 변수의 최소항 중의 하나를 나타낸다. 한편, 3개의 인버터는 입력의 보수를 제공해 주며, 8개의 NAND 게이트들은 각기 하나의 최소항을 발생한다.

또한, 상기 8개의 NAND 게이트들의 출력을 전달하는 8개의 전송 게이트와 8개의 PMOS 트랜지스터 그리고 8개의 래치로 구성되어 있다.

도 6a 내지 도 6c는 도 2의 테스트 먹스부에서 각각 X128, X16, X8을 나타낸 상세 회로도이다.

즉, 도 6a의 X128 먹스는 8개의 X16 먹스로 구성되고, 도 6b의 X16 먹스는 2개의 X8 먹스로 이루어지며, 도 6c의 X8 먹스는 하나의 입력 데이터 먹스와 출력 데이터 먹스 및 DQM 먹스로 이루어진다.

한편, 도 7a 내지 도 7c는 도 6c의 X8 먹스를 구성하는 각 먹스의 회로도이다.

즉, 도 7a는 출력 데이터 먹스를 나타내고, 도 7b는 입력 데이터 먹스를 나타내며, 도 7c는 DQM 먹스를 나타낸다.

예를 들어, 출력 데이터 먹스는 7a에서와 같이, 테스트 인에이블신호(test_en)와 디코더 출력 선택 신호(d_sel)를 입력으로 받아 논리 연산하여 출력하는 NAND 게이트와, 상기 NAND 게이트를 출력신호를 반전시키어 출력하는 인버터와, 상기 NAND 게이트의 출력신호와 인버터의 출력신호에 의해 데이터 출력신호(do)를 출력하는 전송 게이트로 구성된다.

그러나 상기와 같은 종래의 테스트 회로에 있어서 다음과 같은 문제점이 있었다.

첫째, 테스트 어드레스를 변경하면서 라이트 동작을 수행할 수가 없다.

둘째, 테스트 블록의 라이트 동작시 테스트 어드레스가 변경되는 사이클에서는 테스트 어드레스가 변경되기 전에 리드 잠재시간(read latency) 만큼의 NOP(No Operation cycle)이 필요해져 결국 테스트 패턴이 복잡해지고 테스트 시간이 증가한다.

셋째, 분할된 1개의 메모리 셀 단위로 테스트를 실시함으로 테스트 시간이 길어지고 치명적으로 인접한 블록 사이의 비트 라인 브릿지(bridge), 셀 방해 등의 테스트가 불가능하다.

본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 라이트(write) 및 리드(read) 동작시 연속적인 페이지 모드(page mode) 동작이 가능하도록 한 테스트 회로를 제공하는데 그 목적이 있다.

도 1은 일반적인 Embedded DRAM 플로어 플랜(floor plan)을 나타낸 개략도

도 2는 종래의 테스트 회로를 나타낸 블록도

도 3 및 도 4는 종래의 테스트 회로를 동작하기 위한 타이밍도

도 5는 도 2의 테스트 디코더부를 나타낸 회로도

도 6a 내지 도 6c는 도 2의 테스트 먹스부에서 각각 X128, X16, X8을 나타낸 상세 회로도

도 7a 내지 도 7c는 도 6c의 X8 먹스를 구성하는 각 먹스의 회로도

도 8은 본 발명에 의한 테스트 회로를 나타낸 블록도

도 9 내지 도 11은 본 발명에 의한 테스트 회로를 동작하기 위한 타이밍도

도 12a 내지 도 12c는 도 8의 테스트 먹스부에서 각각 X128, X16, X8을 나타낸 상세 회로도

도 13은 DQM 먹스를 나타낸 회로도

도 14는 DBC 회로도

도 15는 입력 데이터 먹스를 나타낸 회로도

도 16은 클럭 버퍼 회로를 나타낸 회로도

도 17은 먹스 회로를 나타낸 회로도

도 18은 출력 데이터 먹스 회로를 나타낸 회로도

도 19는 지연 회로를 나타낸 회로도

도 20는 버퍼 회로를 나타낸 회로도

도면의 주요 부분에 대한 부호의 설명

31 : 테스트 어드레스 디코더부 32 : 테스트 먹스부

33 : 데이터 출력 버퍼부 34 : 제어부

35 : 내부 회로부

상기와 같은 목적을 달성하기 위한 본 발명에 의한 테스트 회로는 외부의 테스트 어드레스 디코더 인에이블 신호를 받아 디코딩하여 디코더 출력 선택 신호들을 출력하는 테스트 어드레스 디코더부와, 상기 테스트 어드레스 디코더부에서 출력되는 디코더 출력 선택신호들을 입력으로 받아 한 개의 신호를 선택하여 출력하는 테스트 먹스부와, 상기 테스트 먹스부의 선택신호를 받아 테스트 모드에서 외부 패드로 데이터를 전달하는 데이터 출력 버퍼부와, 테스트 모드시 외부에서 입력되는 클럭 신호 및 테스트 인에이블 신호를 받아 상기 테스트 먹스부에 출력 먹스를 인에이블 시키기기 위한 내부 출력 먹스 선택 신호를 출력하는 제어부와, 노멀 동작시 내부 금속 라인을 통해 데이터를 로직 회로에 전달하는 내부 회로부를 포함하여 구성됨을 특징으로 한다.

이하, 첨부된 도면을 참고하여 본 발명에 의한 테스트 회로를 상세히 설명하면 다음과 같다.

도 8은 본 발명에 의한 테스트 회로를 나타낸 회로도이다.

도 8에서와 같이, 외부의 테스트 어드레스 디코더 인에이블 신호(tda_strobe)를 받아 디코딩하여 디코더 출력 선택 신호(d_sel<0:7>)들을 출력하는 테스트 어드레스 디코더(test address decoder)부(31)와, 상기 테스트 어드레스 디코더부(31)에서 출력되는 디코더 출력 선택신호(d_sel<0:7>)들을 입력으로 받아 한 개의 신호를 선택하여 출력하는 테스트 먹스(test mux)부(32)와, 상기 테스트 먹스부(32)의 선택신호를 받아 테스트 모드에서 외부 패드(pad)로 데이터를 전달하는 데이터 출력 버퍼부(33)와, 테스트 모드시 외부에서 입력되는 클럭 신호(Ext_clk) 및 테스트 인에이블 신호(test_en)를 받아 상기 테스트 먹스부(32)에 출력 먹스를 인에이블 시키기 위한 내부 출력 먹스 선택 신호(int_st)를 출력하는 제어부(34)와, 노멀(normal) 동작시 내부 금속 라인(internal metal line)을 통해 로직 회로에 전달하는 내부 회로부(35)로 구성된다.

여기서 상기 제어부(34)는 상기 외부의 클럭신호 및 테스트 인에이블 신호를 받아 버퍼링(buffering)하여 출력하는 클럭 버퍼부(34a)와, 상기 테스트 어드레스 디코더 인에이블 신호(tda_strobe) 및 테스트 디코더 인에이블 신호(tda_dec)를 받아서 카스(CAS) 잠재 시간만큼의 지연후에 1클럭 사이클의 신호인 제어신호를 발생하는 제 1 버퍼부(34b)와, 상기 클럭 버퍼부(34a)에서 버퍼링된 신호 및 제 1 버퍼부(34b)의 제어신호를 받아 인에이블 신호를 출력하는 제 2 버퍼부(34c)와, 상기 제 1 버퍼부(34b)의 제어신호와 제 2 버퍼부(34c)의 인에이블 신호 중 하나를 선택하여 출력하는 먹스부(34d)와, 상기 먹스부(34d)의 출력신호를 받아 일정시간 지연하여 상기 테스트 먹스부(32)에 출력 먹스를 인에이블 시키기 위한 내부 출력 먹스 선택 신호(int_st)를 출력하는 지연부(34e)로 구성된다.

상기와 같이 구성된 본 발명에 의한 테스트 회로의 동작을 설명하면 다음과 같다.

즉, 도 9 내지 도 11은 본 발명에 의한 테스트 회로를 동작하기 위한 타이밍도이다.

도 9 내지 도 11에서와 같이, 테스트 인에이블 신호(Test_en)가 인에이블(enable)되면 embedded DRAM의 입력(input) 및 출력(output) 신호는 로직 인터페이스(logic interface)와의 연결이 끊어지고 외부 패드(PAD)로 직접 연결된다.

이때 128비트의 입력 데이터와 출력 데이터는 tda<0:2> 신호의 디코딩(decoding)에 의해 16비트의 I/O 경로(path)로 분리된다.

여기서 상기 테스트 디코더부(31)는 일반적인 디코더 회로로서, 테스트 디코더 인에이블 신호(tda_strobe)가 인에이블 될 때에만 디코더의 동작이 발생된다.

상기 테스트 디코더부(31)의 출력 신호인 디코더 출력 선택 신호 d_del<0:7>의 신호가 8개의 먹스 블록을 선택한다.

만약, 테스트 머드에서 128개의 먹스를 16개씩 선택하기 위한 외부 입력 신호인 tda<0:2> 신호가 <000> 상태로 인가되면 tda_strob가 인에이블 되었을 때 디코더의 새로운 동작이 발생하고 tda_strobe가 디져블(disable)되면 현재의 상태를 래치(latch)하고 외부 입력 tda<0:2> 신호가 변하더라도 내부 d_sel 신호는 변경되지 않는다.

이렇게 발생된 d_sel<0> 신호가 인에이블 되어 도 12a 내지 도 12c에 도시된 테스트 먹스부의 <0>번 먹스 블록이 선택된다.

한 개의 16비트 먹스 블록은 2개의 8비트 먹스 블록으로 구성되고, 다시 한 개의 먹스 블록은 8개의 입력 데이터 먹스(input data mux)와 8개의 출력 데이터 먹스(out data mux) 그리고 한 개의 내부 데이터 마스크 신호인 DQM 먹스로 구성되어 있다.

따라서 한 개의 선택신호(d_sel)는 16개의 입력 데이터 먹스와 16개의 출력 데이터 먹스 그리고 2개의 DQM 먹스의 경로를 외부 패드로 연결한다.

도 2의 종래 테스트 회로에서는 라이트 동작시 외부에서 입력된 16bit의 입력 데이터가 선택신호(d_sel)에 의해 선택된 먹스 블록을 통해 embedded DRAM의 메모리 셀에 데이터가 쓰여지고 너머지 선택되지 않은 먹스 블록은 디져블되어 있지만 먹스 부분에 래치된 112비트의 데이터 역시 함께 쓰여진다.

따라서 tda<0:2> 신호를 고정한 상태에서 칼럼 어드레스 <0:3>의 어드레스를 순차적으로 증가시켜 가며 16번의 라이트 동작을 수행하고 다시 tda<0:2>의 신호를 변화시키고 다시 칼럼 어드레스를 증가시켜 가며 16의 라이트 동작을 수행한다면 그 전에 수행했던 16번의 라이트 동작 시에 쓰여졌던 입력 데이터는 필요 없는 라이트 동작이 이루어져 올바른 데이터를 저장하고 있질 못하므로 테스트 어드레스를 변경하면서 연속적으로 라이트 동작을 수행할 수가 없고 결과적으로 연속적인 라이트 동작으로 전체의 셀에 데이터를 라이트 할 수가 없다.

즉, 먹스에 의해 외부에서 16비트 데이터만 인가한다고 할지라도 한 개의 칼럼 선택신호가 인에이블되면 내부적으로 128개의 라이트 드라이버(write driver)가 항상 동작하고 또한 글로벌 입출력 라인(global I/O line) 역시 동작하므로 한 번의 라이트 사이클(write cycle)에서 16개의 라이트 드라이버 동작만이 필요하고 나머지 112개의 라이트 동작은 불필요하다.

따라서 이와 같은 문제를 해결하기 위해서는 테스트 어드레스 디코더부(31)의 출력신호에 의해 선택되어진 입력 데이터 경로와 연결되어 있는 라이트 드라이버만 동작하게 하여야 한다.

즉, 제어부(34)의 제어 신호 int_st에 의해 테스트 먹스부(32)(도 12a 내지도 12c)를 제어함으로서 입력 데이터 경로와 연결되어 있는 라이트 드라이버만 동작할 수 있도록 한다.

한편, 본 발명의 테스트 회로를 구성하는 DQM 먹스는 도 13의 회로를 사용한다. 즉, 상기와 같은 동작을 위하여 기존의 도 7c의 DQM 먹스 대신에 도 13의 DQM 먹스를 사용한다.

도 13에서와 같이, 테스트 모드에서 128개의 먹스를 16개씩 선택하기 위한 외부 입력신호(Tda<0:2>)에 의한 테스트 디코더부(31)의 출력 신호 중의 하나인 d_sel 신호를 직접 바이트 마스크(byte mask) 동작을 위한 DQM 버퍼의 입력 신호로 사용한다.

만약, 테스트 어드레스 tda<0:2>의 입력이 <111>이라면 다시 tda_strobe 신호가 인에이블 되지 않는 한 d_sel<7>신호가 "H" 레벨로 계속 래치되고 이 신호는 도 12a의 <7>번 먹스 블록을 선택하여 di_muxout<112:127> 경로를 통해 외부 입력 데이터 tdi<0:15>가 메모리 셀에 쓰여지고 또한 do_muxout<112:127> 경로를 통해 메모리 셀의 데이터가 외부 출력 데이터 tdo<0:15> 패드에 연결된다.

이때 <7>번 먹스 블록의 dm_muxout<14:15> 신호만 "L" 레벨이고 나머지 dm_muxout<0:13> 신호는 "H"레벨을 출력하고 다시 이들 dm_muxout<0:15> 신호는 embedded DRAM의 16개의 DQM 버퍼를 거쳐 클럭신호(clk)와 동기되어 버퍼링(buffering)되고 이들 16개의 신호들은 16개의 DBC 회로(도 14)에 인가된다.

도 14의 DBC 회로에서, 라이트 컴맨드(write command)에 의해 발생된 글로벌 라이트 드라이버 인에이블(global write driver enable 신호)인 "g_wen" 신호와 16개의 DQM 버퍼 출력신호인 dqm<0:15> 신호와 결합되어 16개의 "l_wen"신호를 만들어 낸다.

모든 DQM 신호가 "L"레벨이라면 16개의 "l_wen" 모두가 인에이블 되므로 128개의 라이트 드라이버 모두 동작할 수 있다.

한 개의 "l_wen" 신호는 8개의 라이트 드라이버를 동작시키는데 현재 dm_mux<14:15>신호만 "L"신호이므로 결과적으로 l_wen<14:15> 신호만 인에이블 되어 선택되어 있는 입력 데이터 경로에 연결되어 있는 16개의 라이트 드라이버만 동작하고 나머지 112개의 라이트 드라이버를 마스크함으로서 테스트 어드레스를 변경하면서 연속적인 라이트 동작이 이루어진다.

테스트 어드레스에 의해 16비트 먹스 블록뿐만 아니라 선택된 먹스 블록과 함께 라이트 드라이버까지도 선택하여 동작시킴으로서 종래 도 7b의 입력 데이터 먹스와 달리 도 15에서와 같이 입력 데이터 먹스를 래치 부분과 전송 게이트를 제거할 수 있는 이점도 발생한다.

한편, 페이지 모드 리드(Page mode read) 동작시 종래의 회로에서는 테스트 어드레스를 변경하기 위해선 테스트 어드레스 변경 전에 반드시 리드 잠복만큼의 NOP가 필요하여 1개의 워드 라인에 연결되어 있는 모든 셀을 페이지 모드로 연속적으로 읽어낼 수가 없었다.

이러한 문제를 해결하기 위하여 tda_strobe 신호를 외부 clk와 동기시킨 다음 D-플립플롭을 사용하여 리드 잠재만큼의 지연 후에 출력 데이터인 먹스 선택이 이루어지도록 한다.

도 16의 클럭 버퍼 회로는 테스트 모드에서만 동작하도록 하여 노멀 동작에서는 클럭 버퍼 회로에서 흐르는 다이나믹 파워(dynamic power) 소비가 제거된다.

만약 리드 잠재 시간 선택 신호 "rls" 신호를 "H"로 인가하여 리드 잠재 시간 2사이클로 동작시키면, tda_strobe 신호가 외부 clk에 동기되고 도 17의 먹스에 의해 1 클럭 잠재 시간 후에 출력 먹스를 인에이블 시키기 위한 내부 출력 먹스 선택신호인 int_st 신호를 발생한다.

도 16에서와 같이, 클럭 버퍼 회로는 테스트 인에이블 신호(test_in)와 입력 신호(in)를 받아 논리 연산하여 출력하는 NAND 게이트와, 상기 NAND 게이트의 출력 신호를 반전시키어 출력하는 복수개의 인버터들로 구성된다.

종래의 출력 데이터 먹스인 도 7a와는 달리 본 발명에서 도 18의 회로에서와 같이 내부적으로 리드 잠재 시간만큼의 지연 후에 발생되는 int_st 신호에 의해 먹스의 선택이 이루어진다.

즉, 테스트 어드레스가 인가되는 사이클에서 tda_dec의 동작이 이루어져 d_del 신호가 변경되지만, 변경된 d_sel 신호는 int_st 신호가 인에이블 되고 나서야 출력 데이터 먹스 블록의 변경이 이루어진다.

만약 "rls" 신호를 "L"레벨로 인가하여 리드 잠재 1로 동작시킨다면 도 17의 먹스를 통해 외부 clk에 동기된 tda_strobe에 의해 잠재 시간 없이 곧바로 int_st 신호가 발생된다.

이때 데이터 출력 홀드 타임(data output hold time ; tOH)을 유지시켜 주기 위해 도 19의 지연 회로를 사용하여 int_st 신호에 일정 시간의 지연을 추가한다.

이와 같은 방법으로 128bit I/O뿐만 아니라 수백 비트의 와이드 I/O 역시 바이트 마스크 동작을 이용한 라이트 드라이버의 동작을 제어하여 전체의 메모리 셀을 연속적으로 라이트 동작이 가능하고 또는 먹스 선택 동작에 잠재 시간을 이용함으로서 리드 동작도 연속적인 동작이 가능하다.

도 17에서와 같이, 먹스 회로는 외부의 클럭 신호(rls)와, 상기 클럭 신호를 반전시키어 출력하는 인버터와, 상기 클럭 신호 및 인버터의 출력신호에 의해 제 1 입력 신호(in1)와 제 2 입력 신호(in2)를 각각 출력하는 제 1, 제 2 전송 게이트로 구성된다.

그리고 지연 회로는 도 19에서와 같이, 입력 신호를 일정 시간만큼 지연시키기 위해 직렬로 연결되는 제 1, 제 2, 제 3, 제 4 인버터와, 상기 제 1 인버터와 제 2 인버터 사이 및 제 2 인버터와 제 3 인버터 사이에 각각 게이트 연결되고 소오스와 드레인이 각각 전원단 및 접지단에 연결되는 제 1, 제 2, 제 3, 제 4 트랜지스터로 구성된다.

한편, 도 20은 도 8의 제어부를 구성하는 버퍼 회로를 나타낸 회로도이다.

이상에서 설명한 바와 같이 본 발명에 의한 테스트 회로는 다음과 같은 효과가 있다.

첫째, 먹스 블록을 변경해 가며 전체의 메모리 셀을 연속적으로 라이트 동작을 수행할 수 있다.

둘째, 리드 동작시의 NOP를 제거함으로서 연속적인 리드 동작을 행할 수 있다.

셋째, 종래의 와이드 I/O 테스트에서는 수행할 수 없었던 연속적인 라이트 및 리드 동작의 수행이 가능하다. 즉 페이지 모드 테스트가 가능하다.

Claims (2)

1. 외부의 테스트 어드레스 디코더 인에이블 신호(tda_strobe)에 의해 디코더 출력 선택 신호들(d_sel)을 출력하는 테스트 어드레스 디코더부;

   상기 테스트 어드레스 디코더부에서 출력되는 디코더 출력 선택신호들(d_sel)을 입력으로 받아 한 개의 신호(do_mxout)를 선택하여 출력하여 입력 데이터 경로와 연결되어 있는 라이트 드라이버만 동작하도록 하는 테스트 먹스부;

   상기 테스트 먹스부의 선택신호(do_mxout)를 받아 테스트 모드에서 외부 패드로 데이터(tdo)를 전달하는 데이터 출력 버퍼부;

   테스트 인에이블 신호(test_en)에 의해 외부의 클럭신호(Ext_clk)를 버퍼링하는 클럭 버퍼부와, 상기 테스트 어드레스 디코더 인에이블 신호(tda_strobe)를 받아서 카스 잠재 시간만큼의 지연후에 1클럭 사이클의 신호인 제어신호를 발생하는 제 1 버퍼부와, 상기 제 1 버퍼부에서 출력되는 제어신호에 의해 버퍼링된 클럭 신호(clk)를 버퍼링하는 제 2 버퍼부와, 상기 제 1,2 버퍼부의 출력 신호 중 하나를 선택하여 출력하는 먹스부와, 상기 먹스부의 출력신호를 받아 일정시간 지연하여 상기 테스트 먹스부에 출력 먹스를 인에이블 시키기 위한 내부 출력 먹스 선택신호(int_st)를 출력하는 지연부를 포함하는 제어부;

   노멀 동작시 내부 금속 라인을 통해 데이터를 로직 회로에 전달하는 내부 회로부를 포함하여 구성됨을 특징으로 하는 테스트 회로.
2. 삭제