JP2001243770A - 同期型半導体記憶装置及びそのデータ読み出し方法 - Google Patents

同期型半導体記憶装置及びそのデータ読み出し方法

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JP2001243770A JP2000049782A JP2000049782A JP2001243770A JP 2001243770 A JP2001243770 A JP 2001243770A JP 2000049782 A JP2000049782 A JP 2000049782A JP 2000049782 A JP2000049782 A JP 2000049782A JP 2001243770 A JP2001243770 A JP 2001243770A
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純 渡辺
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Fujitsu Ltd
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Abstract

(57)【要約】 【課題】ＣＡＳレイテンシが「１」に設定されたときの
アクセスタイムを短くすることのできる同期型半導体記
憶装置を提供すること。 【解決手段】制御回路３７は予め設定されるＣＡＳレイ
テンシに基づく制御信号ＳＣを切替回路３６に出力し、
切替回路３６はその制御信号ＳＣに応答してＣＡＳレイ
テンシが「２」以上に設定された場合にはレジスタブロ
ック３５からの信号Ｓ２を出力回路３８に供給し、ＣＡ
Ｓレイテンシが「１」に設定された場合にはリードアン
プ３４からの信号Ｓ１を出力回路３８に供給する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は同期型半導体記憶装
置及びそのデータ読み出し方法に関するものである。
【０００２】近年、半導体記憶装置の一種類として、セ
ル情報の書き込み動作及び読み出し動作をクロック信号
に基づいて制御する同期型半導体記憶装置（シンクロナ
スＤＲＡＭ、以下ＳＤＲＡＭという）がある。このよう
なＳＤＲＡＭでは、あらかじめ設定されるＣＡＳレイテ
ンシに基づいてセル情報の読み出し動作が行なわれる。
ＳＲＤＡＭの高速化には、より少ないＣＡＳレイテンシ
でのアクセスタイムを短くすることが要求されている。
【０００３】
【従来の技術】従来、ＳＤＲＡＭは、外部クロック信号
に同期してリードコマンドを受け付け、それに応答して
メモリセルから読み出したセル情報（データ）をビット
線、センスアンプ、コラムゲート、データバス、リード
アンプ、出力回路を介して外部ピンに外部クロック信号
に同期して出力する。更に、図１２に示すように、リー
ドアンプ１と出力回路２の間にはレジスタブロック３が
設けられ、そのレジスタブロック３を外部クロック信号
に基づいてラッチ動作させることで、予め設定されるＣ
ＡＳレイテンシに基づくタイミングでデータを出力する
ようにしている。
【０００４】レジスタブロック３は、並列接続された３
つのレジスタ１１，１２，１３、それらに対して直列に
接続された１つのレジスタ１４、各レジスタ１１〜１３
の入出力端子にそれぞれ接続されたトランスファゲート
Ｔi1，Ｔi2，Ｔi3，Ｔo1，Ｔo2，Ｔo3から構成されてい
る。各トランスファゲートＴi1〜Ｔo3は、ＣＡＳレイテ
ンシに基づいて生成される制御信号ｉｎ１〜ｏｕｔ３に
応答してオンオフする。これにより、リードアンプ１か
らレジスタブロック３に供給されるデータが、レジスタ
１１〜１４に適宜ラッチされることで、外部クロック信
号ＣＬＫに応じたタイミングでデータが出力回路２を介
して外部ピン４に出力される。
【０００５】図１３は、ＣＡＳレイテンシが「３」に設
定された時の動作波形図である。外部クロック信号ＣＬ
Ｋの立ち上がりエッジ（時刻ｔ１）でリードコマンドを
受け付けると、リードアンプ１は、メモリセルから読み
出されたデータを増幅した信号Ｓ１を出力する。レジス
タブロック３は、先ず制御信号ｉｎ１によりトランスフ
ァゲートＴi1をオンして信号Ｓ１をレジスタ１１にラッ
チし、次に制御信号ｏｕｔ１によりトランスファゲート
Ｔo1をオンしてリードデータをレジスタ１１からレジス
タ１４に転送する。これにより、外部クロック信号ＣＬ
Ｋに基づく時刻ｔ４において出力データが有効になる。
尚、並列接続された３つのレジスタ１１〜１３は、読み
出し回路を複数のステージに分割し、それらを並列パイ
プライン制御することで、高い動作周波数にて連続した
コマンド入力を可能とし、読み出し制御を容易にするた
めに設けられている。
【０００６】ＣＡＳレイテンシが「１」に設定された場
合、トランスファゲートＴi1，Ｔo1を常時オンに制御す
る。これにより、リードアンプ１から出力されたリード
データは、レジスタ１１，１４を通過して出力回路２に
供給される。従って、時刻ｔ２において出力データが有
効になる。
【０００７】
【発明が解決しようとする課題】ところで、ＣＡＳレイ
テンシが「１」に設定された場合、リードコマンドを受
け付けたエッジから１周期次のエッジ（図１３での時刻
ｔ２）で出力データを有効にしなければならない。しか
しながら、リードデータの出力経路にパイプライン制御
等の目的でレジスタブロック３が設けられており、リー
ドコマンドを受け付けてからデータが出力されるまでの
時間（アクセスタイム）が長くなってしまう。このた
め、図１４に示すように、ランダムアクセスのようにリ
ードコマンドからすぐにデータを読み出すためにＣＡＳ
レイテンシを「１」に設定した場合、データを有効にす
る時刻に対して内部回路の動作速度余裕が少なくなり、
所定の読み出し速度を満たすことができなくなるおそれ
があった。
【０００８】本発明は上記問題点を解決するためになさ
れたものであって、その目的はＣＡＳレイテンシが最小
に設定されたときのアクセスタイムを短くすることので
きる同期型半導体記憶装置及びそのデータ読み出し方法
を提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明は、メモリセルから読み出さ
れたデータを増幅して出力回路へ供給するリードアンプ
と、前記リードアンプと出力回路の間に設けられ、クロ
ック信号に基づいて前記リードアンプからの信号をラッ
チし、該ラッチ信号を予め設定されたレイテンシ情報に
基づくタイミングで前記出力回路に出力するレジスタブ
ロックとを備えた同期型半導体記憶装置において、前記
レイテンシ情報が第１のレイテンシ情報に設定された場
合に前記読み出しデータが前記レジスタブロックをバイ
パスして出力されるように読み出し経路を切り替える切
替制御回路を備えた。
【００１０】請求項２に記載の発明のように、前記切替
制御回路は、前記レイテンシ情報に基づく制御信号を出
力する制御回路と、前記制御信号に基づいて、前記リー
ドアンプからの第１の信号又は前記レジスタブロックか
らの第２の信号を前記出力回路へ供給する切替回路とか
ら構成される。
【００１１】請求項３に記載の発明のように、前記制御
回路は、前記レイテンシ情報を設定するための外部から
の入力信号に基づいて前記制御信号を生成する。請求項
４に記載の発明のように、前記レジスタブロックは、テ
ストモード時に複数のメモリから読み出されたデータを
１つのデータに圧縮する圧縮テスト機能を備え、前記制
御回路は、前記テストモード時に前記切替回路が前記レ
ジスタブロックからの信号を前記出力回路に出力するよ
う前記制御信号を生成する。
【００１２】請求項５に記載の発明は、メモリセルから
の読み出しデータを外部クロック信号に基づいてラッチ
し、該ラッチした読み出しデータを予め設定されたレイ
テンシ情報に基づくタイミングで出力回路に出力する第
１信号パスと、メモリセルからの読み出しデータを前記
出力回路に出力する前記第１信号パスとは別の第２信号
パスとを備え、前記レイテンシ情報によって前記第１信
号パスと第２信号パスとを切り替えて前記読み出しデー
タを前記出力回路を介して出力するようにした。
【００１３】請求項６に記載の発明のように、前記レイ
テンシ情報の設定は、前記メモリセルからデータを読み
出すためのリードコマンドよりも少なくとも１クロック
以上前に行うようにした。
【００１４】請求項７に記載の発明のように、テストモ
ード時に前記レイテンシ情報に係らず、前記第１信号パ
スは複数のメモリから読み出されたデータを圧縮した圧
縮データを前記出力回路に出力するようにした。
【００１５】前記第１信号パスは、請求項８に記載の発
明のように、前記第２信号パスよりも遅延時間が長い。
請求項９に記載の発明は、外部からの入力信号に基づい
てレイテンシ情報をラッチするための制御回路と、メモ
リセルから読み出されたデータを増幅して出力回路へ供
給するリードアンプと、前記リードアンプと出力回路の
間に設けられ、第１の制御信号に基づいて前記リードア
ンプからの信号をラッチし、該ラッチ信号を前記レイテ
ンシ情報に基づく第２の制御信号で前記出力回路に出力
するレジスタブロックとを備えた同期型半導体記憶装置
において、前記出力回路に結合され、前記レイテンシ情
報による前記制御回路からの制御信号で制御される切替
回路を備え、前記切替回路の一方の入力には第１の信号
経路である前記レジスタブロックの出力を入力し、他方
の入力には前記リードアンプから前記第１の制御信号で
制御されない第２の信号経路を接続した。
【００１６】前記第２の信号経路は、請求項１０に記載
の発明のように、前記第１の信号経路よりも回路段数が
少ない。
【００１７】
【発明の実施の形態】（第一実施形態）以下、本発明を
具体化した第一実施形態を図１〜図５に従って説明す
る。
【００１８】図１は、同期型半導体記憶装置（ＳＤＲＡ
Ｍ）の要部ブロック回路図であり、メモリセル３１から
外部ピン３９へデータを読み出す読み出し経路を示す。
メモリセル３１はビット線ＢＬを介してセンスアンプ
（Ｓ／Ａ）３２に接続され、そのセンスアンプ３２はコ
ラムゲート３３及びデータバスＤＢを介してラッチ機能
を持つリードアンプ３４に接続されている。
【００１９】リードアンプ３４の出力端子にはレジスタ
ブロック３５が接続され、レジスタブロック３５の出力
端子には切替回路３６が接続されている。切替回路３６
は２入力の切替スイッチであり、第１入力端子にはリー
ドアンプ３４からの第１の信号Ｓ１が入力され、第２入
力端子にはレジスタブロック３５からの第２の信号Ｓ２
が入力される。
【００２０】切替回路３６には制御回路３７から制御信
号ＳＣが供給され、切替回路３６の出力端子には出力回
路３８が接続されている。即ち、リードアンプ３４と出
力回路３８の間には、レジスタブロック３５と切替回路
３６が接続されている。出力回路３８の出力端子は外部
ピン３９に接続されている。
【００２１】メモリセル３１は、外部からリードコマン
ドとともに与えられるアドレス信号に基づいて選択さ
れ、その選択されたメモリセル３１から読み出されたデ
ータはビット線ＢＬを介してセンスアンプ３２に供給さ
れる。そして、リードデータはセンスアンプ３２にて増
幅され、アドレス信号に基づいてコラムゲート３３がオ
ンされると、そのコラムゲート３３及びデータバスＤＢ
を介してリードアンプ３４に供給される。
【００２２】リードアンプ３４は供給される信号を増幅
し、第１の信号Ｓ１を出力する。レジスタブロック３５
はモードレジスタに設定されたＣＡＳレイテンシに基づ
く制御信号に応答して信号Ｓ１をラッチし、第２の信号
Ｓ２を切替回路３６に出力する。
【００２３】制御回路３７は、リードコマンドに先立っ
て図４のインバータ回路５５，５６で構成されるモード
レジスタ５４にＣＡＳレイテンシを設定するときに、そ
のＣＡＳレイテンシが「２」以上に設定された場合とＣ
ＡＳレイテンシが「１」に設定された場合のそれぞれに
応じたレベルを持つ制御信号ＳＣを切替回路３６に出力
する。本実施形態では、制御回路３７は、ＣＡＳレイテ
ンシが「２」以上に設定された場合にＬレベルの制御信
号ＳＣを、ＣＡＳレイテンシが「１」に設定された場合
にＨレベルの制御信号を出力する。
【００２４】切替回路３６は、制御信号ＳＣに応答し
て、レジスタブロック３５からの信号Ｓ２又はリードア
ンプ３４からの信号Ｓ１を出力回路３８に出力する。本
実施形態では、切替回路３６は、Ｈレベルの制御信号Ｓ
Ｃに応答して第１の信号Ｓ１を、Ｌレベルの制御信号Ｓ
Ｃに応答して第２の信号Ｓ２を出力する。
【００２５】従って、ＣＡＳレイテンシが「２」以上に
設定された場合にはレジスタブロック３５からの信号が
出力回路３８に供給され、ＣＡＳレイテンシが「１」に
設定された場合にはラッチ機能を持つリードアンプ３４
からの信号Ｓ１が出力回路３８に供給される。即ち、モ
ードレジスタにＣＡＳレイテンシが「１」に設定された
場合、データの読み出し経路がレジスタブロック３５を
バイパスする。これにより、ＣＡＳレイテンシが「１」
に設定された場合、リードデータはレジスタブロック３
５を通過しないので、その分アクセスタイムが短くな
る。
【００２６】図２は、レジスタブロック３５のブロック
回路図である。レジスタブロック３５は、従来と同様
に、並列接続された３つのレジスタ１１，１２，１３、
それらに対して直列に接続された１つのレジスタ１４、
各レジスタ１１〜１３の入出力端子にそれぞれ接続され
たトランスファゲートＴi1，Ｔi2，Ｔi3，Ｔo1，Ｔo2，
Ｔo3から構成されている。各トランスファゲートＴi1〜
Ｔo3は、ＣＡＳレイテンシに基づいて生成される制御信
号ｉｎ１〜ｏｕｔ３に応答してオンオフする。
【００２７】レジスタ１１は、図３に示すように、イン
バータ回路４１，４２から構成され、両インバータ回路
４１，４２はリング状に接続されている。尚、他のレジ
スタ１２〜１４の構成はレジスタ１１の構成と同じであ
るため、図面及び説明を省略する。
【００２８】図４は、制御回路３７及び切替回路３６の
一例を示す回路図である。制御回路３７は、ナンド回路
５１、スイッチ５２、インバータ回路５３、及びラッチ
回路５４から構成されている。
【００２９】ナンド回路５１は多入力回路であり、外部
から供給されるアドレス信号に基づいてアドレスバッフ
ァからアドレス信号ａ１〜ａｎが入力される。ナンド回
路５１の出力端子はスイッチ５２を介してラッチ回路５
４に接続されている。ナンド回路５１は、ＣＡＳレイテ
ンシを「１」に設定するためのアドレス信号ａ１〜ａｎ
に応答してＬレベルの信号Ｓ１１を出力し、ＣＡＳレイ
テンシを「２」以上に設定するためのアドレス信号ａ１
〜ａｎに応答してＨレベルの信号Ｓ１１を出力する。
【００３０】スイッチ５２は並列接続されたＰチャネル
ＭＯＳトランジスタとＮチャネルＭＯＳトランジスタか
らなり、ＮＭＯＳトランジスタのゲートにはモードレジ
スタセット信号ｍｒｓが入力され、ＰＭＯＳトランジス
タのゲートにはモードレジスタセット信号ｍｒｓをイン
バータ回路５３により反転した信号が入力される。従っ
て、スイッチ５２はモードレジスタセット信号ｍｒｓに
応答してオンオフする。
【００３１】このモードレジスタセット信号ｍｒｓはモ
ードレジスタにＣＡＳレイテンシ等を設定する際にアク
ティブ（本実施形態ではＨレベル）になる信号である。
そして、モードレジスタセットを行う、即ちスイッチ５
２がオンするときに、ＣＡＳレイテンシに応じたレベル
を持つ信号がラッチ回路５４に供給される。
【００３２】ラッチ回路５４はリング状に接続された２
つのインバータ回路５５，５６からなり、ナンド回路５
１からの信号Ｓ１１をラッチし、信号Ｓ１１のレベルを
反転したレベルを持つ信号ＳＣを出力する。
【００３３】このようにして、制御回路３７は、モード
レジスタに予め設定されるＣＡＳレイテンシに応じたレ
ベルを持つように生成した信号ＳＣを保持するととも
に、その信号ＳＣを切替回路３６に出力する。
【００３４】切替回路３６は、２つのスイッチ５７，５
８とインバータ回路５９とから構成され、第１のスイッ
チ５７はレジスタブロック３５と出力回路３８の間に接
続され、第２のスイッチ５８はリードアンプ３４と出力
回路３８の間に接続されている（図１参照）。第１のス
イッチ５７はＰＭＯＳトランジスタとＮＭＯＳトランジ
スタを並列接続して構成され、ＰＭＯＳトランジスタの
ゲートには制御信号ＳＣが入力され、ＮＭＯＳトランジ
スタのゲートには制御信号ＳＣをインバータ回路５９に
より反転した信号が入力される。第２のスイッチ５８は
ＰＭＯＳトランジスタとＮＭＯＳトランジスタを並列接
続して構成され、ＰＭＯＳトランジスタのゲートには制
御信号ＳＣをインバータ回路５９により反転した信号が
入力され、ＮＭＯＳトランジスタのゲートには制御信号
ＳＣが入力される。従って、第１及び第２のスイッチ５
７，５８は制御信号ＳＣに応答して相補的にオンオフ
し、オンした第１又は第２のスイッチ５７，５８を介し
て第１又は第２の信号Ｓ１，Ｓ２が出力される。尚、両
スイッチ５７，５８は、ＭＯＳトランジスタにて構成さ
れるため、ここでの信号遅延はほとんどない。
【００３５】次に、上記のように構成されたＳＤＲＡＭ
に対してＣＡＳレイテンシを「１」に設定したデータ読
み出しを説明する。先ず、ＳＤＲＡＭは、モードレジス
タセットコマンドを受け付けると、その特に入力されて
いるアドレス信号ａ１〜ａｎに基づいてＣＡＳレイテン
シ等をモードレジスタに設定する。
【００３６】この時、制御回路３７は、設定されるＣＡ
Ｓレイテンシに応じたレベルを有する制御信号ＳＣを切
替回路３６に出力し、切替回路３６はその制御信号ＳＣ
に応答して図４の第１のスイッチ５７をオフに、第２の
スイッチ５８をオンに制御する。
【００３７】次に、ＳＤＲＡＭは、図５に示すように、
外部クロック信号ＣＬＫの立ち上がりエッジに応答して
リードコマンドを受け付けると、メモリセル３１からデ
ータを読み出し、そのリードデータはラッチ機能を持つ
リードアンプ３４から出力される。
【００３８】そして、図４の第２のスイッチ５８がオン
に制御されているため、リードアンプ３４から出力され
たリードデータは、切替回路３６を介して出力回路３８
に供給される。その結果、リードコマンドを受け付けた
クロック信号ＣＬＫの立ち上がりから時間ｔＣＡＣ経過
後に外部ピン３９にリードデータが出力される。
【００３９】これに対し、従来の読み出し経路では、リ
ードデータは必ずレジスタブロック３を通るため、その
レジスタ３における信号遅延を受ける。そのため、外部
ピンには、リードコマンドを受け付けたクロック信号Ｃ
ＬＫの立ち上がりから外部ピンにリードデータが出力さ
れるまでの時間ｔＣＡＣは、本実施形態のそれよりも長
い。
【００４０】以上記述したように、本実施の形態によれ
ば、以下の効果を奏する。 （１）制御回路３７は予め設定されるＣＡＳレイテンシ
に基づく制御信号ＳＣを切替回路３６に出力し、切替回
路３６はその制御信号ＳＣに応答してＣＡＳレイテンシ
が「２」以上に設定された場合にはレジスタブロック３
５からの信号Ｓ２を出力回路３８に供給し、ＣＡＳレイ
テンシが「１」に設定された場合にはラッチ機能を持つ
リードアンプ３４からの信号Ｓ１を出力回路３８に供給
するようにした。その結果、ＣＡＳレイテンシが「１」
に設定された場合のアクセスタイムを、レジスタブロッ
ク３５を通らない分短くすることができる。
【００４１】（２）制御回路３７は、モードレジスタセ
ットコマンドに基づいてＣＡＳレイテンシを設定するた
めのアドレス信号ａ１〜ａｎに基づいて制御信号ＳＣを
生成するとともに、その制御信号ＳＣをラッチするよう
にした。その結果、リードコマンドを受け付ける時には
切替回路３６は制御信号ＳＣに応答してリードアンプ３
４からの信号Ｓ１を出力回路３８に供給するように読み
出し経路を切り替えているため、データの読み出し時に
経路の切り替えが不用であるため、高速な読み出しを行
うことができる。
【００４２】尚、前記実施形態は、以下の態様に変更し
てもよい。上記実施形態のレジスタブロック３５の構成
を適宜変更して実施しても良い。例えば、図６に示すよ
うに、レジスタブロック３５ａを、直列に接続した２つ
のレジスタ６１，６２と、レジスタ６１の入出力端子に
接続したトランスファゲート６３，６４とから構成して
も良い。このような構成において、ＣＡＳレイテンシが
「２」以上に設定された場合には、クロック信号ＣＬＫ
１，ＣＬＫ２によりゲート６３，６４を適宜オンオフ制
御してリードデータをレジスタ６１，６２にラッチさせ
る。そして、ＣＡＳレイテンシが「１」に設定された場
合には、リードアンプ３４から出力されるリードデータ
は切替回路３６によりレジスタブロック３５ａをバイパ
スして出力回路３８に供給されるため、リードデータの
アクセスタイムが短くなる。
【００４３】更に、上記実施形態では、切替回路３６を
トランスファゲート５７，５８を用いて構成したが、多
入力論理ゲートを用いて切替回路を構成するようにして
もよい。
【００４４】（第二実施形態）以下、本発明を具体化し
た第二実施形態を図７〜図１１に従って説明する。尚、
説明の便宜上、第一実施形態と同様の構成については同
一の符号を付してその説明を一部省略する。
【００４５】図７は、同期型半導体記憶装置（ＳＤＲＡ
Ｍ）の要部ブロック回路図であり、メモリセル３１から
外部ピン３９へデータを読み出す読み出し経路を示す。
本実施形態のＳＤＲＡＭは、ラッチ機能を持つリードア
ンプ３４と出力回路３８の間に、レジスタブロック７１
と切替回路３６が接続されている。このレジスタブロッ
ク７１はテストのための機能を有している。即ち、レジ
スタブロック７１は、図２のレジスタブロック３５の構
成からなるレジスタ群７２と、圧縮テスト回路７３を有
する。
【００４６】圧縮テスト回路７３は、バス幅が拡大され
て多ビットにてデータの入出力を行うＳＤＲＡＭにおい
て、その出荷前の動作試験にかかる試験時間を短縮する
ために、多ビットのデータを圧縮して１つの外部ピンに
出力するために設けられている。圧縮テストは、複数の
メモリセルに対して同一のデータを書き込み、各メモリ
セルから読み出した複数ビットの一致判定を行い、その
判定結果を１ビットのデータとして出力する。この出力
データは、例えば多ビットの出力データが全て一致すれ
ば「０」が出力され、一致しなければ「１」が出力され
る。従って、圧縮テストによる動作試験では、１ビット
の出力データによってバス幅分のセル情報を一括して判
定することができるため、動作試験に要する時間が短く
なる。
【００４７】本実施形態において、圧縮テスト回路７３
は４ビットのリードデータを圧縮する。即ち、図７に示
すレジスタ群７２と同等の回路が他に３つ設けられてお
り、各レジスタ群７２から４ビットのリードデータｒｂ
０，ｒｂ１，ｒｂ２，ｒｂ３が圧縮テスト回路７３に供
給される。また、圧縮テスト回路７３には圧縮テスト信
号ｔｅｓｔが供給される。そして、圧縮テスト回路７３
は圧縮テスト信号ｔｅｓｔがアクティブな圧縮テストモ
ード時にリードデータｒｂ０〜ｒｂ４を圧縮した信号Ｓ
２ａを出力し、信号ｔｅｓｔがインアクティブな通常モ
ード時にリードデータｒｂ０と同じレベルを有する信号
Ｓ２を出力する。
【００４８】リードアンプ３４と切替回路３６の間には
直列接続された２段のインバータ回路７４，７５が接続
されている。これにより、リードアンプ３４から出力さ
れる信号Ｓ１をバッファした信号Ｓ１ａを切替回路３６
を介して出力回路３８に供給する。尚、直列接続された
２段のインバータ回路７４，７５に限らず、その他の素
子を用いてもよい。
【００４９】図８は、圧縮テスト回路７３の回路図を示
す。圧縮テスト回路７３は、インバータ回路８１〜８
３、２入力ナンド回路８４〜８７、４入力ナンド回路８
８及び４入力ノア回路８９を備えている。インバータ回
路８１にはリードデータｒｂ０が入力され、出力端子は
ナンド回路８８とノア回路８９の入力端子に接続されて
いる。３つのナンド回路８４〜８６にはそれぞれリード
データｔｂ１〜ｒｂ３が入力されるとともにテスト信号
ｔｅｓｔが共通に入力され、出力端子はナンド回路８８
とノア回路８９の入力端子に接続されている。
【００５０】ナンド回路８８の出力端子はナンド回路８
７の入力端子に接続され、ノア回路８９の出力端子はイ
ンバータ回路８２の入力端子に接続され、そのインバー
タ回路８２の出力端子はナンド回路８７に接続されてい
る。ナンド回路８７の出力端子はインバータ回路８３の
入力端子に接続され、そのインバータ回路８３から信号
Ｓ２ａが出力される。
【００５１】通常モードのとき、圧縮テスト回路７３に
はインアクティブ（本実施形態ではＬレベル）の圧縮テ
スト信号ｔｅｓｔが供給され、その信号ｔｅｓｔに応答
してナンド回路８４〜８６はＨレベルの信号を出力す
る。これにより、圧縮テスト回路７３は、リードデータ
ｒｂ０のレベルを有する信号Ｓ２ａを出力する。
【００５２】一方、圧縮テストモードのとき、圧縮テス
ト回路７３にはアクティブ（Ｈレベル）の圧縮テスト信
号ｔｅｓｔが供給され、そのテスト信号ｔｅｓｔに応答
して各ナンド回路８４〜８６は入力されるリードデータ
ｒｂ１〜ｒｂ３のレベルに応じた信号を出力する。これ
により、圧縮テスト回路７３は、リードデータｒｂ０〜
ｒｂ３の全てがＬレベル又はＨレベルの時にＬレベルの
信号Ｓ２ａを出力し、リードデータｒｂ０〜ｒｂ３のレ
ベルが一致しない場合はＨレベルの信号Ｓ２ａを出力す
る。
【００５３】図９は、制御回路３７ａの回路図を示す。
制御回路３７ａは、第一実施形態の制御回路３７の構成
（図４参照）に加えて、ナンド回路９１とインバータ回
路９２，９３を備えている。ナンド回路９１にはラッチ
回路５４にてラッチされた信号Ｓ２１が入力されるとと
もに、テスト信号ｔｅｓｔをインバータ回路９２により
反転した信号が入力される。ナンド回路９１の出力端子
はインバータ回路９３の入力端子に接続され、そのイン
バータ回路９３から信号ＳＣが出力される。
【００５４】次に、上記のように構成されたＳＤＲＡＭ
の通常モードとテストモードの動作を図１０，１１に従
って説明する。 ［通常モード］ＳＤＲＡＭは、クロック信号ＣＬＫの立
ち上がりエッジに応答してモードレジスタセットコマン
ド（ＭＲＳ）を受け付け、その時に外部から供給される
アドレス信号Ａ１〜Ａｎに基づいて生成した内部アドレ
ス信号ａ１〜ａｎによりモードレジスタにＣＡＳレイテ
ンシ＝１を設定する。制御回路３７ａのラッチ回路５４
は内部アドレス信号ａ１〜ａｎに基づいてＨレベルの信
号を出力する。そして、圧縮テスト信号ｔｅｓｔがＬレ
ベルであるため、制御回路３７ａはＨレベルの制御信号
ＳＣを出力する。切替回路３６は、制御信号ＳＣに応答
してバイパス側即ちリードアンプ３４から供給される信
号Ｓ１ａを出力回路３８に伝達するよう動作する。
【００５５】そして、ＳＤＲＡＭは、アクティブコマン
ド（ＡＣＴ）を受け付けた後、リードコマンド（ＲＥＡ
Ｄ）を受け付けると、それに応答してメモリセルからデ
ータを読み出す。そして、切替回路３６がリードアンプ
３４からの信号を出力回路３８に伝達することで、リー
ドコマンドを受け付けた次のクロック信号ＣＬＫの立ち
上がりに対して充分な余裕を持って確定した信号Ｄｏを
出力する。
【００５６】［圧縮テストモード］先ず、ＳＤＲＡＭ
は、テストモードエントリコマンド（ＴＥＳＴ）を受け
付けると、圧縮テスト信号ｔｅｓｔをＨレベルにする。
これにより、制御回路３７ａは、Ｌレベルの制御信号Ｓ
Ｃを出力し、切替回路３６はレジスタブロック７１から
の信号Ｓ１ａを出力回路３８へ伝達するよう動作する。
【００５７】次に、ＳＤＲＡＭは、モードレジスタセッ
トコマンドを受け付けると、その時に外部から供給され
るアドレス信号Ａ１〜Ａｎに基づいて生成した内部アド
レス信号ａ１〜ａｎと、モードレジスタセット信号ｍｒ
ｓに基づいてＣＡＳレイテンシを「１」に設定する。こ
の時、圧縮テスト信号ｔｅｓｔがＨレベルであるため、
制御回路３７ａは制御信号ＳＣのレベルを変更しない。
【００５８】そして、ＳＤＲＡＭは、アクティブコマン
ド（ＡＣＴ）を受け付けた後、リードコマンド（ＲＥＡ
Ｄ）を受け付けると、それに応答してメモリセルからデ
ータを読み出す。そして、切替回路３６がレジスタブロ
ック７１からの信号を出力回路３８に伝達することで、
圧縮テスト回路７３によりリードデータを圧縮した信号
Ｄｏが外部ピンに出力される。
【００５９】以上記述したように、本実施の形態によれ
ば、以下の効果を奏する。 （１）レジスタブロック７１は圧縮テスト機能を持ち、
制御回路３７ａは、通常動作モード時にＣＡＳレイテン
シが「１」に設定されると、メモリセルからの読み出し
データをレジスタブロック７１をバイパスして出力回路
３８に供給する。これにより、データ圧縮を行う回路を
経由しないので、アクセスタイムを短くすることができ
る。
【００６０】（２）制御回路３７ａは、圧縮テストモー
ド時にはレジスタブロック７１からの信号を出力回路３
８に供給するように切替回路３６に制御信号ＳＣを出力
するようにしたので、レイテンシ情報に係らず圧縮テス
トが可能となる。
【００６１】尚、前記実施形態は、以下の態様に変更し
てもよい。本実施形態の圧縮テスト回路７３は４ビット
の読み出しデータを１ビットの信号に圧縮するようにし
たが、２ビット又は４ビット以上の読み出しデータを圧
縮する圧縮テスト回路に具体化して実施してもよい。
【００６２】更に、レジスタブロックの付加機能として
は、前述の圧縮テスト回路７３に限らない。また、図７
中の第２の信号経路に直列接続された２段のインバータ
回路７４，７５を、第一実施形態に備えて構成してもよ
い。
【００６３】
【発明の効果】以上詳述したように、本発明によれば、
レイテンシが最小に設定された場合に切替制御回路によ
りレジスタブロックをバイパスして読み出しデータを出
力するようにしたため、その分アクセスタイムを短くす
ることができる。
【図面の簡単な説明】
【図１】 第一実施形態の同期型半導体記憶装置の要部
ブロック回路図である。
【図２】 レジスタブロックのブロック回路図である。
【図３】 レジスタの回路図である。
【図４】 第一実施形態の制御回路と切替回路の回路図
である。
【図５】 第一実施形態の動作波形図である。
【図６】 別のレジスタブロックのブロック回路図であ
る。
【図７】 第二実施形態の同期型半導体記憶装置の要部
ブロック回路図である。
【図８】 圧縮テスト回路の回路図である。
【図９】 第二実施形態の制御回路の回路図である。
【図１０】 第二実施形態の動作波形図である。
【図１１】 第二実施形態の動作波形図である。
【図１２】 従来の同期型半導体記憶装置の要部ブロッ
ク回路図である。
【図１３】 従来例の動作波形図である。
【図１４】 レイテンシに対応するデータの動作波形図
である。
【符号の説明】
３４ リードアンプ ３８ 出力回路 ３５，３５ａ，７１ レジスタブロック ３６ 切替回路 ３７，３７ａ 制御回路 ７３ 圧縮テスト回路

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 メモリセルから読み出されたデータを増
    幅して出力回路へ供給するリードアンプと、 前記リードアンプと出力回路の間に設けられ、クロック
    信号に基づいて前記リードアンプからの信号をラッチ
    し、該ラッチ信号を予め設定されたレイテンシ情報に基
    づくタイミングで前記出力回路に出力するレジスタブロ
    ックとを備えた同期型半導体記憶装置において、 前記レイテンシ情報が第１のレイテンシ情報に設定され
    た場合に前記読み出しデータが前記レジスタブロックを
    バイパスして出力されるように読み出し経路を切り替え
    る切替制御回路を備えたことを特徴とする同期型半導体
    記憶装置。
  2. 【請求項２】 請求項１に記載の同期型半導体記憶装置
    において、 前記切替制御回路は、 前記レイテンシ情報に基づく制御信号を出力する制御回
    路と、 前記制御信号に基づいて、前記リードアンプからの第１
    の信号又は前記レジスタブロックからの第２の信号を前
    記出力回路へ供給する切替回路と、 から構成されたことを特徴とする同期型半導体記憶装
    置。
  3. 【請求項３】 請求項２に記載の同期型半導体記憶装置
    において、 前記制御回路は、前記レイテンシ情報を設定するための
    外部からの入力信号に基づいて前記制御信号を生成する
    ことを特徴とする同期型半導体記憶装置。
  4. 【請求項４】 請求項２に記載の同期型半導体記憶装置
    において、 前記レジスタブロックは、テストモード時に複数のメモ
    リから読み出されたデータを１つのデータに圧縮する圧
    縮テスト機能を備え、 前記制御回路は、前記テストモード時に前記切替回路が
    前記レジスタブロックからの信号を前記出力回路に出力
    するよう前記制御信号を生成することを特徴とする同期
    型半導体記憶装置。
  5. 【請求項５】 メモリセルからの読み出しデータを外部
    クロック信号に基づいてラッチし、該ラッチした読み出
    しデータを予め設定されたレイテンシ情報に基づくタイ
    ミングで出力回路に出力する第１信号パスと、 メモリセルからの読み出しデータを前記出力回路に出力
    する前記第１信号パスとは別の第２信号パスとを備え、 前記レイテンシ情報によって前記第１信号パスと第２信
    号パスとを切り替えて前記読み出しデータを前記出力回
    路を介して出力するようにしたことを特徴とする同期型
    半導体記憶装置のデータ読み出し方法。
  6. 【請求項６】 請求項５に記載のデータ読み出し方法に
    おいて、 前記レイテンシ情報の設定は、前記メモリセルからデー
    タを読み出すためのリードコマンドよりも少なくとも１
    クロック以上前に行うようにしたことを特徴とする同期
    型半導体記憶装置のデータ読み出し方法。
  7. 【請求項７】 請求項５に記載のデータ読み出し方法に
    おいて、 テストモード時に前記レイテンシ情報に係らず、前記第
    １信号パスは複数のメモリから読み出されたデータを圧
    縮した圧縮データを前記出力回路に出力するようにした
    ことを特徴とする同期型半導体記憶装置のデータ読み出
    し方法。
  8. 【請求項８】 請求項５に記載のデータ読み出し方法に
    おいて、 前記第１信号パスは、前記第２信号パスよりも遅延時間
    が長いことを特徴とする同期型半導体記憶装置のデータ
    読み出し方法。
  9. 【請求項９】 外部からの入力信号に基づいてレイテン
    シ情報をラッチするための制御回路と、メモリセルから
    読み出されたデータを増幅して出力回路へ供給するリー
    ドアンプと、前記リードアンプと出力回路の間に設けら
    れ、第１の制御信号に基づいて前記リードアンプからの
    信号をラッチし、該ラッチ信号を前記レイテンシ情報に
    基づく第２の制御信号で前記出力回路に出力するレジス
    タブロックとを備えた同期型半導体記憶装置において、 前記出力回路に結合され、前記レイテンシ情報による前
    記制御回路からの制御信号で制御される切替回路を備
    え、前記切替回路の一方の入力には第１の信号経路であ
    る前記レジスタブロックの出力を入力し、他方の入力に
    は前記リードアンプから前記第１の制御信号で制御され
    ない第２の信号経路を接続したことを特徴とする同期型
    半導体記憶装置。
  10. 【請求項１０】 請求項９に記載の同期型半導体記憶装
    置において、 前記第２の信号経路は、前記第１の信号経路よりも回路
    段数が少ないことを特徴とする同期型半導体記憶装置。
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